JP2012243985A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004020 conductor Substances 0.000 claims abstract description 27
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 34
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 abstract description 24
- 239000002184 metal Substances 0.000 abstract description 24
- 238000005468 ion implantation Methods 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 76
- 230000008569 process Effects 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 14
- 238000000137 annealing Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
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Abstract
【課題】リーク電流が増大するのを防止することができ、よって、実効的な耐圧を向上させることができ、しかも、特殊なイオン注入やエピタキシャル再成長を用いることなく、製造が容易な半導体装置及びその製造方法を提供する。
【解決手段】本発明のＭＯＳＦＥＴ（半導体装置）２１は、ＳｉＣ基板２２の表面側にトレンチ２６が形成され、このトレンチ２６内にゲート絶縁膜２７を介してゲート電極２８が埋め込まれ、このトレンチ２６の両側には、このトレンチ２６より深さが深いトレンチ３０が形成され、トレンチ３０の底部には、高濃度のｐ型の半導体層４１が形成されるとともに、このトレンチ３０の内壁に側壁絶縁膜４２が形成され、さらに、このトレンチ３０内には半導体層４１と非整流性接触する金属性導電体層４３が埋め込まれている。
【選択図】図２
【解決手段】本発明のＭＯＳＦＥＴ（半導体装置）２１は、ＳｉＣ基板２２の表面側にトレンチ２６が形成され、このトレンチ２６内にゲート絶縁膜２７を介してゲート電極２８が埋め込まれ、このトレンチ２６の両側には、このトレンチ２６より深さが深いトレンチ３０が形成され、トレンチ３０の底部には、高濃度のｐ型の半導体層４１が形成されるとともに、このトレンチ３０の内壁に側壁絶縁膜４２が形成され、さらに、このトレンチ３０内には半導体層４１と非整流性接触する金属性導電体層４３が埋め込まれている。
【選択図】図２
Description
本発明は、半導体装置及びその製造方法に関するものである。
従来、ｎ型炭化ケイ素半導体基板の表面に、絶縁膜を介して導電体層が埋め込まれたトレンチを有する縦型ＭＯＳＦＥＴが知られている。
図１０は、従来のトレンチ構造型のＭＯＳＦＥＴ１を示す断面図であり、ｎ型のＳｉＣ半導体基板２上にｎ型の低濃度のドリフト層３及びｐ型のボディ層４が順次積層され、このボディ層４を貫通してドリフト層３に至るトレンチ５が形成され、このトレンチ５の両側には、ソースコンタクト領域６及びボディーコンタクト領域７が形成され、トレンチ５内には、ゲート絶縁膜８を介してゲート電極９が埋め込まれ、ゲート絶縁膜８及びゲート電極９を覆うように層間絶縁膜１０が形成されている。そして、ソースコンタクト領域６、ボディーコンタクト領域７及び層間絶縁膜１０を覆うようにソース電極１１が形成され、ＳｉＣ半導体基板２の裏面にはドレイン電極１２が形成されている。
図１０は、従来のトレンチ構造型のＭＯＳＦＥＴ１を示す断面図であり、ｎ型のＳｉＣ半導体基板２上にｎ型の低濃度のドリフト層３及びｐ型のボディ層４が順次積層され、このボディ層４を貫通してドリフト層３に至るトレンチ５が形成され、このトレンチ５の両側には、ソースコンタクト領域６及びボディーコンタクト領域７が形成され、トレンチ５内には、ゲート絶縁膜８を介してゲート電極９が埋め込まれ、ゲート絶縁膜８及びゲート電極９を覆うように層間絶縁膜１０が形成されている。そして、ソースコンタクト領域６、ボディーコンタクト領域７及び層間絶縁膜１０を覆うようにソース電極１１が形成され、ＳｉＣ半導体基板２の裏面にはドレイン電極１２が形成されている。
ところで、従来のトレンチ構造型のＭＯＳＦＥＴでは、トレンチの底部に過剰な電界が印加されることにより、この底部のゲート絶縁膜が破壊されるという問題点があった。
そこで、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチ以外に、このトレンチより深い第２のトレンチを形成し、この第２のトレンチの内面をｐ型のイオン注入領域で覆った構造（特許文献１）、この構造の変形例として、ｐ型のイオン注入領域の上にエピタキシャル再成長層を形成した構造のＭＯＳＦＥＴ（特許文献２）が提案されている。
そこで、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチ以外に、このトレンチより深い第２のトレンチを形成し、この第２のトレンチの内面をｐ型のイオン注入領域で覆った構造（特許文献１）、この構造の変形例として、ｐ型のイオン注入領域の上にエピタキシャル再成長層を形成した構造のＭＯＳＦＥＴ（特許文献２）が提案されている。
また、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチ以外に、このトレンチより深い第２のトレンチを形成し、この第２のトレンチの内壁面にショットキー接触を設けた構造のＭＯＳＦＥＴ（特許文献３）が提案されている。
さらに、この第２のトレンチ内に白金等の貴金属からなるコンタクトメタルを成膜してショットキー接触を形成した構造（特許文献４）が提案されている。
さらに、この第２のトレンチ内に白金等の貴金属からなるコンタクトメタルを成膜してショットキー接触を形成した構造（特許文献４）が提案されている。
ところで、特許文献１に記載された構造では、第２のトレンチの内面全体をｐ型のイオン注入領域で覆わなければならず、そのため、特殊なイオン注入が必要になり、一般的ではない。
また、特許文献２に記載された構造では、ｐ型のイオン注入領域の上に、さらにエピタキシャル再成長層を形成しなければならず、特殊なイオン注入に加えてエピタキシャル再成長が必要になる。
また、特許文献２に記載された構造では、ｐ型のイオン注入領域の上に、さらにエピタキシャル再成長層を形成しなければならず、特殊なイオン注入に加えてエピタキシャル再成長が必要になる。
また、特許文献３、４に記載された構造では、ＳｉＣ半導体基板を用いていることから、オーム性接触を得るためには高温のコンタクトアニール処理が必要であるが、第２のトレンチの内壁面に形成されたショットキー障壁は、一般に、高温のコンタクトアニール処理を経ると整流性を失うという問題点がある。このような問題を避けるには、第２のトレンチを形成して高温のコンタクトアニール処理を施した後に、第２のトレンチ内にコンタクトメタルを成膜するという手順をとることが考えられる。
具体的には、特許文献３、４の構造を実現するプロセスとして、ボディ領域、ソースコンタクト領域及びボディーコンタクト領域を形成したＳｉＣ基板上に、第１及び第２のトレンチを形成し、この第１のトレンチ内壁面にゲート酸化膜を成膜し、このゲート酸化膜の上にゲート電極を埋め込み、このゲート電極上に層間絶縁膜を成膜し、さらに、コンタクトメタルを成膜しパターニングして、第２のトレンチの内壁面からコンタクトメタルを除去してコンタクトアニールを施し、その後、第２のトレンチの内壁面にショットキーメタルを成膜し、コンタクトメタルとショットキーメタルの上にＡｌ等の金属を成膜する、というプロセスを採用可能とも考えられる。
しかしながら、上記のようなプロセスを採用した場合、第２のトレンチの内壁面からコンタクトメタルを除去する際に内壁面にコンタクトメタルが残ってしまうと、次のコンタクトアニールを施す工程において、コンタクトメタルが第２のトレンチの内壁面に接触している部分で意図せず障壁高さの低いショットキー接触が形成されてしまうこととなり、この障壁高さの低いショットキー接触が原因でリーク電流が増大し、実効的な耐圧が低下する虞がある。
具体的には、特許文献３、４の構造を実現するプロセスとして、ボディ領域、ソースコンタクト領域及びボディーコンタクト領域を形成したＳｉＣ基板上に、第１及び第２のトレンチを形成し、この第１のトレンチ内壁面にゲート酸化膜を成膜し、このゲート酸化膜の上にゲート電極を埋め込み、このゲート電極上に層間絶縁膜を成膜し、さらに、コンタクトメタルを成膜しパターニングして、第２のトレンチの内壁面からコンタクトメタルを除去してコンタクトアニールを施し、その後、第２のトレンチの内壁面にショットキーメタルを成膜し、コンタクトメタルとショットキーメタルの上にＡｌ等の金属を成膜する、というプロセスを採用可能とも考えられる。
しかしながら、上記のようなプロセスを採用した場合、第２のトレンチの内壁面からコンタクトメタルを除去する際に内壁面にコンタクトメタルが残ってしまうと、次のコンタクトアニールを施す工程において、コンタクトメタルが第２のトレンチの内壁面に接触している部分で意図せず障壁高さの低いショットキー接触が形成されてしまうこととなり、この障壁高さの低いショットキー接触が原因でリーク電流が増大し、実効的な耐圧が低下する虞がある。
本発明は、上記の課題を解決するためになされたものであって、ゲート絶縁膜に過剰な電界が印加されないようにするために、特殊なイオン注入やエピタキシャル再成長を用いることなく、障壁高さが低いショットキー障壁が形成される虞もない半導体装置及びその製造方法を提供することを目的とする。
本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、第１導電型の炭化ケイ素半導体基板の一主面に、絶縁膜を介して導電体層が埋め込まれた第１のトレンチを形成し、前記第１のトレンチの両側に、前記第１のトレンチより深さが深い第２のトレンチを形成し、前記第２のトレンチの底部に高濃度の第２導電型の半導体領域を形成するとともに、前記第２のトレンチの内壁に絶縁膜を形成し、前記絶縁膜が形成された前記第２のトレンチ内に前記半導体領域と非整流性接触する導電体層を埋め込む構成とすれば、第２のトレンチの底部の半導体領域と第２のトレンチの側面のＭＯＳ構造により第２のトレンチの間隙がピンチオフされ、よって、第１のトレンチに形成された第１の絶縁膜に過剰な電界が印加される虞が無くなり、さらに、第２のトレンチの内壁に形成された第２の絶縁膜により、ショットキー障壁の高さが低下する虞が無くなり、第２のトレンチの間隙の半導体領域との間のリーク電流が抑制され、実効的な耐圧が低下することもないことを見出し、本発明を完成するに至った。
すなわち、本発明の請求項１記載の半導体装置は、第１導電型の炭化ケイ素半導体基板の一主面に、第１の絶縁膜を介して第１の導電体層が埋め込まれた第１のトレンチが形成され、前記第１のトレンチの両側に、前記第１のトレンチより深さが深い第２のトレンチが形成され、前記第２のトレンチの底部に高濃度の第２導電型の半導体領域が形成されるとともに、前記第２のトレンチの内壁に第２の絶縁膜が形成され、前記第２の絶縁膜が形成された前記第２のトレンチ内に前記半導体領域と非整流性接触する第２の導電体層が埋め込まれていることを特徴とする。
この半導体装置では、第１のトレンチの両側に、この第１のトレンチより深さが深い第２のトレンチを形成し、この第２のトレンチの底部に高濃度の第２導電型の半導体領域を形成し、さらに、この第２のトレンチの内壁に第２の絶縁膜を形成し、この第２の絶縁膜が形成された第２のトレンチ内に第２の導電体層を埋め込む。
これにより、第２のトレンチの底部の半導体領域と第２のトレンチの側面のＭＯＳ構造により第２のトレンチの間隙がピンチオフされ、よって、第１のトレンチに形成された第１の絶縁膜に過剰な電界が印加される虞が無くなる。
また、第２のトレンチの内壁に第２の絶縁膜を形成したことにより、この第２の絶縁膜が第２のトレンチの間隙の半導体領域との間のリーク電流を抑制する。
これにより、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。
これにより、第２のトレンチの底部の半導体領域と第２のトレンチの側面のＭＯＳ構造により第２のトレンチの間隙がピンチオフされ、よって、第１のトレンチに形成された第１の絶縁膜に過剰な電界が印加される虞が無くなる。
また、第２のトレンチの内壁に第２の絶縁膜を形成したことにより、この第２の絶縁膜が第２のトレンチの間隙の半導体領域との間のリーク電流を抑制する。
これにより、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記炭化ケイ素半導体基板の一主面上かつ前記第１のトレンチの両側に第１導電型の高濃度領域が形成され、前記第１導電型の高濃度領域の外側に第２導電型の高濃度領域が形成され、前記第２導電型の高濃度領域は、前記第１導電型の高濃度領域より下方に位置していることを特徴とする。
この半導体装置では、第２導電型の高濃度領域を、第１導電型の高濃度領域より下方に位置したことにより、第２導電型の高濃度領域と第２のトレンチとをセルフアラインで形成することが可能になり、工程を簡略化することが可能になる。
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記一主面の法線方向から見た場合の前記第１導電型の高濃度領域と前記第２導電型の高濃度領域との境界は、前記第２のトレンチが前記一主面に沿って延在する方向に対して傾斜していることを特徴とする。
この半導体装置では、一主面の法線方向から見た場合の第１導電型の高濃度領域と第２導電型の高濃度領域との境界を、第２のトレンチが前記一主面に沿って延在する方向に対して傾斜したことにより、第２導電型の高濃度領域の面積を十分に確保した状態で、この第２導電型の高濃度領域を前記一主面に収めることが可能になる。
請求項４記載の半導体装置の製造方法は、第１導電型の炭化ケイ素半導体基板の一主面に、第１の絶縁膜を介して第１の導電体層が埋め込まれた第１のトレンチが形成され、前記第１のトレンチの両側に、前記第１のトレンチより深さが深い第２のトレンチが形成され、前記第２のトレンチの底部に高濃度の第２導電型の半導体領域が形成されるとともに、前記第２のトレンチの内壁に第２の絶縁膜が形成され、前記第２の絶縁膜が形成された前記第２のトレンチ内に前記半導体領域と非整流性接触する第２の導電体層が埋め込まれている半導体装置の製造方法であって、
前記炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、前記第１のマスクの両側に第２のマスクを形成し、前記第１のマスク及び前記第２のマスクをマスクとして前記一主面上の前記第１のトレンチを形成すべき領域の両側に前記第２のトレンチを形成する工程と、を有することを特徴とする。
前記炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、前記第１のマスクの両側に第２のマスクを形成し、前記第１のマスク及び前記第２のマスクをマスクとして前記一主面上の前記第１のトレンチを形成すべき領域の両側に前記第２のトレンチを形成する工程と、を有することを特徴とする。
この半導体装置の製造方法では、炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、第１のマスクの両側に第２のマスクを形成し、第１のマスク及び第２のマスクをマスクとして一主面上の第１のトレンチを形成すべき領域の両側に第２のトレンチを形成する工程と、を有することにより、高濃度の第１導電型の半導体領域と、第２のトレンチとを、セルフアラインで形成することが可能になる。また、これらの工程では、特殊なイオン注入やエピタキシャル再成長の工程が不要になる。これにより、工程の短縮、製造設備の簡単化及び製造コストの削減が可能になる。
本発明の請求項１記載の半導体装置によれば、第１のトレンチの両側に、この第１のトレンチより深さが深い第２のトレンチを形成し、この第２のトレンチの底部に高濃度の第２導電型の半導体領域を形成し、さらに、この第２のトレンチの内壁に第２の絶縁膜を形成し、この第２の絶縁膜が形成された第２のトレンチ内に第２の導電体層を埋め込んだので、第２のトレンチの底部の半導体領域と第２のトレンチの側面のＭＯＳ構造により第２のトレンチの間隙がピンチオフされ、第１のトレンチに形成された第１の絶縁膜に過剰な電界が印加されるのを防止することができる。
また、第２のトレンチの内壁に第２の絶縁膜を形成したので、この第２の絶縁膜により第２のトレンチの間隙の半導体領域との間のリーク電流を抑制することができる。
したがって、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなくなり、リーク電流が増大して実効的な耐圧が低下する虞もなくなる。
したがって、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなくなり、リーク電流が増大して実効的な耐圧が低下する虞もなくなる。
請求項２記載の半導体装置によれば、炭化ケイ素半導体基板の一主面上かつ第１のトレンチの両側に第１導電型の高濃度領域を形成し、この第１導電型の高濃度領域の外側に第２導電型の高濃度領域を形成し、この第２導電型の高濃度領域を第１導電型の高濃度領域より下方に位置したので、第２導電型の高濃度領域と第２のトレンチとをセルフアラインで形成することができる。したがって、工程を簡略化することができる。
請求項３記載の半導体装置によれば、一主面の法線方向から見た場合の第１導電型の高濃度領域と第２導電型の高濃度領域との境界を、第２のトレンチが一主面に沿って延在する方向に対して傾斜したので、第２導電型の高濃度領域の面積を十分に確保した状態で、この第２導電型の高濃度領域を一主面に収めることができる。
請求項４記載の半導体装置の製造方法によれば、炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、第１のマスクの両側に第２のマスクを形成し、第１のマスク及び第２のマスクをマスクとして一主面上の第１のトレンチを形成すべき領域の両側に第２のトレンチを形成する工程と、を有するので、高濃度の第２導電型の半導体領域と、第２のトレンチとを、セルフアラインで形成することができる。
また、これらの工程では、特殊なイオン注入やエピタキシャル再成長の工程が不要になるので、工程の短縮、製造設備の簡単化及び製造コストの削減を図ることができる。
また、これらの工程では、特殊なイオン注入やエピタキシャル再成長の工程が不要になるので、工程の短縮、製造設備の簡単化及び製造コストの削減を図ることができる。
本発明の半導体装置及びその製造方法を実施するための形態について説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
［第１の実施形態］
図１は、本発明の第１の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図、図２は、図１のＡ−Ａ線に沿う断面図である。
図において、符号２１は本実施形態のＭＯＳＦＥＴであり、ｎ型（第１導電型）の高濃度のドレイン領域であるＳｉＣ基板２２上に、例えば不純物濃度が７×１０１５ｃｍ−３のｎ型の低濃度のドリフト層２３、例えば不純物濃度が２×１０１７ｃｍ−３のｐ型（第２導電型）のボディ層２４が順次積層された構成である。
このＳｉＣ半導体基板２２の表面（一主面）側には、（第１の）トレンチ２６が形成され、このトレンチ２６内には、ゲート絶縁膜（第１の絶縁膜）２７を介してゲート電極（第１の導電体層）２８が埋め込まれ、ゲート絶縁膜２７及びゲート電極２８を覆うように層間絶縁膜２９が形成されている。このトレンチ２６の両側には、このトレンチ２６より深さが深い（第２の）トレンチ３０が形成されている。
図１は、本発明の第１の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図、図２は、図１のＡ−Ａ線に沿う断面図である。
図において、符号２１は本実施形態のＭＯＳＦＥＴであり、ｎ型（第１導電型）の高濃度のドレイン領域であるＳｉＣ基板２２上に、例えば不純物濃度が７×１０１５ｃｍ−３のｎ型の低濃度のドリフト層２３、例えば不純物濃度が２×１０１７ｃｍ−３のｐ型（第２導電型）のボディ層２４が順次積層された構成である。
このＳｉＣ半導体基板２２の表面（一主面）側には、（第１の）トレンチ２６が形成され、このトレンチ２６内には、ゲート絶縁膜（第１の絶縁膜）２７を介してゲート電極（第１の導電体層）２８が埋め込まれ、ゲート絶縁膜２７及びゲート電極２８を覆うように層間絶縁膜２９が形成されている。このトレンチ２６の両側には、このトレンチ２６より深さが深い（第２の）トレンチ３０が形成されている。
このボディ層２４上の第１のトレンチ２６の上端部の両側の平面視帯状の領域３１には、例えば不純物濃度が２×１０２０ｃｍ−３のｎ型の高濃度のソースコンタクト領域（第１導電型の高濃度領域）３２が略帯状に形成され、この平面視帯状の領域３１内かつソースコンタクト領域３２の外側には、平面視直角二等辺三角形の例えば不純物濃度が５×１０１９ｃｍ−３のｐ型の高濃度のボディーコンタクト領域（第２導電型の高濃度領域）３３が形成されている。
このＳｉＣ半導体基板２２の表面の法線方向（図１中、紙面に垂直な方向）から見た場合のソースコンタクト領域３２とボディーコンタクト領域３３との境界３４は、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜している。
このＳｉＣ半導体基板２２の表面の法線方向（図１中、紙面に垂直な方向）から見た場合のソースコンタクト領域３２とボディーコンタクト領域３３との境界３４は、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜している。
一方、トレンチ３０の底部には、例えば不純物濃度が５×１０１９ｃｍ−３の高濃度のｐ型の半導体層（半導体領域）４１が形成されるとともに、このトレンチ３０の内壁に側壁絶縁膜（第２の絶縁膜）４２が形成され、さらに、このトレンチ３０内には半導体層４１と非整流性接触する金属性導電体層（第２の導電体層）４３が埋め込まれている。
この金属性導電体層４３は、チタン、アルミニウム等の導電性金属により構成されている。
そして、層間絶縁膜２９、ソースコンタクト領域３２、ボディーコンタクト領域３３及び金属性導電体層４３を覆うようにソース電極４４が形成され、さらに、ＳｉＣ半導体基板２２の裏面にはドレイン電極４５が形成されている。
この金属性導電体層４３は、チタン、アルミニウム等の導電性金属により構成されている。
そして、層間絶縁膜２９、ソースコンタクト領域３２、ボディーコンタクト領域３３及び金属性導電体層４３を覆うようにソース電極４４が形成され、さらに、ＳｉＣ半導体基板２２の裏面にはドレイン電極４５が形成されている。
このＭＯＳＦＥＴ２１では、トレンチ２６の両側に、このトレンチ２６より深さが深いトレンチ３０を形成し、このトレンチ３０の底部に高濃度のｐ型の半導体層４１を形成し、さらに、このトレンチ３０の内壁に側壁絶縁膜４２を形成し、この側壁絶縁膜４２が形成されたトレンチ３０内に半導体層４１と非整流性接触する金属性導電体層４３を埋め込んだので、半導体層４１とトレンチ３０の側面のＭＯＳ構造によりトレンチ３０の間隙がピンチオフされ、よって、トレンチ３０に形成されたゲート絶縁膜２７に過剰な電界が印加される虞が無くなる。
また、トレンチ３０の内壁に側壁絶縁膜４２を形成したことにより、この側壁絶縁膜４２がトレンチ３０の間隙の半導体層４１との間のリーク電流を抑制する。
これにより、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。
これにより、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。
また、ソースコンタクト領域３２とボディーコンタクト領域３３との境界３４を、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜したことにより、ボディーコンタクト領域３３の面積を十分に確保した状態で、このボディーコンタクト領域３３をＳｉＣ半導体基板２２の表面の平面視帯状の領域３１に収めることが可能になる。
次に、本実施形態のＭＯＳＦＥＴ２１の製造方法について、図３乃至図５に基づき説明する。
まず、図３（ａ）に示すように、ＳｉＣ基板２２上に、エピタキシャル成長によりｎ型の低濃度のドリフト層２３、エピタキシャル成長またはイオン注入によりｐ型のボディ層２４を順次形成した後、リンのイオン注入によりソースコンタクト領域５１を形成し、アルミニウムのイオン注入によりボディーコンタクト領域５２を形成する。
ここで、後述するトレンチエッチングの際にイオン注入領域が酸化やサイドエッチング等により変形する虞がある場合には、ここで、一旦、活性化アニール処理を施してもよい。
まず、図３（ａ）に示すように、ＳｉＣ基板２２上に、エピタキシャル成長によりｎ型の低濃度のドリフト層２３、エピタキシャル成長またはイオン注入によりｐ型のボディ層２４を順次形成した後、リンのイオン注入によりソースコンタクト領域５１を形成し、アルミニウムのイオン注入によりボディーコンタクト領域５２を形成する。
ここで、後述するトレンチエッチングの際にイオン注入領域が酸化やサイドエッチング等により変形する虞がある場合には、ここで、一旦、活性化アニール処理を施してもよい。
次いで、図３（ｂ）に示すように、ソースコンタクト領域５１及びボディーコンタクト領域５２を覆うようにプロテクション層５３を成膜し、このプロテクション層５３をパターニングしてボディーコンタクト領域５２上の所定位置にトレンチ３０形成用の開口を形成し、これをマスクとして、ボディーコンタクト領域５２の所定位置に、ボディーコンタクト領域５２及びボディ層２４を貫通してドリフト層２３に達するトレンチ３０を形成する。
次いで、図３（ｃ）に示すように、トレンチ３０内及びプロテクション層５３を覆うように側壁保護膜５４を形成する。
次いで、側壁保護膜５４のうちトレンチ３０の底部のみを除去し、残った側壁保護膜５４及びプロテクション層５３をマスクとして、トレンチ３０の底部にアルミニウムのイオン注入により高濃度のｐ型の半導体層４１を形成する。その後、側壁保護膜５４及びプロテクション層５３を除去する。
次いで、側壁保護膜５４のうちトレンチ３０の底部のみを除去し、残った側壁保護膜５４及びプロテクション層５３をマスクとして、トレンチ３０の底部にアルミニウムのイオン注入により高濃度のｐ型の半導体層４１を形成する。その後、側壁保護膜５４及びプロテクション層５３を除去する。
次いで、図４（ａ）に示すように、ソースコンタクト領域５１のトレンチ２６を形成すべき位置に開口を有するマスクを用いて、ソースコンタクト領域５１及びボディ層２４を貫通してドリフト層２３に達する深さが浅いトレンチ２６を形成する。これにより、ソースコンタクト領域５１はソースコンタクト領域３２となり、ボディーコンタクト領域５２はボディーコンタクト領域３３となる。
このトレンチ２６を形成した後、必要に応じてトレンチ形状改善アニールを施してもよい。
このトレンチ２６を形成した後、必要に応じてトレンチ形状改善アニールを施してもよい。
次いで、活性化アニール処理を施す。活性化アニール処理は、Ａｒガス単独の雰囲気、またはＡｒガスにＳｉＨ４等を微量添加した雰囲気中、１６５０℃〜１８００℃にて行う。
この活性化アニール処理は、上記のトレンチ形状改善アニールと兼用してもよい。また、トレンチ２６の形状と干渉する場合には、側壁保護膜５４を除去した後に活性化アニール処理を行ってもよい。
この活性化アニール処理は、上記のトレンチ形状改善アニールと兼用してもよい。また、トレンチ２６の形状と干渉する場合には、側壁保護膜５４を除去した後に活性化アニール処理を行ってもよい。
次いで、図４（ｂ）に示すように、熱処理により、トレンチ２６、３０内及びソースコンタクト領域３２及びボディーコンタクト領域３３を覆うように酸化膜６１を形成し、この酸化膜６１上にポリシリコン６２を成膜する。この成膜後、必要に応じて熱処理を施してもよい。
この場合、トレンチ３０の開口の面積は、トレンチ２６の開口の面積より広いので、トレンチ２６内はポリシリコン６２で完全に埋められているものの、トレンチ３０内は完全に埋められていない。そこで、等方性エッチングによりエッチバックを行うと、トレンチ３０内のポリシリコン６２はエッチバックにより消滅する。よって、図４（ｃ）に示すように、トレンチ２６内には、ゲート絶縁膜２７を介してポリシリコン６２からなるゲート電極２８が埋め込まれることとなる。
この場合、トレンチ３０の開口の面積は、トレンチ２６の開口の面積より広いので、トレンチ２６内はポリシリコン６２で完全に埋められているものの、トレンチ３０内は完全に埋められていない。そこで、等方性エッチングによりエッチバックを行うと、トレンチ３０内のポリシリコン６２はエッチバックにより消滅する。よって、図４（ｃ）に示すように、トレンチ２６内には、ゲート絶縁膜２７を介してポリシリコン６２からなるゲート電極２８が埋め込まれることとなる。
次いで、図５（ａ）に示すように、トレンチ３０内、ゲート絶縁膜２７、ゲート電極２８、ソースコンタクト領域３２及びボディーコンタクト領域３３を覆うように、プラズマＣＶＤ等を用いて酸化ケイ素（ＳｉＯ２）からなる絶縁膜６４を形成する。このとき、トレンチ３０内には、所定の厚み、例えば０．５μｍの絶縁膜が形成され、ゲート電極２８上には、それより厚みのある絶縁膜が形成されることとなる。ゲート電極２８上の絶縁膜は層間絶縁膜２９として利用される。
次いで、絶縁膜６４上にポリシリコン６５を成膜させ、次いで、このポリシリコン６５にエッチバックを施し、トレンチ３０内にポリシリコン６５を埋め込む。
次いで、絶縁膜６４及びポリシリコン６５上に、フォトレジストによりコンタクトホール用マスク６６を形成する（図５（ａ））。
次いで、絶縁膜６４上にポリシリコン６５を成膜させ、次いで、このポリシリコン６５にエッチバックを施し、トレンチ３０内にポリシリコン６５を埋め込む。
次いで、絶縁膜６４及びポリシリコン６５上に、フォトレジストによりコンタクトホール用マスク６６を形成する（図５（ａ））。
次いで、コンタクトホール用マスク６６を用いてポリシリコン６５をエッチングにより除去し、次いで、ドライエッチングを用いたＳｉＯ２の異方性エッチングにより絶縁膜６４やマスク６６に対して選択的にエッチングし、トレンチ３０の底部、ソースコンタクト領域３２の一部及びボディーコンタクト領域３３上の絶縁膜を除去し、図５（ｂ）に示すように、半導体層４１を露出させる。
これにより、ゲート絶縁膜２７及びゲート電極２８を覆う絶縁膜は層間絶縁膜２９となり、トレンチ３０内の絶縁膜は側壁絶縁膜４２となる。
これにより、ゲート絶縁膜２７及びゲート電極２８を覆う絶縁膜は層間絶縁膜２９となり、トレンチ３０内の絶縁膜は側壁絶縁膜４２となる。
次いで、層間絶縁膜２９上、ソースコンタクト領域３２（の一部）上、及びボディーコンタクト領域３３上、並びにトレンチ３０内にチタン、ニッケル等の導電性金属を成膜した後、例えば、１０００℃といった高温で熱処理することにより、ソースコンタクト領域３２、ボディーコンタクト領域３３、及び半導体層４１に非整流性接触するソース電極４４と金属性導電体層４３（の最下部）とを形成する。
裏面にも同様にして、ドレイン電極４５（の一部）を成膜する。このドレイン電極４５における熱処理は、上記の導電性金属の熱処理と同時におこなってもよい。
次いで、表面にさらにチタン、アルミニウム等の導電性金属を成膜することにより、ソース電極４４及びトレンチ３０内の金属性導電体層４３を形成する。
裏面にさらに導電性金属を成膜することにより、ドレイン電極４５（の残り）を形成する。
以上により、本実施形態のＭＯＳＦＥＴ２１を作製することができる。
裏面にも同様にして、ドレイン電極４５（の一部）を成膜する。このドレイン電極４５における熱処理は、上記の導電性金属の熱処理と同時におこなってもよい。
次いで、表面にさらにチタン、アルミニウム等の導電性金属を成膜することにより、ソース電極４４及びトレンチ３０内の金属性導電体層４３を形成する。
裏面にさらに導電性金属を成膜することにより、ドレイン電極４５（の残り）を形成する。
以上により、本実施形態のＭＯＳＦＥＴ２１を作製することができる。
本実施形態のトレンチ構造型のＭＯＳＦＥＴ２１によれば、ＳｉＣ半導体基板２２にトレンチ２６を形成し、このトレンチ２６内にゲート絶縁膜２７を介してゲート電極２８を埋め込み、このトレンチ２６の両側に、このトレンチ２６より深さが深いトレンチ３０を形成し、このトレンチ３０の底部に高濃度のｐ型の半導体層４１を形成し、このトレンチ３０の内壁に側壁絶縁膜４２を形成し、さらに、このトレンチ３０内に半導体層４１と非整流性接触する金属性導電体層４３を埋め込んだので、トレンチ３０の底部の半導体層４１と側面のＭＯＳ構造によりトレンチ３０の間隙がピンチオフされることとなり、よって、トレンチ２６に形成されたゲート絶縁膜２７に過剰な電界が印加されるのを防止することができる。
トレンチ３０の内壁に側壁絶縁膜４２を形成したので、この側壁絶縁膜４２によりトレンチ３０の間隙の半導体層４１との間のリーク電流を抑制することができる。したがって、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。
ソースコンタクト領域３２とボディーコンタクト領域３３との境界３４を、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°となるように傾斜させたので、ボディーコンタクト領域３３の面積を十分に確保した状態で、このボディーコンタクト領域３３をＳｉＣ半導体基板２２の表面の平面視帯状の領域３１に収めることができる。
本実施形態のトレンチ構造型のＭＯＳＦＥＴ２１の製造方法によれば、トレンチ２６内にゲート電極２８を埋め込む前に、トレンチ３０を、その底部がトレンチ２６の底部より下方に位置するように形成して、その底部にｐ型の半導体領域４１を形成することができる。
［第２の実施形態］
図６は、本発明の第２の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図、図７は、図６のＢ−Ｂ線に沿う断面図である。
本実施形態のトレンチ構造型のＭＯＳＦＥＴ７１の構成が第１の実施形態のＭＯＳＦＥＴ２１と異なる点は、第１の実施形態のＭＯＳＦＥＴ２１では、ソースコンタクト領域３２とボディーコンタクト領域３３とを同一平面上に形成し、かつ、ソースコンタクト領域３２とボディーコンタクト領域３３との境界３４を、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜させたのに対し、本実施形態のＭＯＳＦＥＴ７１では、トレンチ２６の上端部の両側の平面視帯状の領域３１に、ｎ型の高濃度のソースコンタクト領域（第１導電型の高濃度領域）７２及びｐ型の高濃度のボディーコンタクト領域（第２導電型の高濃度領域）７３を、その延在方向（図６中、矢印方向）に互いに平行となるように、かつ、その延在方向の断面が段差となるように形成した点であり、その他の構成については第１の実施形態のＭＯＳＦＥＴ２１と全く同様である。
図６は、本発明の第２の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図、図７は、図６のＢ−Ｂ線に沿う断面図である。
本実施形態のトレンチ構造型のＭＯＳＦＥＴ７１の構成が第１の実施形態のＭＯＳＦＥＴ２１と異なる点は、第１の実施形態のＭＯＳＦＥＴ２１では、ソースコンタクト領域３２とボディーコンタクト領域３３とを同一平面上に形成し、かつ、ソースコンタクト領域３２とボディーコンタクト領域３３との境界３４を、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜させたのに対し、本実施形態のＭＯＳＦＥＴ７１では、トレンチ２６の上端部の両側の平面視帯状の領域３１に、ｎ型の高濃度のソースコンタクト領域（第１導電型の高濃度領域）７２及びｐ型の高濃度のボディーコンタクト領域（第２導電型の高濃度領域）７３を、その延在方向（図６中、矢印方向）に互いに平行となるように、かつ、その延在方向の断面が段差となるように形成した点であり、その他の構成については第１の実施形態のＭＯＳＦＥＴ２１と全く同様である。
次に、本実施形態のＭＯＳＦＥＴ７１の製造方法について、図８及び図９に基づき説明する。
まず、図８（ａ）に示すように、ＳｉＣ基板２２上に、ｎ型の低濃度のドリフト層２３、エピタキシャル成長またはイオン注入によりｐ型のボディ層２４を順次形成した後、リンのイオン注入によりソースコンタクト領域５１を形成する。
ここで、後述するＳｉＣエッチングの際にイオン注入領域が酸化やサイドエッチング等により変質・変形する虞がある場合には、ここで、一旦、活性化アニール処理を施してもよい。
まず、図８（ａ）に示すように、ＳｉＣ基板２２上に、ｎ型の低濃度のドリフト層２３、エピタキシャル成長またはイオン注入によりｐ型のボディ層２４を順次形成した後、リンのイオン注入によりソースコンタクト領域５１を形成する。
ここで、後述するＳｉＣエッチングの際にイオン注入領域が酸化やサイドエッチング等により変質・変形する虞がある場合には、ここで、一旦、活性化アニール処理を施してもよい。
次いで、ソースコンタクト領域５１上に、ＳｉＯ２からなる第１のマスク８１、ＳｉＮからなるエッチストップ膜８２、ＳｉＯ２からなる第２のマスク８３を順次成膜する。
次いで、これら第１のマスク８１、エッチストップ膜８２及び第２のマスク８３を、ソースコンタクト領域５１のうちボディーコンタクト領域７３に対応する位置を含む外側の領域の表面が露出するようにパターニングし、マスク８４とする。
次いで、これら第１のマスク８１、エッチストップ膜８２及び第２のマスク８３を、ソースコンタクト領域５１のうちボディーコンタクト領域７３に対応する位置を含む外側の領域の表面が露出するようにパターニングし、マスク８４とする。
次いで、図８（ｂ）に示すように、ソースコンタクト領域５１の露出した部分をエッチングし、ボディ層２４のうちボディーコンタクト領域７３となる領域の表面を露出させる。
次いで、ＳｉＯ２からなる膜を成膜し、その後エッチバックして第３のマスク８５とする。この場合、開口８６は、第３のマスク８５を形成したときに、マスク８４の開口部のうち、上記のＳｉＯ２の開口部の側面での厚みに相当する部分を除いた部分に自動的に形成されることとなる。それゆえに、ボディーコンタクト領域７３とトレンチ３０は、セルフアラインすることとなる。
次いで、ＳｉＯ２からなる膜を成膜し、その後エッチバックして第３のマスク８５とする。この場合、開口８６は、第３のマスク８５を形成したときに、マスク８４の開口部のうち、上記のＳｉＯ２の開口部の側面での厚みに相当する部分を除いた部分に自動的に形成されることとなる。それゆえに、ボディーコンタクト領域７３とトレンチ３０は、セルフアラインすることとなる。
次いで、図８（ｃ）に示すように、第３のマスク８５を用いて、ボディ層２４の所定位置に、このボディ層２４を貫通してドリフト層２３に達するトレンチ３０を形成する。
次いで、図９（ａ）に示すように、側壁保護膜を成膜後、エッチバックし、トレンチ３０の側壁に側壁保護膜５４を形成するとともに、トレンチ３０の底部及びボディ層２４のうちボディーコンタクト領域７３となる領域の表面を露出させる。
次いで、図９（ａ）に示すように、側壁保護膜を成膜後、エッチバックし、トレンチ３０の側壁に側壁保護膜５４を形成するとともに、トレンチ３０の底部及びボディ層２４のうちボディーコンタクト領域７３となる領域の表面を露出させる。
次いで、図９（ｂ）に示すように、第１のマスク８１及びエッチストップ膜８２をマスクとして、ボディ層２４の露出した部分及びトレンチ３０の底部にイオン注入を行い、ボディ層２４の露出した部分にボディーコンタクト領域７３を、トレンチ３０の底部に半導体層４１を、それぞれ形成する。
次いで、熱リン酸を用いてエッチストップ膜８２を除去し、ＢＨＦを用いて側壁保護膜５４及び第１のマスク８１を除去する。
次いで、熱リン酸を用いてエッチストップ膜８２を除去し、ＢＨＦを用いて側壁保護膜５４及び第１のマスク８１を除去する。
以降の工程を、図４（ａ）以降に示される第１の実施形態の製造方法に準じて行うことにより、本実施形態のＭＯＳＦＥＴ７１を得ることができる。
ただし、ＳｉＯ２の異方性エッチングによりコンタクトホールを開口する際に、ソースコンタクト領域７２の表面のみではなく、ソースコンタクト領域７２より下方に位置するボディーコンタクト領域７３の表面をも露出させる必要があるので、エッチバックの量は増加する。
ただし、ＳｉＯ２の異方性エッチングによりコンタクトホールを開口する際に、ソースコンタクト領域７２の表面のみではなく、ソースコンタクト領域７２より下方に位置するボディーコンタクト領域７３の表面をも露出させる必要があるので、エッチバックの量は増加する。
本実施形態のトレンチ構造型のＭＯＳＦＥＴ７１においても、第１の実施形態のＭＯＳＦＥＴ２１と同様の作用・効果を奏することができる。
さらに、第３のマスク８５を用いて、ボディ層２４の所定位置にトレンチ３０を形成し、次いで、このトレンチ３０の側壁に側壁保護膜５４を形成し、マスク８４及び側壁保護膜５４をマスクとしてイオン注入を行い、ボディーコンタクト領域７３及び半導体層４１をそれぞれ形成するので、ボディーコンタクト領域７３及び半導体層４１を同時に形成することができる。したがって、工程を簡略化することができる。
さらに、第３のマスク８５を用いて、ボディ層２４の所定位置にトレンチ３０を形成し、次いで、このトレンチ３０の側壁に側壁保護膜５４を形成し、マスク８４及び側壁保護膜５４をマスクとしてイオン注入を行い、ボディーコンタクト領域７３及び半導体層４１をそれぞれ形成するので、ボディーコンタクト領域７３及び半導体層４１を同時に形成することができる。したがって、工程を簡略化することができる。
また、上記のようにボディーコンタクト領域７３とトレンチ３０がセルフアラインになるので、ボディーコンタクト領域７３の面積を十分に確保した状態で、このボディーコンタクト領域７３をＳｉＣ半導体基板２２の表面の平面視帯状の領域３１に収めることができる。
なお、本発明のＭＯＳＦＥＴ２１、７１では、トレンチ３０内に金属性導電体層４３を埋め込んだ構成としたが、金属性導電体層４３の替わりに導電性のポリシリコンを埋め込んだ構成としてもよい。
また、金属性導電体層４３に加えて、ソース電極４４をも導電性のポリシリコンとしてもよい。
また、金属性導電体層４３に加えて、ソース電極４４をも導電性のポリシリコンとしてもよい。
１ ＭＯＳＦＥＴ
２ ＳｉＣ半導体基板
３ ドリフト層
４ ボディ層
５ トレンチ
６ ソースコンタクト領域
７ ボディーコンタクト領域
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ ソース電極
１２ ドレイン電極
２１ ＭＯＳＦＥＴ
２２ ＳｉＣ基板
２３ ドリフト層
２４ ボディ層
２６ （第１の）トレンチ
２７ ゲート絶縁膜（第１の絶縁膜）
２８ ゲート電極（第１の導電体層）
２９ 層間絶縁膜
３０ （第２の）トレンチ
３２ ソースコンタクト領域（第１導電型の高濃度領域）
３３ ボディーコンタクト領域（第２導電型の高濃度領域）
３４ 境界
４１ 半導体層（半導体領域）
４２ 側壁絶縁膜（第２の絶縁膜）
４３ 金属性導電体層（第２の導電体層）
４４ ソース電極
４５ ドレイン電極
５１ ソースコンタクト領域
５２ ボディーコンタクト領域
５３ プロテクション層
５４ 側壁保護膜
６１ 酸化膜
６２ ポリシリコン
６４ 絶縁膜
６５ ポリシリコン
６６ マスク
７１ ＭＯＳＦＥＴ
７２ ソースコンタクト領域（第１導電型の高濃度領域）
７３ ボディーコンタクト領域（第２導電型の高濃度領域）
８１ マスク
８２ エッチストップ膜
８３ マスク
８４ マスク
８５ マスク
８６ 開口
２ ＳｉＣ半導体基板
３ ドリフト層
４ ボディ層
５ トレンチ
６ ソースコンタクト領域
７ ボディーコンタクト領域
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ ソース電極
１２ ドレイン電極
２１ ＭＯＳＦＥＴ
２２ ＳｉＣ基板
２３ ドリフト層
２４ ボディ層
２６ （第１の）トレンチ
２７ ゲート絶縁膜（第１の絶縁膜）
２８ ゲート電極（第１の導電体層）
２９ 層間絶縁膜
３０ （第２の）トレンチ
３２ ソースコンタクト領域（第１導電型の高濃度領域）
３３ ボディーコンタクト領域（第２導電型の高濃度領域）
３４ 境界
４１ 半導体層（半導体領域）
４２ 側壁絶縁膜（第２の絶縁膜）
４３ 金属性導電体層（第２の導電体層）
４４ ソース電極
４５ ドレイン電極
５１ ソースコンタクト領域
５２ ボディーコンタクト領域
５３ プロテクション層
５４ 側壁保護膜
６１ 酸化膜
６２ ポリシリコン
６４ 絶縁膜
６５ ポリシリコン
６６ マスク
７１ ＭＯＳＦＥＴ
７２ ソースコンタクト領域（第１導電型の高濃度領域）
７３ ボディーコンタクト領域（第２導電型の高濃度領域）
８１ マスク
８２ エッチストップ膜
８３ マスク
８４ マスク
８５ マスク
８６ 開口
Claims (4)
- 第１導電型の炭化ケイ素半導体基板の一主面に、第１の絶縁膜を介して第１の導電体層が埋め込まれた第１のトレンチが形成され、前記第１のトレンチの両側に、前記第１のトレンチより深さが深い第２のトレンチが形成され、
前記第２のトレンチの底部に高濃度の第２導電型の半導体領域が形成されるとともに、前記第２のトレンチの内壁に第２の絶縁膜が形成され、前記第２の絶縁膜が形成された前記第２のトレンチ内に前記半導体領域と非整流性接触する第２の導電体層が埋め込まれていることを特徴とする半導体装置。 - 前記炭化ケイ素半導体基板の一主面上かつ前記第１のトレンチの両側に第１導電型の高濃度領域が形成され、前記第１導電型の高濃度領域の外側に第２導電型の高濃度領域が形成され、
前記第２導電型の高濃度領域は、前記第１導電型の高濃度領域より下方に位置していることを特徴とする請求項１記載の半導体装置。 - 前記一主面の法線方向から見た場合の前記第１導電型の高濃度領域と前記第２導電型の高濃度領域との境界は、前記第２のトレンチが前記一主面に沿って延在する方向に対して傾斜していることを特徴とする請求項１または２記載の半導体装置。
- 第１導電型の炭化ケイ素半導体基板の一主面に、第１の絶縁膜を介して第１の導電体層が埋め込まれた第１のトレンチが形成され、前記第１のトレンチの両側に、前記第１のトレンチより深さが深い第２のトレンチが形成され、前記第２のトレンチの底部に高濃度の第２導電型の半導体領域が形成されるとともに、前記第２のトレンチの内壁に第２の絶縁膜が形成され、前記第２の絶縁膜が形成された前記第２のトレンチ内に前記半導体領域と非整流性接触する第２の導電体層が埋め込まれている半導体装置の製造方法であって、
前記炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、
前記第１のマスクの両側に第２のマスクを形成し、前記第１のマスク及び前記第２のマスクをマスクとして前記一主面上の前記第１のトレンチを形成すべき領域の両側に前記第２のトレンチを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012243985A true JP2012243985A (ja) | 2012-12-10 |
| JP5767857B2 JP5767857B2 (ja) | 2015-08-19 |
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ID=47465348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2011113391A Active JP5767857B2 (ja) | 2011-05-20 | 2011-05-20 | トレンチ型ｍｏｓｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP5767857B2 (ja) |
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| A977 | Report on retrieval |
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