JP2009105268A - 半導体装置の製造方法 - Google Patents

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Abstract

【目的】オン抵抗の低減と耐圧の確保を両立でき、さらにゲート容量を低減してスイッチング特性を向上させることができる半導体装置を提供する。
【解決手段】ｎ-半導体層１の表面層にｐ-リサーフ領域２を形成し、トレンチ４を形成し、ゲート絶縁膜５と厚い酸化膜６を形成し、ゲート電極７とゲートポリシリコン配線８を形成した後で、ゲートポリシリコン配線８をマスクにｐウェル領域１０を形成し、ｎ+ソース領域１１を形成する。ｐ-リサーフ領域２を形成し、ｐウェル領域１０の形成をゲート電極７、ゲートポリシリコン配線８形成後に行うことで、高温の熱履歴を軽減して、ｐウェル領域の拡散深さを浅くする。ｐ-リサーフ領域２と浅いｐウェル領域１０の形成によりオン抵抗の低減と耐圧の確保を両立でき、さらにゲート容量を低減できる。
【選択図】 図２

Description

この発明は、トレンチゲート電極を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置の製造方法に関する。
図１０および図１１は、従来のトレンチゲート電極を有するＭＯＳＦＥＴの構成図であり、図１０は要部平面図、図１１（ａ）は図１０のＸ−Ｘ線で切断した要部断面図、図１１（ｂ）は図１０のＹ１−Ｙ１線で切断した要部断面図、図１１（ｃ）は図１０のＹ２−Ｙ２線で切断した要部断面図である。図１１では、裏面のｎ+半導体基板を省略し、ｎ+半導体基板上に形成したｎ-半導体層１から上部を示した。図示しないｎ+半導体基板をｐ+半導体基板に代えるかｎ-半導体層１をｎ-半導体基板に代えて裏面にｐコレクタ層を形成することで縦型のＩＧＢＴとなる。
図示しないｎ+半導体基板上にｎ-半導体層１が配置され、ｎ-半導体層１の表面層にｐウェル領域１０（ｐチャネル領域）が配置される。このｐウェル領域１０を貫通してｎ-半導体層１に達するストライプ状のトレンチ４が配置され、トレンチ４の側壁にはゲート絶縁膜５が配置され、トレンチ４内にはゲート絶縁膜５を介してポリシリコンのゲート電極７が配置される。トレンチ４と接してｐウェル領域１０の表面層にｎ+ソース領域１１が配置される。ｎ+ソース領域１１は層間絶縁膜１２に形成したコンタクトホール１３を介してソース電極１４と接続する。トレンチ４の長手方向の終端付近に位置するゲート電極７は、ポリシリコンで形成されたゲートポリシリコン配線８と接続し、さらにこのゲートポリシリコン配線８はゲート金属配線１５と接続する。このゲートポリシリコン配線８はフィールドプレートの働きをする。
チップの端部にはｐ端部領域３が形成され、このｐ端部領域３と端部ポリシリコン膜９は層間絶縁膜１２に開けたコンタクトホール１３を介して金属膜１６と接続する。
図１２〜図１６は、図１０および図１１の従来のトレンチゲート電極を有するＭＯＳＦＥＴの製造方法を工程順に示した工程図である。図の（ａ）は要部平面図、（ｂ）は（ａ）のＹ１−Ｙ１線で切断した要部断面図、（ｃ）は（ａ）のＹ２−Ｙ２で切断した要部断面図である。
図示しないｎ+半導体基板上のｎ-半導体層１にｐウェル領域１０を形成する。このときｐ端部領域３も同時に形成する。図のａはｐウェル領域１０の内端である（図１２）。
つぎに、ｐウェル領域１０を貫通しｎ-半導体層１に達するストライプ状のトレンチ４を複数形成する（図１３）。
つぎに、トレンチ４の内壁をゲート絶縁膜５で被覆し、ゲート電極７となるポリシリコンでトレンチ４を埋める。このときｐウェル領域１０の端部付近とｐ端部領域３の内端付近およびｎ-半導体層１上（エッジ耐圧構造上）に形成された厚い絶縁膜６上にもポリシリコン膜を被覆し、パターニングしてゲートポリシリコン配線８と端部ポリシリコン膜９を形成する（図１４）。
つぎに、トレンチ４と接するｎ+ソース領域１１をｐウェル領域１０の表面層に形成する（図１５）。
つぎに、層間絶縁膜１２を形成し、コンタクトホール１３を形成し、ｎ+ソース領域１１と接続するソース電極１４と、ゲートポリシリコン配線８と接続するゲート金属配線１５と、ｐ端部領域３および端部ポリシリコン膜９と接続する金属膜１６をそれぞれ形成する。
図１６）。
前記のようにして形成された縦型のトレンチゲート電極を有するＭＯＳＦＥＴにおいて、チャネル抵抗成分は微細化によるチャネル密度の向上により低減される。しかし、オン抵抗を低減するためにはドリフト層（ｎ-半導体層１）の抵抗成分の低減も必要となる。この低減にはドリフト層の抵抗や厚さを低減しなければならず従来のエッジ耐圧構造では耐圧特性の低下を招いてしまう。
また、チャネル抵抗成分についても、微細化によるチャネル密度の向上により低減はされるが、ゲート電極７を形成する前にｐウェル領域１０が形成されるため、その後のゲート絶縁膜５（ゲート酸化膜）などの製造工程で発生する熱履歴により、図１７に示すように、ｐウェル領域１０の拡散深さが深くなり、そのためチャネル長が長くなりチャネル抵抗成分が増大し、微細効果を減じてしまう。
また、ゲート絶縁膜５が酸化膜の場合には、ゲート酸化膜によってｐウェル領域１０の不純物が吸い取られトレンチ４側壁近傍のｐウェル領域１０の不純物濃度が小さくなり、図に示すようにｐウェル領域１０の底部はフラットにならないで湾曲する。そうするとトレンチ４の底部付近でＪ−ＦＥＴ効果（接合型ＭＯＳＦＥＴが形成されてオン抵抗が増大すること）が現れてオン抵抗を増大させる。
また、ｐウェル領域１０の拡散深さが深くなると、ゲート容量（ゲート・ドレイン容量）が大きくなり、スイッチングスピードが遅くなりスイッチング損失が大きくなる。
また、ｐウェル領域１０の拡散深さが深くなると、図１８に示すように、トレンチ４の深さを深くしなければならず、トレンチ４が深くなると耐圧低下を招く。それを防止するために、ｎ-半導体層１の厚さを厚くしなければならない。このｎ-半導体層１をエピタキシャルで形成した場合などでは厚くなった分コストアップとなる。
また、特許文献１、２、３には、縦型のＭＯＳトレンチゲート素子において、活性領域（前記のｐウェル領域に相当）の端部に深いｐ領域（後述のリサーフ領域に相当）を形成することが記載されている。
また、特許文献４には、ゲート酸化膜、ゲート電極を形成した後、チャネル層（前記のｐウェル領域に相当）を形成することが記載されている。
特許第３４１０２８６号公報 特開平８−７８６６８号公報 特開平１０−５６１７４号公報 特開２００６−８０１７７号公報
前記のように、ゲート絶縁膜５や厚い絶縁膜６などの形成のための熱履歴で、ｐウェル領域１０の厚さが厚くなるのを防止するために、工程の順序を入れ替えて、ｐウェル領域１０を形成する前にトレンチ４、ゲート絶縁膜５や厚い絶縁膜６、ゲート電極７やゲートポリシリコン配線８を形成する工程を前倒しする方法がある（例えば、前記特許文献４など）。
しかし、この方法では、図１９〜図２１に示すように、このゲート電極７と同時に形成されるゲートポリシリコン配線８がストライプ状のトレンチ４の先端部分付近から外周方向に向って表面を覆ってしまう。そのため、後工程で形成されるｐウェル領域１０がこのストライプ４の先端部分付近で形成されなくなる。これはｐウェル領域１０の端部が図１９のａからｂに後退したことを意味する。尚、図１９は要部平面図、図２０（ａ）は図１９のＸ−Ｘ線で切断した要部断面図、図２０（ｂ）は図１９のＹ１−Ｙ１線で切断した要部断面図、図２０（ｃ）は図１９のＹ２−Ｙ２線で切断した要部断面図、図２１は図１９のＥ部拡大図である。
そうすると、図２０（ｂ）および図２１に示すように、このトレンチ４の先端部付近ではトレンチ４の側壁がｐウェル領域１０で覆われずにｎ-半導体層１と接するようになり、この箇所での電界集中が強くなり耐圧低下を招いてしまう。そのため、ゲート電極７およびゲートポリシリコン配線８を同時に形成する工程をｐウェル領域１０の形成工程前に移動させることはできない。
また、ｐウェル領域１０の拡散深さが浅いと端部ａでの電界強度が大きくなり高耐圧を得ることが困難になる。
この前記した内容をさらに詳しく説明する。ｐウェル領域１０（チャネル領域）形成後にゲート電極７とゲートポリシリコン配線８を形成する方法では、その後の酸化工程（ゲート酸化膜や厚い酸化膜）によりｐウェル領域１０の不純物（チャネル不純物）の吸出しの影響で、ｐウェル領域１０（チャネル領域）の深さがトレンチ４側壁近くでは浅くトレンチゲート電極（ゲート電極７）から離れたセルの中央部では深くなってしまいＪ−ＦＥＴ効果の影響が出てオン抵抗が増大する。
また、この構造ではセル中央でのｐウェル領域の拡散深さ（チャネル拡散の拡散深さ）が深いことによるＪ−ＦＥＴ効果を抑えるため、より深くトレンチゲート（トレンチ４に形成したゲート電極７）を形成しなければならなくなり、それによりｐウェル領域１０（チャネル領域）及びｐウェル領域１０より深さ方向に突き出たゲート電極７の表面積が大きくなりトレンチ４部でのゲート容量が増加してスイッチング特性の悪化を招く。
また、前記特許文献１〜４では、ｐ-リサーフ領域を形成し、且つ、ゲート酸化膜、ゲート電極を形成した後で、ｐウェル領域を形成するという組み合わせでは記載されていない。
また、このようにｐ-リサーフ領域とｐウェル領域を後工程にする組み合わせの場合の効果についても当然記載されていない。
この発明の目的は、前記の課題を解決して、オン抵抗の低減と耐圧の確保を両立でき、さらにゲート容量を低減してスイッチング特性を向上させることができる半導体装置を提供することにある。
前記の目的を達成するために、リサーフ領域とトレンチゲート電極を有する半導体装置の製造方法において、前記リサーフ領域を形成した半導体層の表面層に前記トレンチゲート電極を形成した後で前記リサーフ領域に接するチャネル領域となるウェル領域を形成することとする。これをさらに具体的に説明する。
第１導電型の半導体層の表面層に第２導電型の第１半導体領域（ウェル領域）を閉ループで帯状に形成する工程と、該第１半導体領域の拡散深さより浅い複数のストライプ状のトレンチを前記第１半導体領域の内側とトレンチの先端が重なるように前記第１半導体領域に囲まれた前記半導体層の表面層に形成する工程と、前記トレンチの側壁、底部および先端の近傍の前記半導体層上を第１絶縁膜（ゲート絶縁膜）で選択的に被覆し、前記第１半導体領域上と該第１半導体領域の外周の半導体層上を前記第１絶縁膜と接する該第１絶縁膜より厚い第２絶縁膜（厚い絶縁膜）で被覆する工程と、前記トレンチ内を前記第１絶縁膜を介して導電膜（ゲート電極）で充填すると共に、該導電膜で前記第２絶縁膜上を選択的に被覆する（ゲートポリシリコン配線を形成する）工程と、前記第１半導体領域の内側と重なり、該第１半導体領域の不純物濃度より高く、該第１半導体領域の拡散深さより浅く、前記トレンチの深さより浅い第２導電型の第２半導体領域（ｐウェル領域）を前記導電膜をマスクとして前記半導体層の表面に形成する工程と、前記第２半導体領域の表面に前記トレンチの長手方向の側壁と接する前記第２半導体領域より高い不純物濃度の第１導電型の第３半導体領域（ソース領域）を選択的に形成する工程と、を含むことを特徴とする半導体装置の製造方法とする。
このようにｐ-リサーフ領域の形成と、ｐウェル領域の形成をトレンチの形成とゲート絶縁膜と厚い絶縁膜の形成とゲート電極およびゲートポリシリコン配線の形成の後に行うことで、オン抵抗の低減と耐圧の確保を両立でき、さらにゲート容量を低減してスイッチング特性を向上させることができる。
また、前記第１半導体領域がリサーフ領域であり、前記第２半導体領域がウェル領域であり、前記第１絶縁膜がゲート絶縁膜であり、前記第２絶縁膜が厚い絶縁膜である。
また、前記第１半導体領域の平面形状が、角が円弧状である四角形の帯状であり、前記トレンチのストライプの長手方向が前記四角形の一辺と平行であるとよい。
また、前記導電膜（ゲートポリシリコン配線）の開口部が前記第１半導体領域（ｐ-リサーフ領域）の四角形の開口部より大きく相似形であるとよい。
これはｐ-リサーフ領域と重なるｐウェル領域を形成するのに、ゲートポリシリコン配線をマスクに使用するため、ゲートポリシリコン配線の内端の形状（導電膜の開口部の形状）がこのような形状となる。
この発明によれば、リサーフ領域を形成することで耐圧を向上させることができる。また、耐圧を同じにした場合には、その分、結晶抵抗を低減できるためドリフト層（ｎ-半導体層１）の抵抗を低減できて、オン抵抗を低減できる。
また、このリサーフ領域と接続するウェル領域（チャネル領域）の形成をトレンチゲートの形成後に行うことで、トレンチの深さが浅くなり、ウェル領域の熱履歴を軽減することができる。
この熱履歴を軽減することで、ｐウェル領域（チャネル領域）の深さが浅くなり、チャネル長が短くなり、その結果、チャネル抵抗とＪ−ＦＥＴ効果が小さくなり、オン抵抗の低下を図ることができる。
また、トレンチの深さを浅くできることで、ゲート容量を小さくすることができる。ゲート容量が小さくなることで、スイッチング特性の向上（スイッチング損失の低減）を図ることができる。
発明の実施の形態を以下の実施例で説明する。尚、従来と同一部位には同一の符号を付した。また、第１導電型がｎ型であり、第２導電型がｐ型である例を示したが、逆にしても構わない。また、ｐ、ｎの肩に示した＋は不純物濃度が高いことを示し、−は不純物濃度が低いことを示している。
図１および図２は、後述の第１実施例で説明する製造方法で製造した半導体装置の構成図であり、図１は要部平面図、図２（ａ）は図１のＸ−Ｘ線で切断した要部断面図、図２（ｂ）は図１のＹ１−Ｙ１線で切断した要部断面図、図２（ｃ）は図１のＹ２−Ｙ２線で切断した要部断面図である。図２では、縦型のトレンチゲート構造を有するｎチャネル型ＭＯＳＦＥＴにおいて、図示しないｎ+半導体基板上に形成したｎ-半導体層１（ｎ-ドリフト層）から上部を示した。図示しないｎ+半導体基板をｐ+半導体基板に代えるか、ｎ-半導体層１をｎ-半導体基板に代えてこの基板（ｎ-半導体層１）の裏面にｐ+コレクタ層を形成することで縦型のＩＧＢＴとすることができる。
図示しないｎ+半導体基板上にｎ-半導体層１が配置され、ｎ-半導体層１の表面層にｐウェル領域１０とこれに接するｐ-リサーフ領域２およびチップ端部にはｐ端部領域３が配置される。このｐウェル領域１０を貫通してｎ-半導体層１に達するストライプ状のトレンチ４が配置され、トレンチ４の側壁にはゲート絶縁膜５が配置され、トレンチ４内にはゲート絶縁膜５を介してポリシリコンのゲート電極７が配置される。トレンチ４と接してｐウェル領域１０の表面層にｎ+ソース領域１１が配置される。ｎ+ソース領域１１は層間絶縁膜１２に形成されたコンタクトホール１３を介してソース電極１４と接続する。トレンチ４の長手方向の終端近傍に位置するゲート電極７は、ポリシリコンで形成されたゲートポリシリコン配線８と接続し、さらにこのゲートポリシリコン配線８は層間絶縁膜１２に形成されたコンタクトホール１３を介してゲート金属配線１５と接続する。このゲートポリシリコン配線８はフィールドプレートの働きをする。
チップの端部に配置されたｐ端部領域３上に厚い絶縁膜６を介して端部ポリシリコン膜９が配置され、チップの角部にはこれらと接続する金属膜１６が配置される。また、前記のゲートポリシリコン配線８下と端部ポリシリコン膜９下には厚い絶縁膜６が配置される。
図３〜図８は、この発明の第１実施例の半導体装置の製造方法を示す図であり、工程順に示した工程図である。図において（ａ）は平面図、（ｂ）は（ａ）のＹ１−Ｙ１で切断した断面図、（ｃ）はＹ２−Ｙ２で切断した断面図である。
ｎ-半導体層１に環状のリサーフ領域２およびリサーフ領域２を取り囲むｐ端部領域３を形成する（図３）。尚、ソース電極１４と図示しないドレイン電極（裏面電極）の間に素子耐圧に相当する電圧を印加したときに、ｐ-リサーフ領域２は、表面まで完全には空乏化されない不純物濃度に設定されている。
つぎに、ｎ-リサーフ領域２より浅く、先端付近がｎ-リサーフ領域２と重なるようにストライプ状のトレンチ４をｎ-半導体層１の表面層に複数形成する。また、複数あるトレンチ４の内、外側に位置するトレンチ４はリサーフ領域２の一辺から離して形成する（図４）。
つぎに、トレンチ４の内壁をゲート絶縁膜５（通常はゲート酸化膜）で被覆し、また、ｐ-リサーフ領域２上とｎ-半導体層１上およびｐ端部領域３上を厚い絶縁膜６（通常、厚い酸化膜）で被覆し、ゲート電極７となるポリシリコンでトレンチ４を埋める。このときゲート電極７と接続するゲートポリシリコン配線８および端部ポリシリコン膜９も同時に形成する。ゲートポリシリコン配線８はトレンチ４の先端付近を覆うように形成する（図５）。
つぎに、ゲートポリシリコン配線８をマスクとしてｐ-リサーフ領域２と重なるようにｐウェル領域１０を形成する。このとき端部ポリシリコン膜９をマスクとしてｐ端部領域３にもｐ領域が形成されるがここでは省略した。また、ゲートポリシリコン配線８と端部ポリシリコン膜９の間のｐ-半導体層１上には厚い絶縁膜６が形成されているので、この箇所にはｐ領域は形成されない（図６）。
つぎに、トレンチ４と接し、ｐウェル領域１０の表面層にｎ+ソース領域１１を図示しないパターニングされた酸化膜をマスクに形成する。図ではｎ+ソース領域１１をストライプ状に形成した場合を示したが、図７（ｄ）に示すように、ｎ+ソース領域１１を梯子状に形成する場合もある。尚、図７（ｄ）は図７（ａ）のＡ部拡大図である（図７）。
つぎに、層間絶縁膜１２を形成し、コンタクトホール１３を形成し、ｎ+ソース領域１１と接続するソース電極１４と、ゲートポリシリコン配線８と接するゲート金属配線１５と、ｐ端部領域３および端部ポリシリコン膜９と接続する金属膜１６をそれぞれ形成する。金属膜１６はチップの角部に形成する（図８）。このようにして、ｎ-リサーフ領域２を有するトレンチゲート型ＭＯＳＦＥＴが形成される。
このトレンチゲート型ＭＯＳＦＥＴでは、ｐウェル領域１０の先端箇所と接続するｐ-リサーフ領域２を形成し、図８（ｂ）のＣ部や図９のＤ部で示すようにトレンチ４の先端近傍箇所がこのｐ-リサーフ領域２の内部に配置される。尚、図９は図８（ａ）のＢ部拡大図である。
ｐ-リサーフ領域２を形成することで、トレンチ４を形成し、ゲート絶縁膜５や厚い絶縁膜６を形成し、ゲート電極７やゲートポリシリコン配線８を形成した後で、ｐウェル領域１０を形成することができるようになる。
ｐウェル領域１０を後工程で形成することで、ゲート絶縁膜５や厚い絶縁膜６などの形成工程でｐウェル領域１０が受けていた高温の熱履歴がなくなる（軽減される）。その結果、最終的なｐウェル領域１０の拡散深さが従来の場合より浅くなり、トレンチ４の深さを従来より浅くすることができる。
また、ゲート絶縁膜５が酸化膜の場合、従来工程では熱履歴でｐウェル領域１０からｐ型不純物が酸化膜に吸い取られてｐウェル領域１０がトレンチ４側壁近傍で濃度が薄くなり、この近傍でＪ−ＦＥＴ効果が起こっていたが、本発明の製造方法にすることで、熱履歴が軽減されるため、Ｊ−ＦＥＴ効果の影響が小さくなる。
また、ｐウェル領域１０の拡散深さが浅くなるため、チャネル抵抗が小さくなりオン抵抗が低減する。
また、トレンチ４の深さを浅くできることで、ゲート容量を低減することができる。また、ｎ-半導体層１（ｎ-ドリフト層）の厚さも薄くできる。
前記したように、Ｊ−ＦＥＴ効果の影響やチャネル抵抗などが小さくなり、ｎ-半導体層１（ｎ-ドリフト層）の厚さが薄くできることで、ＭＯＳＦＥＴのオン抵抗を小さくできる。
さらに、ｐウェル領域１０の外側にｐ-リサーフ領域２を形成することで、耐圧を高くすることができる。
第１実施例の製造方法で製造した半導体装置の要部平面図 第１実施例の製造方法で製造した半導体装置の要部断面図であり、（ａ）は図１のＸ−Ｘ線で切断した断面図、（ｂ）は図１のＹ１−Ｙ１線で切断した断面図、（ｃ）は図１のＹ２−Ｙ２線で切断した断面図 この発明の第１実施例の半導体装置の製造工程図 図３に続く、この発明の第１実施例の半導体装置の製造工程図 図４に続く、この発明の第１実施例の半導体装置の製造工程図 図５に続く、この発明の第１実施例の半導体装置の製造工程図 図６に続く、この発明の第１実施例の半導体装置の製造工程図 図７に続く、この発明の第１実施例の半導体装置の製造工程図 図８（ａ）のＢ部拡大図 従来のトレンチゲート電極を有するＭＯＳＦＥＴの要部平面図 従来のトレンチゲート電極を有するＭＯＳＦＥＴの要部断面図であり、（ａ）は図１０のＸ−Ｘ線で切断した断面図、（ｂ）は図１０のＹ１−Ｙ１線で切断した断面図、（ｃ）は図１０のＹ２−Ｙ２線で切断した断面図 従来のトレンチゲート電極を有するＭＯＳＦＥＴの製造工程図 図１２に続く、従来のトレンチゲート電極を有するＭＯＳＦＥＴの製造工程図 図１３に続く、従来のトレンチゲート電極を有するＭＯＳＦＥＴの製造工程図 図１４に続く、従来のトレンチゲート電極を有するＭＯＳＦＥＴの製造工程図 図１５に続く、従来のトレンチゲート電極を有するＭＯＳＦＥＴの製造工程図 熱履歴のためｐウェル領域１０の拡散深さが深くなった図 トレンチの深さを深くした図 ｐウェル領域をトレンチゲート形成後に行った場合の従来の要部平面図 ｐウェル領域をトレンチ形成後に行った場合の要部断面図であり、（ａ）は図１９のＸ−Ｘ線で切断した断面図、（ｂ）は図１９のＹ１−Ｙ１線で切断した断面図、（ｃ）は図１９のＹ２−Ｙ２線で切断した断面図 図１９のＥ部拡大図
符号の説明
１ ｎ-半導体層
２ ｐ-リサーフ領域
３ ｐ端部領域
４ トレンチ
５ ゲート絶縁膜
６ 厚い絶縁膜
７ ゲート電極（ポリシリコン膜）
８ ゲートポリシリコン配線
９ 端部ポリシリコン膜
１０ ｐウェル領域
１１ ｎ+ソース領域
１２ 層間絶縁膜
１３ コンタクトホール
１４ ソース電極
１５ ゲート金属配線
１６ 金属膜

Claims (4)

  1. 第１導電型の半導体層の表面層に第２導電型の第１半導体領域を閉ループで帯状に形成する工程と、
    前記第１半導体領域の拡散深さより浅い複数のストライプ状のトレンチを前記第１半導体領域の内側とトレンチの先端が重なるように前記第１半導体領域に囲まれた前記半導体層の表面に形成する工程と、
    前記トレンチの側壁、底部および先端の近傍の前記半導体層上を第１絶縁膜で選択的に被覆し、前記第１半導体領域上と該第１半導体領域の外周の半導体層上を前記第１絶縁膜と接する該第１絶縁膜より厚い第２絶縁膜で被覆する工程と、
    前記トレンチ内を前記第１絶縁膜を介して導電膜で充填すると共に、該導電膜で前記第２絶縁膜上を選択的に被覆する工程と、
    前記第１半導体領域の内側と重なり、該第１半導体領域の不純物濃度より高く、該第１半導体領域の拡散深さより浅く、前記トレンチの深さより浅い第２導電型の第２半導体領域を前記導電膜をマスクとして前記半導体層の表面に形成する工程と、
    前記第２半導体領域の表面に前記トレンチの長手方向の側壁と接する前記第２半導体領域より高い不純物濃度の第１導電型の第３半導体領域を選択的に形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１半導体領域がリサーフ領域であり、前記第２半導体領域がウェル領域であり、前記第１絶縁膜がゲート絶縁膜であり、前記第２絶縁膜が厚い絶縁膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
  3. 前記第１半導体領域の平面形状が、角が円弧状である四角形の帯状であり、前記トレンチのストライプの長手方向が前記四角形の一辺と平行であることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記導電膜の開口部が前記第１半導体領域の四角形の開口部より大きく相似形であることを特徴とする請求項３に記載の半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012124786A1 (ja) 2011-03-17 2012-09-20 富士電機株式会社 半導体装置およびその製造方法
JP2014038963A (ja) * 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置
JP2014049694A (ja) * 2012-09-03 2014-03-17 Renesas Electronics Corp Ｉｇｂｔ
US9293564B2 (en) 2014-06-16 2016-03-22 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
WO2016098409A1 (ja) * 2014-12-19 2016-06-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017098344A (ja) * 2015-11-19 2017-06-01 トヨタ自動車株式会社 半導体装置
JPWO2017010393A1 (ja) * 2015-07-16 2017-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6340200B2 (ja) * 2014-01-27 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264787A (ja) * 1995-01-10 1996-10-11 Siliconix Inc パワーｍｏｓｆｅｔのエッジターミネーション方法および構造
JP2006173281A (ja) * 2004-12-14 2006-06-29 Denso Corp 半導体装置およびその製造方法
JP2006229135A (ja) * 2005-02-21 2006-08-31 Denso Corp 半導体装置の製造方法
JP2007095874A (ja) * 2005-09-28 2007-04-12 Toshiba Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878668A (ja) 1994-08-31 1996-03-22 Toshiba Corp 電力用半導体装置
JP3410286B2 (ja) 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JP3525637B2 (ja) 1996-08-09 2004-05-10 株式会社デンソー 半導体装置
JP2006080177A (ja) 2004-09-08 2006-03-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
KR101049876B1 (ko) * 2008-11-19 2011-07-19 주식회사 동부하이텍 횡형 디모스 소자 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264787A (ja) * 1995-01-10 1996-10-11 Siliconix Inc パワーｍｏｓｆｅｔのエッジターミネーション方法および構造
JP2006173281A (ja) * 2004-12-14 2006-06-29 Denso Corp 半導体装置およびその製造方法
JP2006229135A (ja) * 2005-02-21 2006-08-31 Denso Corp 半導体装置の製造方法
JP2007095874A (ja) * 2005-09-28 2007-04-12 Toshiba Corp 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012124786A1 (ja) 2011-03-17 2012-09-20 富士電機株式会社 半導体装置およびその製造方法
JP5641131B2 (ja) * 2011-03-17 2014-12-17 富士電機株式会社 半導体装置およびその製造方法
US9209296B2 (en) 2011-03-17 2015-12-08 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US9502496B2 (en) 2011-03-17 2016-11-22 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP2014038963A (ja) * 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置
JP2014049694A (ja) * 2012-09-03 2014-03-17 Renesas Electronics Corp Ｉｇｂｔ
US9293564B2 (en) 2014-06-16 2016-03-22 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
WO2016098409A1 (ja) * 2014-12-19 2016-06-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2016098409A1 (ja) * 2014-12-19 2017-04-27 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2017010393A1 (ja) * 2015-07-16 2017-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
US10211299B2 (en) 2015-07-16 2019-02-19 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
JP2017098344A (ja) * 2015-11-19 2017-06-01 トヨタ自動車株式会社 半導体装置

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