JPWO2016006696A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

本発明の半導体装置１００は、素子部１７０とゲートパッド部１８０とを同一のワイドギャップ半導体基板１１０に備え、素子部１７０は、ゲートトレンチ１１８よりも深く形成されている複数の第１保護トレンチ１４２と第１埋込層１４４とを有する第１トレンチ構造１４６を有し、ゲートパッド部１８０は、複数の第２保護トレンチ１５２と第２埋込層１５４とを有する第２トレンチ構造１５６を有し、第２トレンチ構造１５４は、ｐ型の第２半導体領域１５８及び導電体からなる第２埋込層を有する構造、又は、ショットキー接触を形成する金属層からなる第２埋込層を有する構造のいずれかであり、第２埋込層１５４は、ソース電極層１２８と電気的に接続されている。本発明の半導体装置１００によれば、高耐圧、かつ、電気特性にバラツキが生じ難く、かつ、高速スイッチングが可能で、かつ、ゲートパッド部が破壊され難い半導体装置となる。

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、ゲートパッド部に耐圧構造を備える半導体装置が知られている（例えば、特許文献１参照。）。
従来の半導体装置９００は、図２２に平面図を示すように、素子部９７０とゲートパッド部９８０を同一の半導体基板９１０に備える。半導体基板９１０は、たとえばシリコンからなると考えられる。半導体装置９００の耐圧は、６０〜３００Ｖである。
素子部９７０は、図２３に断面図を示すように、ｎ型の低抵抗半導体層９１２、低抵抗半導体層９１２上に位置するｎ型のドリフト層９１４、ドリフト層９１４上に位置するｐ型のボディ層９１６、ボディ層９１６を開口しドリフト層９１４に達するように形成されているゲートトレンチ９１８、ボディ層９１６内に配置され少なくとも一部をゲートトレンチ９１８の内周面に露出させた状態で形成されているｎ型のソース領域９２０、ゲートトレンチ９１８の内周面に形成されているゲート絶縁層９２２、ゲート絶縁層９２２を介してゲートトレンチ９１８の内側に形成されているゲート電極層９２４及びゲート電極層９２４とは絶縁されソース領域９２０と接した状態で形成されているソース電極層９２８を有する。また、素子部９７０は、ボディ層９１６とドリフト層９１４を開口し低抵抗半導体層９１２に達するように形成されているソーストレンチ９６０、ソーストレンチ９６０の内周面に形成されている絶縁層９６２、絶縁層９６２を介してソーストレンチ９６０の内側に形成され、ソース電極層９２８に接続されているポリシリコン層９６４を有する。
ゲートパッド部９８０の断面図を図２４に示す。構成要素の多くは図２２と同様であるが、ソース電極層９２８に代えてゲート電極配線９６６が設けられており、ゲートトレンチ９１８は素子部９７０よりも幅広とされ、ゲート電極層９２４はゲート電極配線９６６と接続されている。一方、ソース領域９２０およびポリシリコン層９６４は、フィールド酸化膜９６８により、ゲート電極配線９６６から電気的に絶縁されている。なお、ゲートパッド部は、実際の半導体装置では、ワイヤーボンディング等により装置外部と接続されるから、少なくとも数百ミクロン程度のサイズを必要とする。
従来の半導体装置９００によれば、オフ状態において、ドリフト層９１４に伸びる空乏層は、ボディ層９１６から低抵抗半導体層９１２に向かって伸びるだけでなく、絶縁層９６２に対向するポリシリコン層９６４がソース電位に保たれていることにより、隣接するソーストレンチ９６０の間を狭窄するようにも伸びるから、この作用によって、同じ耐圧でもドリフト層９１４の濃度を従来よりも高めることができ、オン状態における抵抗（オン抵抗）を低減できるとされる。
一方、高耐圧を達成しつつ、オン抵抗を低減する方法として、半導体材料として、シリコンに代えて、炭化珪素等のワイドギャップ半導体を用いることも可能である。
特開２０１３−５２１６６０号公報
ところが、従来の半導体装置９００をワイドギャップ半導体に適用して、シリコンよりも高耐圧の素子、たとえば耐圧６００Ｖ〜３０００Ｖの素子を実現しようとすると、次のような課題が生じる。すなわち、従来の半導体装置９００において、ポリシリコン層９６４はソース電位に保たれ、一方、低抵抗半導体層９１２はドレイン電位となるのであるから、ソーストレンチ９６０の底部において、絶縁層９６２には、この電位差に応じた電界が印加される。ワイドギャップ半導体材料を用いることで、耐圧がたとえば１０倍となると、絶縁層９６２がシリコンの場合と同じ厚さのままでは、絶縁層９６２に１０倍の電界が印加されることになるから、ドリフト層９１４が絶縁破壊する前に、絶縁層９６２が絶縁破壊してしまい、高耐圧を実現できない。
ところで、ターンオフ時にドリフト層９１４が空乏化するとき、ドリフト層９１４に存在する電子の電荷量の絶対値と等量の正の電荷を、ドリフト層９１４に隣接するボディ層９１６の部分および絶縁層９６２に隣接するポリシリコン層９６４の部分から引き抜かなければならない。この際、ボディ層９１６とポリシリコン層９６４からそれぞれ引き抜くべき電荷量は、それぞれがドリフト層９１４との間に生じる静電容量に比例する。
ポリシリコン層９６４は低抵抗のものを作製することができるので、大きな問題にはならないが、ボディ層９１６については、上記正孔の引き抜きは、必ずしも容易ではない。素子部９７０においては、ソース領域２２０の一部をｐ型のボディコンタクト領域としてソース電極層９２８と電気的に接続することにより、比較的容易に実現できるが、ゲートパッド部９８０においては、ソース電極層９２８の代わりにゲート電極配線９６６が存在するので、同様の方法によることができない。従来の半導体装置９００のままでは、ボディ層９１６のうちゲートパッド部９８０の部分については、ｐ型領域での多数キャリアである正孔を素子部９７０まで引き出すことになる。ここで、正孔は移動度が小さい（たとえば４Ｈ−ＳｉＣでは電子の７分の１程度である）ため、ボディ層９１６は抵抗が高くなりがちである。さらに、ボディ層９１６はソーストレンチ９６０によって分断されているから、正孔はソーストレンチ９６０の延在方向（図２２の紙面左右方向）にしか引き抜くことができないので、ゲートパッド中心部から見ると少なくとも数百ミクロンも引き回す必要があるため、さらに抵抗が高くなる。これらによって正孔の引き抜きに時間がかかることとなるので、スイッチング速度が遅くなる。
また、この際の正孔電流によってボディ層９１６の一部で電位が上昇することで、ドリフト層９１４、ボディ層９１６、およびソース電極層９２８に接続されたソース領域９２０からなる寄生バイポーラトランジスタがオンし、過大な電流が流れて、ゲートパッド部において素子が破壊する虞がある。ゲートパッド部９８０においてソース領域９２０を設けなければ、あるいは、ソース領域９２０をソース電極層９２８に接続しなければ、前記寄生バイポーラトランジスタがオンする心配はないが、この場合にボディ層９１６の一部で電位が上昇すると、今度はフィールド酸化膜９６８に過大な電圧が印加されて、フィールド酸化膜９６８が絶縁破壊する虞がある。
ワイドギャップ半導体を適用するにあたり、絶縁層９６２が絶縁破壊するのを防止するために、絶縁層９６２を大幅に、たとえば１０倍に厚くすることが考えられる。しかし、そうすると、ポリシリコン層９６４とドリフト層９１４の間に生じる静電容量は大幅に低下してしまうから、ボディ層９１６から引き抜くべき正孔は大幅に増加することになり、前記のスイッチング速度の低下、および、ゲートパッド部９８０における、寄生バイポーラ動作による素子破壊あるいはフィールド酸化膜９６８の絶縁破壊の虞という課題は、一層深刻なものとなる。
なお、ワイドギャップ半導体としてＳｉＣを用いる場合には、平面的に見て選択的に不純物を導入した領域を形成するためにイオン注入を用いることが一般的であるが、高ドープのイオン注入領域が表面荒れしやすいため、ソース領域９２０や前記ボディコンタクト領域といった高ドープ領域を、フィールド酸化膜９６８を介してゲート電極配線９６６と対向する部分に配置した場合には、フィールド酸化膜９６８の耐圧が低下することがある。
そこで、本発明は、上記した問題を解決するためになされたものであり、高耐圧、かつ、電気特性にバラツキが生じ難く、かつ、高速スイッチングが可能で、かつ、ゲートパッド部が破壊され難い半導体装置を提供することを目的とする。また、そのような半導体装置を製造する半導体装置の製造方法を提供することを目的とする。
本発明の発明者らは、上記課題を解決するために鋭意研究を重ねた結果、素子部に第１トレンチ構造を複数形成するとともに、ゲートパッド部に第２トレンチ構造を複数形成することによって、高耐圧かつ電気特性にバラツキが生じ難い半導体装置となり、さらに、第２トレンチ構造を、「第２保護トレンチの底部に第２半導体領域を有し、第２埋込層として導電体からなる第２埋込層を有する構造」、又は、「第２埋込層として金属層からなる第２埋込層を有する構造」のいずれかとすることにより、高速スイッチングが可能で、かつ、ゲートパッド部が破壊され難い半導体装置となることを見出し、本発明を完成させるに至った。
［１］本発明の半導体装置は、第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ボディ層内に配置され少なくとも一部を前記ゲートトレンチの内周面に露出させた状態で形成されている前記第１導電型のソース領域、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層及び前記ゲート電極層とは絶縁され前記ソース領域と接した状態で形成されているソース電極層を有する素子部と、第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層、前記第２導電型半導体層上に形成されている絶縁層、前記絶縁層上に形成されているゲート配線を有するゲートパッド部と、を同一のワイドギャップ半導体基板に備える半導体装置であって、前記素子部は、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成されている複数の第１保護トレンチと、前記各第１保護トレンチのそれぞれの内側に形成されている第１埋込層とを有する第１トレンチ構造をさらに有し、前記ゲートパッド部は、前記第２導電型半導体層を開口し前記ゲートトレンチよりも深く形成されている複数の第２保護トレンチと、前記各第２保護トレンチのそれぞれの内側に形成されている第２埋込層とを有する第２トレンチ構造をさらに有し、前記第２トレンチ構造は、前記第２保護トレンチの少なくとも底部に形成されている前記第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造、又は、前記第２埋込層として前記第２保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなる第２埋込層を有する構造のいずれかであり、前記第２埋込層は、前記ソース電極層と電気的に接続されていることを特徴とする。
なお、本明細書中、「複数の第１保護トレンチ」には、第１保護トレンチそれぞれが離間して複数形成されている場合のみならず、隣接する第１保護トレンチ同士の端部が連結されて見かけ上１本の第１保護トレンチとなっている場合も含む。また、本明細書中、「複数の第２保護トレンチ」には、第２保護トレンチそれぞれが離間して複数形成されている場合のみならず、隣接する第２保護トレンチ同士の端部が連結されて見かけ上１本の第２保護トレンチとなっている場合も含む。
［２］本発明の半導体装置においては、前記第２保護トレンチの深さは、前記第１保護トレンチの深さと等しいことが好ましい。
［３］本発明の半導体装置においては、前記第２保護トレンチの開口幅は、前記第１保護トレンチの開口幅と等しいことが好ましい。
［４］本発明の半導体装置においては、前記第２保護トレンチは、平面的に見て前記素子部が形成されている領域まで延在していることが好ましい。
［５］本発明の半導体装置においては、前記第２保護トレンチは、前記第１保護トレンチと連続した状態で形成されていることが好ましい。
［６］本発明の半導体装置においては、前記第２トレンチ構造は、前記第２保護トレンチの少なくとも底部に形成されている第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造であって、前記第２保護トレンチの側部に形成されている第２側壁絶縁層をさらに有し、前記第２半導体領域として、前記第２保護トレンチの底部に形成されている第２半導体領域を有する構造であることが好ましい。
［７］本発明の半導体装置においては、前記第２トレンチ構造は、前記第２保護トレンチの少なくとも底部に形成されている第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造であって、前記第２保護トレンチの側部に形成されている第２側壁絶縁層をさらに有し、前記第２半導体領域として、前記第２保護トレンチの底部及び側部に形成されている第２半導体領域を有する構造であることが好ましい。
［８］本発明の半導体装置においては、前記第２トレンチ構造は、前記第２保護トレンチの少なくとも底部に形成されている第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造であって、前記第２半導体領域として、前記第２保護トレンチの底部及び側部に形成されている第２半導体領域を有する構造であることが好ましい。
［９］本発明の半導体装置においては、前記第１埋込層は、前記ソース電極層と電気的に接続されていることが好ましい。
［１０］本発明の半導体装置においては、前記素子部は、前記複数のゲートトレンチのうち最も前記ゲートパッド部に近いゲートトレンチよりも前記ゲートパッド部側に前記第１保護トレンチ構造と同じ構造の第３トレンチ構造をさらに有することが好ましい。
［１１］本発明の半導体装置においては、前記第１トレンチ構造は、前記第１保護トレンチの少なくとも底部に形成されている第２導電型の第１半導体領域をさらに有するとともに、前記第１埋込層として導電体からなる第１埋込層を有する構造、又は、前記第１埋込層として前記第１保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなる第１埋込層を有する構造のいずれかであることが好ましい。
［１２］本発明の半導体装置の製造方法においては、上記［１］〜［１１］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層内に形成されている前記第１導電型のソース領域を有する素子部と、第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層を有するゲートパッド部とを備える同一のワイドギャップ半導体基板を準備するワイドギャップ半導体基板準備工程と、前記素子部において、前記ボディ層の所定の領域を開口して形成されている複数の第１保護トレンチと、前記ゲートパッド部において、前記第２導電型半導体層の所定の領域を開口して形成されている複数の第２保護トレンチとを一括して形成する保護トレンチ形成工程と、前記第２保護トレンチの少なくとも底部に第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層を形成するゲートトレンチ構造形成工程と、前記素子部において、前記各第１保護トレンチのそれぞれの内側に第１埋込層を形成し、かつ、前記ゲートパッド部において、前記各第２保護トレンチのそれぞれの内側に導電体からなる第２埋込層を形成する埋込層形成工程と前記素子部において、前記ゲート電極層とは絶縁され前記ソース領域と接した状態でソース電極層を形成し、かつ、前記ゲートパッド部において、前記第２導電型半導体層上に絶縁層を形成し前記絶縁層上にゲート配線を形成する電極層・配線形成工程とをこの順序で含み、前記第２埋込層は、前記ソース電極層と電気的に接続されていることを特徴とする。
［１３］本発明の半導体装置の製造方法においては、上記［１］〜［１１］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層内に形成されている前記第１導電型のソース領域を有する素子部と、第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層を有するゲートパッド部とを備える同一のワイドギャップ半導体基板を準備するワイドギャップ半導体基板準備工程と、前記素子部において、前記ボディ層の所定の領域を開口して形成されている複数の第１保護トレンチと、前記ゲートパッド部において、前記第２導電型半導体層の所定の領域を開口して形成されている複数の第２保護トレンチとを一括して形成する保護トレンチ形成工程と、前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層を形成するゲートトレンチ構造形成工程と、前記素子部において、前記各第１保護トレンチのそれぞれの内側に第１埋込層を形成し、かつ、前記ゲートパッド部において、前記第２保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなる第２埋込層を形成する埋込層形成工程と、前記素子部において、前記ゲート電極層とは絶縁され前記ソース領域と接した状態でソース電極層を形成し、かつ、前記ゲートパッド部において、前記第２導電型半導体層上に絶縁層を形成し前記絶縁層上にゲート配線を形成する電極層・配線形成工程とをこの順序で含み、前記第２埋込層は、前記ソース電極層と電気的に接続されていることを特徴とする。
本発明の半導体装置によれば、第２保護トレンチの少なくとも底部に第２導電型の第２半導体領域を形成し、第２埋込層として導電体からなる第２埋込層を有するようにした場合にあっては、第２半導体領域の正孔（又は電子）は、低抵抗である第２埋込層を通して引き抜くことができる。また、第２保護トレンチの底部及び側部でドリフト層とショットキー接触を形成する金属層からなる第２埋込層を有する場合にあっては、金属層は低抵抗であるため、低抵抗である第２埋込層を通して電荷を引き抜くことができる。いずれの場合であっても、ターンオフ時に全体として引き抜くべき電荷に対する実効的な抵抗を下げることができるから、従来の半導体装置よりも正孔（又は電子）の引き抜きに時間がかからなくて済むため、高速スイッチングが可能な半導体装置となる。
本発明の半導体装置によれば、ゲートパッド部が上記した構造を有する第２トレンチ構造を有することから、ターンオフ時において、隣接する第２保護トレンチの間に空乏層を広げることが可能となる。このため、ゲートパッド部にあるボディ層（第２導電型半導体層）には、第２トレンチ構造によって、ドレイン側の高電圧のごく一部しか印加されないから、引き抜くべき正孔（又は電子）が少ない。これは、ゲートパッド部にあるボディ層とドリフト層の間の静電容量を大幅に低下せることと等価である。したがって、ターンオフ時に全体として引き抜くべき電荷に対する実効的な抵抗をさらに下げることができるから、従来の半導体装置よりも正孔（又は電子）の引き抜きにさらに時間がかからなくて済むため、さらに高速スイッチングが可能な半導体装置となる。また、ターンオフ時にゲートパッド部にあるボディ層に流れる正孔電流（又は電子電流）が少なくなるから、ゲートパッド部にあるボディ層の電位が上昇しにくい。従って、ゲートパッド部において寄生トランジスタがオンして過大な電流が流れることにより素子が破壊されること、あるいは、フィールド酸化膜に過大な電圧が印加されることによりフィールド酸化膜が破壊されることを、防ぐことができるため、ゲートパッド部が破壊され難い半導体装置となる。
また、本発明の半導体装置によれば、素子部が上記した構造を有する第１トレンチ構造を有することから、ターンオフ時において、隣接する第１保護トレンチの間に空乏層を広げることが可能となる。このため、ゲートトレンチの底部のゲート絶縁層に電界が集中することを緩和できるようになり、ゲートトレンチの底部のゲート絶縁層の絶縁破壊が起こり難くなる。その結果、高耐圧の半導体装置となる。
また、本発明の半導体装置によれば、ゲートパッド部が上記した構造を有する第２トレンチ構造を有することから、素子部のｐｎ接合から生じドリフト層に広がる空乏層をゲートパッド部まで広げることが可能となり、素子部とゲートパッド部との境界付近における当該空乏層の曲率（空乏層の曲がりの度合い）を小さくすることが可能となる。このため、ゲートトレンチのうちゲートパッド部に最も近いゲートトレンチにおけるゲート絶縁層に電界が集中し難くなり、絶縁破壊が起こり難くなる。その結果、より一層高耐圧の半導体装置となる。
また、本発明の半導体装置によれば、素子部とゲートパッド部とを高耐圧のワイドギャップ半導体基板に備えるため、より一層高耐圧の半導体装置となる。
また、本発明の半導体装置によれば、第１保護トレンチと第２保護トレンチの幅を等しくすることができるため、第１保護トレンチと第２保護トレンチを同時に形成する際に、第１保護トレンチと第２保護トレンチの深さが異なりにくいので、電気特性にバラツキが生じ難い半導体装置となる。
また、本発明の半導体装置によれば、第２保護トレンチを第１保護トレンチと連続した状態で形成することができるため、さらに第１保護トレンチと第２保護トレンチの深さが異なりにくいので、さらに電気特性にバラツキが生じ難い半導体装置となる。
本発明の半導体装置の製造方法によれば、上記した特徴を有する本発明の半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、第１保護トレンチと、第２保護トレンチとを一括して形成する保護トレンチ形成工程を含むため、第１保護トレンチ及び第２保護トレンチを形成する工程をそれぞれ別途設ける必要がなく、効率よく本発明の半導体装置を製造することができる。
実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。なお、図１（ａ）においては説明を容易にするためにゲートトレンチ１１８、第１保護トレンチ１４２（第１埋込層１４４）及び第２保護トレンチ１５２（第２埋込層１５４）も表示している（以下、図１７〜図２１において同じ。）。また、図１（ｂ）において、符号１２６は層間絶縁膜を示す。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 ターンオフ時における実施形態１に係る半導体装置１００の空乏層の様子を説明するために示す図である。図１２中、破線は、ターンオフ時において、ドリフト層１１４に広がる空乏層を示す。 ターンオフ時における実施形態１に係る半導体装置１００の正孔Ｈの引き抜きを説明するために示す図である。図１３（ａ）は図１の破線Ｃで囲まれた領域における正孔Ｈの引き抜きを説明するための拡大図であり、図１３（ｂ）はターンオフ時における図１（ａ）のＢ−Ｂ断面図である。 実施形態２に係る半導体装置１００ａを説明するために示す図である。 実施形態３に係る半導体装置１００ｂを説明するために示す図である。 実施形態４に係る半導体装置１００ｃを説明するために示す図である。 変形例１に係る半導体装置１００ｄを説明するために示す図である。 変形例２に係る半導体装置１００ｅを説明するために示す図である。 変形例３に係る半導体装置１００ｆを説明するために示す図である。 変形例４に係る半導体装置１００ｇを説明するために示す図である。 変形例５に係る半導体装置１００ｈを説明するために示す図である。 従来の半導体装置９００を説明するために示す平面図である。 従来の半導体装置９００を説明するために示す断面図（素子部９７０の断面図）である。図２３は図２２のＤ−Ｄ断面図である。 従来の半導体装置９００を説明するために示す断面図（ゲートパッド部９８０の断面図）である。図２４は図２２のＥ−Ｅ断面図である。
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。なお、以下の実施形態においては、説明を簡便にするために図示の一部及び説明の一部を省略している。
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
まず、実施形態１に係る半導体装置１００の構成を説明する。
実施形態１に係る半導体装置１００は、図１に示すように、素子部１７０とゲートパッド部１８０とを同一のワイドギャップ半導体基板１１０（以下、単に半導体基板１１０ということもある。）に備える半導体装置である。ワイドギャップ半導体基板１１０としては、ＳｉＣ半導体基板（例えば４Ｈ−ＳｉＣ）を用いるが、ＧａＮ半導体基板、ＧａＡｓ半導体基板その他の半導体基板を用いても良い。
ゲートパッド部１８０は、図１（ａ）に示すように、半導体装置１００の外周から素子部１７０に向かって内側に張り出した四角形形状をしている。素子部１７０は、平面的に見てゲートパッド部１８０を３方向から取り囲むように配置されている。
素子部１７０は、図１（ｂ）に示すように、ｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のボディ層１１６、ボディ層１１６を開口しドリフト層１１４に達するように形成されている複数のゲートトレンチ１１８、ボディ層１１６内に配置され少なくとも一部をゲートトレンチ１１８の内周面に露出させた状態で形成されているｎ型のソース領域１２０、ゲートトレンチ１１８の内周面に形成されているゲート絶縁層１２２、ゲート絶縁層１２２を介してゲートトレンチ１１８の内側に形成されているゲート電極層１２４、ゲート電極層１２４とは絶縁されソース領域１２０と接した状態で形成されているソース電極層１２８、ボディ層１１６内に配置された状態で形成されているｐ型のボディコンタクト領域１３２、及び、裏面側（低抵抗半導体層１１２側）に形成されたドレイン電極層１３０を有する。
素子部１７０は、隣接するゲートトレンチ１１８の間の領域においてボディ層１１６を開口しゲートトレンチ１１８よりも深く形成されている複数の第１保護トレンチ１４２と、第１保護トレンチ１４２のそれぞれの内側に形成されている第１埋込層１４４とを有する第１トレンチ構造１４６をさらに有する。
第１トレンチ構造１４６は、第１保護トレンチ１４２の少なくとも底部に形成されているｐ型の第１半導体領域１４８をさらに有し、第１埋込層１４４として導電体からなる第２埋込層を有する構造であって、第１保護トレンチ１４２の側部に形成されている第１側壁絶縁層１５０をさらに有し、第１半導体領域１４８として、第１保護トレンチ１４２の底部に形成されている第１半導体領域を有する構造である。
第１埋込層１４４を構成する導電体は低抵抗のポリシリコンである。第１埋込層１４４は、ソース電極層１２８と電気的に接続されている。
素子部１７０においては、図１（ａ）に示すように、ゲートトレンチ１１８及び第１保護トレンチ１４２（第１トレンチ構造１４６）はどちらも、半導体装置１００の外周からゲートパッド部１８０が素子部１７０に向かって張り出した方向（図１（ａ）の縦方向）とは垂直な方向（図１（ａ）の横方向）に沿って伸びるストライプ形状をしている。ゲートトレンチ１１８及び第１保護トレンチ１４２は交互に形成されている。第１保護トレンチ１４２のピッチはゲートトレンチ１１８のピッチと等しい。
素子部１７０は、複数のゲートトレンチ１１８のうち最もゲートパッド部１８０に近い最外周のゲートトレンチよりも外側に第１トレンチ構造１４６と同じ構造の第３トレンチ構造１４７をさらに有する。
素子部１７０においては、ゲートパッド部１８０の両脇の領域（図１（ａ）における、ゲートパッド部１８０の左右の領域）においてもゲートトレンチ１１８及び第１保護トレンチ１４２が形成されている。この領域の第１保護トレンチ１４２は後述する第２保護トレンチ１５２と連続した状態で形成されている。
ゲートパッド部１８０は、図１（ｂ）に示すように、ｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ型のドリフト層１１４、ドリフト層１１４上に位置する第２導電型半導体層（ｐ型半導体層）１３４、ｐ型半導体層１３４上に形成されている絶縁層（フィールド絶縁層）１３６、フィールド酸化層１３６上に形成されている下層ゲート配線１３８及び下層ゲート配線１３８の上方に形成されている上層ゲート配線１４０を有する。
ゲートパッド部１８０は、ｐ型半導体層１３４を開口しゲートトレンチ１１８よりも深く形成されている複数の第２保護トレンチ１５２と、各第２保護トレンチ１５２のそれぞれの内側に形成されている第２埋込層１５４とを有する第２トレンチ構造をさらに有する。
第２トレンチ構造１５６は、第２保護トレンチ１５２の少なくとも底部に形成されているｐ型の第２半導体領域１５８をさらに有するとともに、第２埋込層１５４として導電体からなる第２埋込層を有する構造であって、第２保護トレンチ１５２の側部に形成されている第２側壁絶縁層１６０をさらに有し、第２半導体領域１５８として、第２保護トレンチ１５２の底部に形成されている第２半導体領域を有する構造である。
第２埋込層１５４を構成する導電体は低抵抗のポリシリコンである。第２埋込層１５４は、ソース電極層１２８と電気的に接続されている。
なお、導電体が非金属であるポリシリコンであるため、ソースコンタクトメタル及びドレインコンタクトメタルを形成する前にフィールド酸化膜形成工程を実施することもできる。このことにより、フィールド酸化膜に金属汚染が取り込まれることが実質的になく、信頼性が向上するという効果もある。
第２保護トレンチ１５２は、図１（ａ）に示すように、平面的に見て素子部１７０が形成されている領域まで延在しており、第１保護トレンチ１４２と連続した状態で形成されている。すなわち、第１保護トレンチ１４２と第２保護トレンチ１５２とは連続した１本の直線状のトレンチとして形成されている。ちなみに、２本の保護トレンチが交差するような場合には、交差した部分の深さが変わってしまうことがあるため、電気特性が変わってしまう場合や、あるいは電気特性にバラツキを生じる場合がある。
ゲートパッド部１８０においては、図１（ａ）に示すように、第２保護トレンチ１５２（第２トレンチ構造１５６）はどちらも、半導体装置１００の外周からゲートパッド部１８０が素子部１７０に向かって張り出した方向（図１（ａ）の縦方向）とは垂直な方向（図１（ａ）の横方向）に沿って伸びるストライプ形状をしている。第２保護トレンチ１５２は、第１保護トレンチ１４２と等しいピッチをしている。第２保護トレンチ１５２は、第１保護トレンチ１４２と同一工程で形成されたものである。
第２保護トレンチ１５２の深さは、第１保護トレンチ１４２の深さと等しい。第２保護トレンチ１５２の幅は、実施形態１においては第１保護トレンチ１４２の幅と等しいが、適宜に変更してもよい。第２保護トレンチ１５２のピッチは、第１保護トレンチ１４２のピッチと等しくすることも、大きく異ならせることもできる。ゲートトレンチ１１８、第１保護トレンチ１４２及び第２保護トレンチ１５２の断面形状はそれぞれ、底部が丸みを帯びた形状が望ましい。
なお、本明細書において「等しい」とは、完全に等しい場合のみならず、実質的に等しい場合を含む。
第１埋込層１４４は、半導体基板１１０の一方面側（ソース領域１２０及びボディコンタクト領域１３２が形成されている面側）の表面と概ね面一になるように形成されている。
第２埋込層１５４は、半導体基板１１０の一方面側（ｐ型半導体層１３４が形成されている面側）の表面と概ね面一になるように形成されている。このことにより、フィールド酸化層１３６、下層ゲート配線１３８及び上層ゲート配線１４０が段切れを起こすおそれがなく、配線不良の発生を防ぐことが可能となる。
下層ゲート配線１３８は、ポリシリコンからなる。上層ゲート配線１４０は、金属からなり、素子部１７０の外周を囲むように配線されている。上層ゲート配線１４０の一部は素子部１７０に向けて張り出した形状をしており、張り出した部分は外部回路と接続する領域（ゲートパッド部１８０）となる。
なお、実施形態１においては、従来の半導体装置９００と異なり、ゲートパッド部１８０にはソース領域を設けていない。半導体基板としてＳｉＣ半導体基板を用いる場合、ソース領域１２０のような高ドープ領域は表面荒れしやすいため、ゲートパッド部１８０にソース領域を設けると、下層ゲート配線１３８と対向する部分において、フィールド酸化層１３６の耐圧が低下する虞があるためである。同じ理由で、ゲートパッド部１８０に存在するｐ型半導体層１３４のうち、少なくともフィールド酸化層１３６を介して下層ゲート配線１３８と対向する部分には、高ドープであるボディコンタクト領域１３２を設けていない。
ただし、前記したフィールド酸化層１３６の耐圧が低下する虞がなければ、ゲートパッド部１８０に存在するｐ型半導体層１３４のうち、フィールド酸化層１３６を介して下層ゲート配線１３８と対向する部分にも、ソース領域および／またはボディコンタクト領域を素子部１７０と接続するように設けることにしてもよい。
２．実施形態１に係る半導体装置の製造方法
次に、実施形態１に係る半導体装置の製造方法を以下に示す各工程に沿って説明する。
（１）ワイドギャップ半導体基板準備工程
ワイドギャップ半導体基板準備工程は、ｎ型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のボディ層１１６、ボディ層１１６内に形成されているｎ型のソース領域１２０を有する素子部１７０と、ｎ型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のｐ型半導体層１３４を有するゲートパッド部１８０とを備える同一のワイドギャップ半導体基板を準備する工程である。
まず、半導体基板１１０を準備する。半導体基板１１０は、低抵抗半導体層１１２を構成する４Ｈ−ＳｉＣ半導体基板上（低抵抗半導体層１１２の一方面側）に、ドリフト層１１４をエピタキシャル成長法により成膜させた後、素子部１７０においてボディ層１１６を、ゲートパッド部１８０においてｐ型半導体層１３４をそれぞれエピタキシャル成長法により成膜させることによって形成する。
次に、素子部１７０において、ソース領域１２０に対応する領域に開口を有するマスク（図示せず。）を形成し、当該マスクを介してイオン打ち込み法によりｎ型不純物（例えばリンイオン）を導入する。次に、ボディコンタクト領域１３２に対応する領域に開口を有するマスク（図示せず。）を形成し、当該マスクを介してイオン打ち込み法によりｐ型不純物（例えばアルミニウムイオン）を導入する。次に、ｎ型不純物及びｐ型不純物の活性化アニール処理を行ってソース領域１２０及びボディコンタクト領域１３２を形成する（図２（ａ）参照。）。
（２）保護トレンチ形成工程
次に、第１保護トレンチ１４２に対応する領域及び第２保護トレンチ１５２に対応する領域に、それぞれ開口を有するマスク（ＳｉＯ２マスク）Ｍ１を形成する。次に、当該マスクＭ１を用いて異方性ドライエッチング法によりボディ層１１６及びｐ型半導体層１３４を開口し第１保護トレンチ１４２及び第２保護トレンチ１５２を一括して形成する（図２（ｂ）参照。）。
（３）第１半導体領域及び第２半導体領域形成工程（半導体領域形成工程）
次に、マスクＭ１を介して第１保護トレンチ１４２及び第２保護トレンチ１５２のそれぞれの表面にｐ型不純物（例えばアルミニウムイオン）をイオン注入して、第１保護トレンチ１４２の内周面及び第２保護トレンチ１５２の内周面にｐ型不純物を導入する（図３（ａ）参照。図３（ａ）中、符号１４８’’及び１５８’’はｐ型不純物が導入された領域を示す。）。その後、マスクＭ１を除去する。次に、半導体基板１１０の熱処理を行うことによりｐ型不純物の活性化アニール処理を行う（図３（ｂ）参照。図３（ｂ）中、符号１４８’及び１５８’はｐ型不純物が活性化された領域を示す。）。なお、ソース領域１２０及びボディコンタクト領域１３２の活性化アニール処理を本活性化アニール処理と同時に行うことにしてもよい。
次に、第１保護トレンチ１４２の内周面を熱酸化することによって、第１保護トレンチ１４２の内周面に熱酸化膜ＯＦ１を形成するとともに、第１保護トレンチ１４２の底部に第１半導体領域１４８を形成する工程、及び、第２保護トレンチ１５２の内周面を熱酸化することによって、第２保護トレンチ１５２の内周面に熱酸化膜ＯＦ１を形成するとともに、第２保護トレンチ１５２の底部に第２半導体領域１５８を形成する工程を実施する（熱酸化工程、図４（ａ）参照。）。次に、エッチングにより熱酸化工程で形成された熱酸化膜ＯＦ１を除去する（熱酸化膜除去工程、図４（ｂ）参照。）。
なお、４Ｈ−ＳｉＣ半導体基板のうちドリフト層１１４を成膜する側の面が（０００１）Ｓｉ面側の面である場合、第１保護トレンチ１４２及び第２保護トレンチ１５２のそれぞれの側部の酸化速度が、底部の酸化速度よりも速いので、側部における不純物が導入された領域全てが熱酸化膜になったときでも、底部における不純物が導入された領域全てが熱酸化膜になるわけではない。このため、その後、熱酸化膜を除去した場合であっても、第１保護トレンチ１４２の底部に第１半導体領域１４８が残るとともに、第２保護トレンチ１５２の底部に第２半導体領域１５８が残ることとなる。
（４）トレンチフィル工程
次に、第１保護トレンチ１４２の内側及び第２保護トレンチ１５２の内側を二酸化ケイ素１６２で埋める（図５（ａ）参照。）。
次に、半導体基板１１０の表面に保護酸化膜ＯＦ２を形成する。次に、素子部１７０に対応する開口を有するマスク（図示せず。）を形成した後、エッチングを行い、ゲートパッド部１８０に対応する保護酸化膜ＯＦ２を残して素子部１７０の保護酸化膜ＯＦ２を除去する（図５（ｂ）参照。）。
（５）ゲートトレンチ構造形成工程
次に、エッチストップ膜ＥＳを形成する。エッチストップ膜ＥＳは例えば、ＳｉＮからなる。次に、ゲートトレンチ１１８に対応する領域に開口を有するマスク（ＳｉＯ２マスク）Ｍ２を形成し、当該マスクＭ２を用いて異方性ドライエッチング法によりエッチストップ膜ＥＳとボディ層１１６をエッチングしてドリフト層１１４に達する深さのゲートトレンチ１１８を形成する（図６（ａ）参照。）。
その後、マスクＭ２とエッチストップ膜ＥＳを除去する。次に、ＣＶＤ法により酸化膜を成膜した後、必要に応じて熱処理することにより、ゲートトレンチ１１８の内周面及び表面に酸化膜ＯＦ３を形成する。なお、ゲートトレンチ１１８の内周面に形成された酸化膜ＯＦ３がゲート絶縁層１２２となる（図６（ｂ）参照。）。なお、ゲート絶縁層１２２の形成にあたっては、熱酸化法とＣＶＤ法を併用することにしてもよく、ゲート絶縁層１２２の形成に好ましく用いられるその他の方法を適用することにしてもよい。
次に、ＣＶＤ法により、ゲート絶縁層１２２を介してゲートトレンチ１１８の内側に低抵抗のポリシリコンを堆積し、パターニングすることにより、ゲート電極層１２４を形成する（図７（ａ）参照。）。
（６）層間絶縁膜の下層部分形成工程
次に、ＣＶＤ法等を用いてＳｉＯ２からなる酸化膜ＯＦ４を素子部１７０の全域に形成する。
次に、ゲート電極層１２４に対応する領域上にマスクＭ３を形成し（図７（ｂ）参照。）、上記した領域以外の領域の酸化膜ＯＦ３及び酸化膜ＯＦ４を異方性エッチングにより除去する。この際に、保護酸化膜ＯＦ２の一部（または全部）も同時に除去することにしてもよい。このことにより、ゲートトレンチ１１８の上方に層間絶縁膜の下層部分１２６’を形成する（図８（ａ）参照。）。
（７）二酸化ケイ素１６２除去工程
次に、層間絶縁膜の下層部分１２６’の上面と露出した側面の全部を包囲しつつ、少なくとも第１保護トレンチ１４２及び第２保護トレンチ１５２に対応する領域が開口されたエッチストップ膜ＥＳ２（図示せず。）を形成し、保護酸化膜ＯＦ２の残部、第１保護トレンチ１４２、及び第２保護トレンチ１５２に埋め込まれていた二酸化ケイ素１６２をバッファードフッ酸で除去する（図８（ｂ）参照。）。その後、エッチストップ膜ＥＳ２を除去する。なお、エッチストップ膜ＥＳ２としては、例えば意図的なドーピングをしていないポリシリコンを使用する。
（８）側壁絶縁層形成工程
次に、第１保護トレンチ１４２及び第２保護トレンチ１５２のそれぞれの内周面に第１側壁絶縁層１５０及び第２側壁絶縁層１６０を形成する。具体的には、酸化膜を素子部１７０及びゲートパッド部１８０の全域に形成した後、異方性エッチングにより第１保護トレンチ１４２の側部以外の領域及び第２保護トレンチ１５２の側部以外の領域の酸化膜を除去して第１側壁絶縁層１５０及び第２側壁絶縁層１６０を形成する（図９（ａ）参照。）。
（９）第１埋込層及び第２埋込層形成工程（埋込層形成工程）
次に、例えばスパッタ法により、素子部１７０及びゲートパッド部１８０の全域にソースコンタクトメタル（図示せず。）を形成する。次に、層間絶縁膜１２６に対応する領域のソースコンタクトメタルを除去する。ソースコンタクトメタルを除去することに代えて、層間絶縁膜１２６に対応する領域に、予めバリアメタルを形成しておくことにしてもよい。次に半導体基板１１０の他方面側（低抵抗半導体層１１２側）にドレインコンタクトメタル（図示せず。）を形成する。その後、例えば１０００℃で熱処理を行って、ソース領域１２０並びにボディコンタクト領域１３２とソースコンタクトメタルとの間、低抵抗半導体層１１２とドレインコンタクトメタルとの間、第１半導体領域１４８とソースコンタクトメタルとの間、及び、第２半導体領域１５８とソースコンタクトメタルとの間でそれぞれオーム性接触を得る。
次に、ＣＶＤ法等により、素子部１７０及びゲートパッド部１８０の全域にポリシリコンを形成して少なくとも第１保護トレンチ１４２の内側及び第２保護トレンチ１５２の内側をポリシリコンで満たす（第１ポリシリコン充填層１４４’及び第２ポリシリコン充填層１５４’、図９（ｂ）参照。）。当該ポリシリコンは、高濃度に不純物をドープすることにより、低抵抗なものにする。次に、当該ポリシリコンをエッチングして第１保護トレンチ１４２の内側以外の領域及び第２保護トレンチ１５２の内側以外の領域のポリシリコンを除去して、第１保護トレンチ１４２の内側にポリシリコンからなる第１埋込層１４４を形成するとともに第２保護トレンチ１５２の内側にポリシリコンからなる第２埋込層１５４を形成する（図１０（ａ）参照。）。このとき、第１保護トレンチ１４２の上面及び第２保護トレンチ１５２の上面はどちらも、半導体基板１１０の表面と概ね面一になるようにするまでポリシリコンを除去する。
（１０）フィールド酸化膜形成工程
次に、半導体基板１１０の表面にフィールド酸化層１３６を形成する（図１０（ｂ）参照。）。このとき、ゲートトレンチ１１８上において、フィールド酸化層１３６と層間絶縁膜の下層部分１２６’とで層間絶縁膜１２６を構成する。
次に、ソース領域１２０が形成されている領域の一部と、ボディコンタクト領域１３２及び第１トレンチ構造１４６が形成されている領域とに開口部を有するマスク（図示せず。）を形成した後、第１埋込層１４４の上面の酸化膜をエッチングして、ソースコンタクトホール及びゲートコンタクトホール（図示せず。）を開口する（図１１（ａ）参照。）。
（１１）ソース電極層、ゲート配線及びドレイン電極層形成工程（電極層・配線形成工程）
次に、素子部１７０及びゲートパッド部１８０の全域に金属層を形成し、当該金属層を素子部１７０とゲートパッド部１８０との間で分断して、ソース電極層１２８及びゲート配線（下層ゲート配線１３８及び上層ゲート配線１４０）を形成する（図１１（ｂ）参照。）。次に、半導体基板１１０の他方面側を覆うようにドレイン電極層１３０を形成する（図１１（ｂ）参照。）。
以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
３．実施形態１に係る半導体装置１００及び実施形態１に係る半導体装置の製造方法の効果
実施形態１に係る半導体装置１００によれば、第２埋込層１５４がソース電極層１２８と電気的に接続されているため、ターンオフ時に、第２保護トレンチ１５２の底部の第２半導体領域１５８に存在する正孔を、抵抗がｐ型半導体層１３４よりも極めて小さい導電体からなる第２埋込層１５４を介してソース電極層１２８に引き抜くことができる（図１３参照。）。従って、従来の半導体装置９００よりも正孔の引き抜きに時間がかからなくて済むため、高速スイッチングが可能となる。
また、実施形態１に係る半導体装置１００によれば、上記構造を有する第２トレンチ構造１５６を有するため、ターンオフ時において、第２保護トレンチ１５２の底部の第２半導体領域１５８とドリフト層１１４との間のｐｎ接合から空乏層が生じることとなる（図１２参照。）。よって、ｐ型半導体層１３４とドリフト層１１４との間のｐｎ接合に対してほとんど電圧がかからないため、当該ｐｎ接合からの空乏層がほとんど生じないから、ターンオフ時に比較的高抵抗のｐ型半導体層１３４を通して引き抜くべき正孔が極めて少ない。したがって、正孔の引き抜きにさらに時間がかからなくて済むため、さらに高速スイッチングが可能となる。また、ｐ型半導体層１３４に流れる正孔電流が少なくなるから、ｐ型半導体層１３４の電位が上昇しにくく、ゲートパッド部が破壊され難い半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、素子部１７０が上記した構造を有する第１トレンチ構造１４６を有することから、ターンオフ時において、隣接する第１保護トレンチ１４２の間に空乏層を広げることが可能となる（図１２参照。）。このため、ゲートトレンチ１１８の底部のゲート絶縁層１２２に電界が集中することを緩和できるようになり、ゲートトレンチ１１８の底部のゲート絶縁層１２２の絶縁破壊が起こり難くなる。その結果、高耐圧の半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、ゲートパッド部１８０が上記した構造を有する第２トレンチ構造１５６を有することから、素子部１７０のｐｎ接合から生じドリフト層１１４に広がる空乏層をゲートパッド部１８０まで広げることが可能となり、素子部１７０とゲートパッド部１８０との境界付近における当該空乏層の曲率（空乏層の曲がりの度合い）を小さくすることが可能となる（図１３参照。）。このため、ゲートトレンチ１１８のうちゲートパッド部１８０に最も近いゲートトレンチにおけるゲート絶縁層１２２に電界が集中し難くなり、絶縁破壊が起こり難くなる。その結果、より一層高耐圧の半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、素子部１７０とゲートパッド部１８０とを高耐圧のワイドギャップ半導体基板１１０に備えるため、より一層高耐圧の半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２の深さは、第１保護トレンチ１４２の深さと等しいため、素子部１７０とゲートパッド部１８０との境界付近における空乏層の曲率（空乏層の曲がりの度合い）を小さくすることが可能となる。その結果、より一層高耐圧の半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２の開口幅は、第１保護トレンチ１４２の開口幅と等しいため、第２保護トレンチ１５２と第１保護トレンチ１４２とを一括して形成する場合でも、第１保護トレンチ１４２と第２保護トレンチ１５２とのエッチング形状及び／又はエッチング速度が大きく異なりにくいため、製造バラつきが生じ難く、これに起因する電気特性のバラツキが生じ難い。
また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２は、平面的に見て素子部１７０が形成されている領域まで延在しているため、第２埋込層１５４とソース電極層１２８とを電気的に接続することが容易となる。
また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２は、平面的に見て素子部１７０が形成されている領域まで延在しているため、ゲートパッド部１８０に、エッチング形状が崩れやすいトレンチの端部を形成しなくても済む。従って、第２保護トレンチを正確に形成することができる。
また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２は、第１保護トレンチ１４２と連続した状態で形成されているため、第２埋込層１５４とソース電極層１２８とを電気的に接続することが容易となるだけでなく、素子部１７０に延在されている部分を第１保護トレンチとして活用できる。
また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２は、第１保護トレンチ１４２と連続した状態で形成されているため、第１保護トレンチの深さと第２保護トレンチの深さがより一層異なりにくいので、電気特性にバラツキがより一層生じ難い半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、第１トレンチ構造１４６は、第１保護トレンチ１４２の少なくとも底部に形成されているｐ型の第１半導体領域１４８をさらに有するとともに、第１埋込層１４４として導電体からなる第１埋込層を有する構造であって、第１保護トレンチ１４２の側部に形成されている第１側壁絶縁層１５０をさらに有し、第１半導体領域１４８として、第１保護トレンチ１４２の底部に形成されている第１半導体領域１４８を有する構造であるため、電気特性にバラツキが生じ難く、かつ、高速スイッチングが可能で、かつ、絶縁破壊し難い高耐圧の半導体装置を実現することができる。
また、実施形態１に係る半導体装置１００によれば、第２保護トレンチ１５２の側部に形成されている第２側壁絶縁層１６０を有するので、第２トレンチ構造１５６とドリフト層１１４との間に流れるリーク電流を抑制することができる。
また、実施形態１に係る半導体装置１００によれば、第１保護トレンチ１４２の側部に形成されている第１側壁絶縁層１５０を有するので、第１トレンチ構造１４６とドリフト層１１４との間に流れるリーク電流を抑制することができる。
また、実施形態１に係る半導体装置１００によれば、素子部１７０は、複数のゲートトレンチ１１８のうち最もゲートパッド部１８０に近いゲートトレンチ１１８よりもゲートパッド部１８０側に第１トレンチ構造１４６と同じ構造の第３トレンチ構造１４７をさらに有するため、ゲートトレンチ１１８のうちゲートパッド部１８０に最も近いゲートトレンチにおけるゲート絶縁層１２２に電界が集中し難くなり、絶縁破壊が起こり難くなる。
また、実施形態１に係る半導体装置１００によれば、ゲートパッド部１８０に存在するｐ型半導体層１３４のうち、少なくともフィールド酸化層１３６を介して下層ゲート配線１３８と対向する部分には、高ドープであるソース領域１２０およびボディコンタクト領域１３２を設けていないので、高ドープ領域が表面荒れしやすいＳｉＣを用いたとしても、フィールド酸化層１３６の耐圧が低下する虞がなく、ゲートパッド部１８０が破壊され難い半導体装置となる。
実施形態１に係る半導体装置の製造方法によれば、上記した特徴を有する、実施形態１に係る半導体装置１００を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、第１保護トレンチ１４２と、第２保護トレンチ１５２とを一括して形成する保護トレンチ形成工程を含むため、第１保護トレンチ１４２及び第２保護トレンチ１５２を形成する工程をそれぞれ別途設ける必要がなく、効率よく実施形態１に係る半導体装置１００を製造することができる。
［実施形態２〜４］
以下、各実施形態においては、実施形態１に係る半導体装置との相違点のみを説明し、実施形態１に係る半導体装置と同様の構成については説明を省略する。
実施形態２〜４に係る半導体装置１００ａ〜１００ｃは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第２トレンチ構造の構成が実施形態１に係る半導体装置１００の場合と異なる。
すなわち、実施形態２に係る半導体装置１００ａにおいては、図１４に示すように、第２トレンチ構造１５６ａにおける第２半導体領域１５８ａが第２保護トレンチ１５２の底部及び側部に形成されている。
また、実施形態３に係る半導体装置１００ｂにおいては、図１５に示すように、第２トレンチ構造１５６ｂが、第２側壁絶縁層を有せず、かつ、第２トレンチ構造１５６ｂにおける第２半導体領域１５８ｂが第２保護トレンチ１５２の底部及び側部に形成されている。
さらにまた、実施形態４に係る半導体装置１００ｃにおいては、図１６に示すように、第２トレンチ構造１５６ｃが、第２側壁絶縁層及び第２半導体領域を有せず、かつ、第２埋込層１５４ｃが、第２保護トレンチ１５２の底部及び側部でドリフト層１１４とショットキー接触を形成する金属層からなる。
実施形態４に係る半導体装置の製造方法は、第２半導体領域形成工程を実施しない。また、埋込層形成工程においては、ゲートパッド部において、第２保護トレンチの底部及び側部でドリフト層とショットキー接触を形成する金属層からなる第２埋込層を形成する。
このように、実施形態２に係る半導体装置１００ａ及び実施形態３に係る半導体装置１００ｂは、第２トレンチ構造の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、第２埋込層１５４がソース電極層１２８と電気的に接続されているため、ターンオフ時に、第２保護トレンチ１５２の少なくとも底部に存在する第２半導体領域１５８ａおよび１５８ｂに存在する正孔を、抵抗がｐ型半導体層１３４よりも極めて小さい導電体からなる第２埋込層１５４を介してソース電極層１２８に引き抜くことができる。従って、従来の半導体装置９００よりも正孔の引き抜きに時間がかからなくて済むため高速スイッチングが可能となる。
また、実施形態４に係る半導体装置１００ｃは、第２トレンチ構造の構成が実施形態１に係る半導体装置１００の場合とは異なるが、第２埋込層１５４が、ソース電極層１２８と電気的に接続され、第２保護トレンチ１５２の底部及び側部でドリフト層１１４とショットキー接触を形成する金属層であるので、ターンオフ時に、ショットキーダイオードと同様に、ドリフト層１１４が空乏化するのに見合った電荷量を高速に引き抜くことができるので、高速スイッチングが可能となる。
さらにまた、実施形態２〜４に係る半導体装置１００ａ〜１００ｃによれば、それぞれ上記構造を有する第２トレンチ構造を有するため、ターンオフ時において、第２保護トレンチの底部のｐｎ接合、またはショットキー金属とドリフト層１１４との間のショットキー接合から、空乏層が生じることとなる。よって、ｐ型半導体層１３４とドリフト層１１４との間のｐｎ接合に対してほとんど電圧がかからないため、当該ｐｎ接合からの空乏層がほとんど生じないから、ターンオフ時に比較的高抵抗のｐ型半導体層１３４を通して引き抜くべき正孔が極めて少ない。したがって、正孔の引き抜きにさらに時間がかからなくて済むため、さらに高速スイッチングが可能となる。また、ｐ型半導体層１３４に流れる正孔電流が少なくなるから、ｐ型半導体層１３４の電位が上昇しにくく、ゲートパッド部が破壊され難い半導体装置となる。
なお、実施形態２〜４に係る半導体装置１００ａ〜１００ｃにおいては、第１トレンチ構造の構成を第２トレンチ構造の構成と同じ構成にしてもよい。このような構成とすることにより、第１トレンチ構造と第２トレンチ構造とを一括して形成することができる。
なお、実施形態２〜４に係る半導体装置１００ａ〜１００ｃは、第２トレンチ構造の構成以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態及び図面において記載した各構成要素の個数、材質及び形状は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、第１保護トレンチ１４２と第２保護トレンチ１５２とが連続した１本の直線状のトレンチを形成したが、本発明はこれに限定されるものではない。例えば、素子部において１本の第１保護トレンチから複数本（図１７では３本）の第２保護トレンチに分岐させたトレンチを形成してもよいし（変形例１に係る半導体装置１００ｄ、図１７参照。）、ゲートパッド部１８０において（第２保護トレンチが）蛇行する形状のトレンチを形成してもよいし（変形例２に係る半導体装置１００ｅ、図１８参照。）、第２保護トレンチの端部同士を接続して見かけ上１本になるようなトレンチを形成してもよい（変形例３に係る半導体装置１００ｆ、図１９参照。）。また、当該直線状のトレンチ同士の間に別の第２保護トレンチを形成してもよい（変形例４に係る半導体装置１００ｇ、図２０参照。）。さらにまた、第２保護トレンチと上記別の第２保護トレンチの端部同士を接続して見かけ上１本になるようなトレンチを形成してもよい（変形例５に係る半導体装置１００ｈ、図２１参照。）。
（３）上記各実施形態においては、半導体装置としてＭＯＳＦＥＴを用いたが、本発明はこれに限定されるものではない。例えば、半導体装置として、ＩＧＢＴ、サイリスタ等適宜の半導体装置を用いることができる。
（４）上記各実施形態においては、第２トレンチ構造１５６の構成が、第１トレンチ構造１４６の構成と同じであるとしたが、別々でもよい。また、第３トレンチ構造１４７の構成が、第１トレンチ構造１４６の構成と同じであるとしたが、別々でもよい。
（５）上記各実施形態において、素子部は、第３トレンチ構造１４７を有することとしたが、本発明はこれに限定されるものではない。素子部は、第３トレンチ構造１４７を有しないこととしてもよい。
（６）上記実施形態１及び２においては、第１保護トレンチ及び第２保護トレンチの内周面に熱酸化膜を形成した後に当該熱酸化膜を除去して第１半導体領域及び第２半導体領域を形成したが、本発明はこれに限定されるものではない。例えば、マスクを形成することによって第１保護トレンチ及び第２保護トレンチのそれぞれの側部に不純物が導入されることを防ぎ、第１半導体領域及び第２半導体領域を形成してもよい。
（７）上記各実施形態においては、第１保護トレンチ及び第２保護トレンチは同一工程で形成したが、本発明はこれに限定されるものではない。第２保護トレンチを形成した後に第１保護トレンチを形成してもよいし、第１保護トレンチを形成した後に第２保護トレンチを形成してもよい。
（８）上記各実施形態においては、ソース領域１２０及びボディコンタクト領域１３２の活性化アニール処理と第１半導体領域１４８及び第２半導体領域１５８の活性化アニール処理とを別々に行ったが、本発明はこれに限定されるものではない。ソース領域１２０及びボディコンタクト領域１３２の活性化アニール処理と、第１半導体領域１４８及び第２半導体領域１５８の活性化アニール処理とを同時に行ってもよい。
（９）上記各実施形態においては、４Ｈ−ＳｉＣ半導体基板のうちドリフト層１１４を成膜する側の面を（０００１）Ｓｉ面側の面としたが、本発明はこれに限定されるものではない。４Ｈ−ＳｉＣ半導体基板のうちドリフト層１１４を成膜する側の面が（０００−１）Ｃ面側の面としてもよい。
（１０）上記各実施形態においては、ボディ層１１６及びｐ型半導体層１３４をエピタキシャル成長法によって形成したが、本発明はこれに限定されるものではない。ボディ層１１６及びｐ型半導体層１３４をイオン注入法によって形成してもよい。
（１１）上記実施形態１〜３においては、第２埋込層を構成する導電体としてポリシリコンを用いたが、本発明はこれに限定されるものではない。例えば、ＳｉＮ等を主成分として水素を含有する非金属導電体でもよいし、金属でもよい。
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ…半導体装置、１１０…半導体基体、１１２…低抵抗半導体層、１１４…ドリフト層、１１６…ボディ層、１１８…ゲートトレンチ、１２０…ソース領域、１２２…ゲート絶縁層、１２４…ゲート電極層、１２６…層間絶縁膜、１２６’…層間絶縁膜の下層部分、１２８…ソース電極層、１３０…ドレイン電極層、１３２…ボディコンタクト領域、１３４…ｐ型半導体層、１３６…フィールド酸化層、１３８…下層ゲート配線、１４０…上層ゲート配線、１４２…第１保護トレンチ、１４４…第１埋込層、１４６…第１トレンチ構造、１４７…第３トレンチ構造、１４８…第１半導体領域、１５０…第１側壁絶縁層、１５２…第２保護トレンチ、１５４，１５４ｃ…第２埋込層、１５６，１５６ａ，１５６ｂ，１５６ｃ…第２トレンチ構造、１５８，１５８ａ…第２半導体領域、１６０……第２側壁絶縁層、ＥＳ…エッチストップ膜、ＯＦ１…熱酸化膜、ＯＦ２…保護酸化膜，ＯＦ３…酸化膜、ＯＦ４…酸化膜

Claims (13)

  1. 第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ボディ層内に配置され少なくとも一部を前記ゲートトレンチの内周面に露出させた状態で形成されている前記第１導電型のソース領域、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層及び前記ゲート電極層とは絶縁され前記ソース領域と接した状態で形成されているソース電極層を有する素子部と、
    前記第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層、前記第２導電型半導体層上に形成されている絶縁層、前記絶縁層上に形成されているゲート配線を有するゲートパッド部と、を同一のワイドギャップ半導体基板に備える半導体装置であって、
    前記素子部は、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成されている複数の第１保護トレンチと、前記各第１保護トレンチのそれぞれの内側に形成されている第１埋込層とを有する第１トレンチ構造をさらに有し、
    前記ゲートパッド部は、前記第２導電型半導体層を開口し前記ゲートトレンチよりも深く形成されている複数の第２保護トレンチと、前記各第２保護トレンチのそれぞれの内側に形成されている第２埋込層とを有する第２トレンチ構造をさらに有し、
    前記第２トレンチ構造は、
    前記第２保護トレンチの少なくとも底部に形成されている前記第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造、又は、
    前記第２埋込層として前記第２保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなる第２埋込層を有する構造のいずれかであり、
    前記第２埋込層は、前記ソース電極層と電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２保護トレンチの深さは、前記第１保護トレンチの深さと等しいことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２保護トレンチの開口幅は、前記第１保護トレンチの開口幅と等しいことを特徴とする半導体装置。
  4. 請求項１〜３のいずれかに記載の半導体装置において、
    前記第２保護トレンチは、平面的に見て前記素子部が形成されている領域まで延在していることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第２保護トレンチは、前記第１保護トレンチと連続した状態で形成されていることを特徴とする半導体装置。
  6. 請求項１〜５のいずれかに記載の半導体装置において、
    前記第２トレンチ構造は、前記第２保護トレンチの少なくとも底部に形成されている第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造であって、
    前記第２保護トレンチの側部に形成されている第２側壁絶縁層をさらに有し、前記第２半導体領域として、前記第２保護トレンチの底部に形成されている第２半導体領域を有する構造であることを特徴とする半導体装置。
  7. 請求項１〜５のいずれかに記載の半導体装置において、
    前記第２トレンチ構造は、前記第２保護トレンチの少なくとも底部に形成されている第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造であって、
    前記第２保護トレンチの側部に形成されている第２側壁絶縁層をさらに有し、前記第２半導体領域として、前記第２保護トレンチの底部及び側部に形成されている第２半導体領域を有する構造であることを特徴とする半導体装置。
  8. 請求項１〜５のいずれかに記載の半導体装置において、
    前記第２トレンチ構造は、前記第２保護トレンチの少なくとも底部に形成されている第２導電型の第２半導体領域をさらに有するとともに、前記第２埋込層として導電体からなる第２埋込層を有する構造であって、
    前記第２半導体領域として、前記第２保護トレンチの底部及び側部に形成されている第２半導体領域を有する構造であることを特徴とする半導体装置。
  9. 請求項１〜８のいずれかに記載の半導体装置において、
    前記第１埋込層は、前記ソース電極層と電気的に接続されていることを特徴とする半導体装置。
  10. 請求項１〜９のいずれかに記載の半導体装置において、
    前記素子部は、前記複数のゲートトレンチのうち最も前記ゲートパッド部に近いゲートトレンチよりも前記ゲートパッド部側に前記第１トレンチ構造と同じ構造の第３トレンチ構造をさらに有することを特徴とする半導体装置。
  11. 請求項１〜１０のいずれかに記載の半導体装置において、
    前記第１トレンチ構造は、
    前記第１保護トレンチの少なくとも底部に形成されている第２導電型の第１半導体領域をさらに有するとともに、前記第１埋込層として導電体からなる第１埋込層を有する構造、又は、
    前記第１埋込層として前記第１保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなる第１埋込層を有する構造のいずれかであることを特徴とする半導体装置。
  12. 請求項１〜１１のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層内に形成されている前記第１導電型のソース領域を有する素子部と、第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層を有するゲートパッド部とを備える同一のワイドギャップ半導体基板を準備するワイドギャップ半導体基板準備工程と、
    前記素子部において、前記ボディ層の所定の領域を開口して形成されている複数の第１保護トレンチと、前記ゲートパッド部において、前記第２導電型半導体層の所定の領域を開口して形成されている複数の第２保護トレンチとを一括して形成する保護トレンチ形成工程と、
    前記第２保護トレンチの少なくとも底部に第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
    前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層を形成するゲートトレンチ構造形成工程と、
    前記素子部において、前記各第１保護トレンチのそれぞれの内側に第１埋込層を形成し、かつ、前記ゲートパッド部において、前記各第２保護トレンチのそれぞれの内側に導電体からなる第２埋込層を形成する埋込層形成工程と
    前記素子部において、前記ゲート電極層とは絶縁され前記ソース領域と接した状態でソース電極層を形成し、かつ、前記ゲートパッド部において、前記第２導電型半導体層上に絶縁層を形成し前記絶縁層上にゲート配線を形成する電極層・配線形成工程とをこの順序で含み、
    前記第２埋込層は、前記ソース電極層と電気的に接続されていることを特徴とする半導体装置の製造方法。
  13. 請求項１〜１１のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
    第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層内に形成されている前記第１導電型のソース領域を有する素子部と、第１導電型のドリフト層、前記ドリフト層上に位置する前記第２導電型の第２導電型半導体層を有するゲートパッド部とを備える同一のワイドギャップ半導体基板を準備するワイドギャップ半導体基板準備工程と、
    前記素子部において、前記ボディ層の所定の領域を開口して形成されている複数の第１保護トレンチと、前記ゲートパッド部において、前記第２導電型半導体層の所定の領域を開口して形成されている複数の第２保護トレンチとを一括して形成する保護トレンチ形成工程と、
    前記ボディ層を開口し前記ドリフト層に達するように形成されているゲートトレンチ、前記ゲートトレンチの内周面に形成されているゲート絶縁層、前記ゲート絶縁層を介して前記ゲートトレンチの内側に形成されているゲート電極層を形成するゲートトレンチ構造形成工程と、
    前記素子部において、前記各第１保護トレンチのそれぞれの内側に第１埋込層を形成し、かつ、前記ゲートパッド部において、前記第２保護トレンチの底部及び側部で前記ドリフト層とショットキー接触を形成する金属層からなる第２埋込層を形成する埋込層形成工程と
    前記素子部において、前記ゲート電極層とは絶縁され前記ソース領域と接した状態でソース電極層を形成し、かつ、前記ゲートパッド部において、前記第２導電型半導体層上に絶縁層を形成し前記絶縁層上にゲート配線を形成する電極層・配線形成工程とをこの順序で含み、
    前記第２埋込層は、前記ソース電極層と電気的に接続されていることを特徴とする半導体装置の製造方法。
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