TWI580035B - A semiconductor device, and a method of manufacturing a semiconductor device - Google Patents

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TWI580035B
TWI580035B TW104140866A TW104140866A TWI580035B TW I580035 B TWI580035 B TW I580035B TW 104140866 A TW104140866 A TW 104140866A TW 104140866 A TW104140866 A TW 104140866A TW I580035 B TWI580035 B TW I580035B
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Tetsuto Inoue
Akihiko Sugai
Shunichi Nakamura
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Shindengen Electric Manufacturing Co Ltd
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Description

半導體裝置以及半導體裝置的製造方法
本發明涉及一種半導體裝置以及半導體裝置的製造方法。
已知一種在閘極基座部分具有耐壓結構的半導體裝置(例如，參考專利文獻一)。
如圖22的平面圖所示，以往的半導體裝置900是在同一塊半導體基片910上配置元件部分970和閘極基座部分980。半導體基片910例如可以認為是由矽構成。半導體裝置900的耐壓為60~300v。
如圖23的剖面圖所示，元件部分970具有：n型低電阻半導體層912，位於低電阻半導體層912上的n型漂移層914，位於漂移層914上的p型殼體層916，殼體層916開口，為了到達漂移層914而形成的閘極溝道918，配置在殼體層916內，使至少一部分露出在閘極溝道918的內周面的狀態下，形成的n型的源極區域920，在閘極溝道918的內周面形成的閘極絕緣層922，經由閘極絕緣層922，在閘極溝道918的內側形成的閘極電極層924以及與閘極電極層924絕緣，在與源極區域920接觸的狀態下，形成的源極電極層928，此外，元件部分970具有：殼體層916和漂移層914開口，為了到達低電阻半導體層912而形成的源極溝道960，在源極溝道960的內周面形成的絕緣層962，經由絕緣層962，在源極溝道960的內側形成的與源極電極層928連接的多晶矽層964。
閘極基座部分的剖面圖如圖24所示。很多構成要素與圖22相同，但是，取代源極電極層928，設置了閘極電極配線966，閘極溝道918的寬度 要比元件部分970寬，閘極電極層924與閘極電極配線966連接。另一方面，由於場效氧化膜968的存在，源極區域920和多晶矽層964跟閘極電極配線966絕緣。此外，閘極基座部分在實際的半導體裝置中，因為引線接合等，要與裝置外部連接，所以，至少需要幾百微米左右的尺寸。
根據以往的半導體裝置900，在關閉狀態下，延伸到漂移層914的耗盡層不僅從殼體層916向低電阻半導體層912延伸，而且，與絕緣層962對向的多晶矽層964保持著源極電位，因此，耗盡層在鄰接源極溝道960之間狹窄地延伸，由於這個作用，即使同樣的耐壓，也能夠比原來提高漂移層914的濃度，能夠降低開通狀態時的電阻(通態電阻)。
另一方面，作為既能達到耐壓強度高，又能降低通態電阻的方法，作為半導體材料，取代矽，也可以採用碳化矽等的寬隙半導體。
專利文獻
[專利文獻一]特開2013-521660號公報
但是，想要把以往的半導體裝置900適用於寬隙半導體，實現比矽更高耐壓強度的元件，例如耐壓為600~3000v的元件時，會產生下列課題。也就是說，在以往的半導體裝置900中，多晶矽層964保持著源極電位，另一方面，低電阻半導體層912保持著汲極電位，因此，在源極溝道960的底部，所述電位差的相應電場就會外加到絕緣層962。採用寬隙半導體材料，耐壓比如達到10倍時，而絕緣層962仍舊保持著矽材料時的厚度的話，10倍的電場就會外加到絕緣層962，這樣，在漂移層914被絕緣擊穿之前，絕緣層962首先就被絕緣擊穿了，因此，無法實現高的耐壓強度。
可是，在關閉時，漂移層914耗盡化時，必須從鄰接漂移層914的殼體層916的部分和鄰接絕緣層962的多晶矽層964部分把漂移層914存在的 與電子的電荷量的絕對值等量的正電荷吸引過來。這時，殼體層916和多晶矽層964應該吸引的電荷量與漂移層914之間產生的靜電電容成比例。
多晶矽層964能夠製作低電阻的東西，不會成為大的問題，但是，就殼體層916而言，所述空穴的吸引就未必容易。在元件部分970，因為源極區域920的一部分作為p型殼體接觸區域與源極電極層928電氣連接，所以比較容易實現，在閘極基座部分980，因為取代源極電極層928，存在著閘極電極配線966，所以，不能夠用同樣的方法。如果是以往的半導體裝置900的話，對於殼體層916中的閘極基座部分980，就要把在p型區域的眾多載流子空穴吸引到元件部分970。在這裡，因為空穴移動度小(如4H-SiC，是電子的七分之一左右)，所以殼體層916容易電阻變高。另外，由於源極溝道960，殼體層916被割裂，因此，空穴只能吸引到源極溝道960的延伸方向(圖22的左右方向)，從閘極基座的中心部看的話，至少需要牽引幾百微米，這樣，電阻進一步變高。由於存在所述這些因素，因此，空穴吸引的時間變長，導致開關速度變慢。
另外，由於這時的空穴電流，殼體層916的一部分電位上升，由連接漂移層914，殼體層916以及源極電極層928的源極區域920產生的寄生雙極性電晶體開通，過大電流通過，在閘極基座部分的元件有被擊穿的危險。如果在閘極基座部分980不設置源極區域920的話，或者，源極區域920不連接源極電極層928的話，雖然不用擔心所述寄生雙極性電晶體的開通，但是，這時，殼體層916的一部分電位上升時，這次場效氧化膜968就會被外加過高的電壓，場效氧化膜968有被絕緣擊穿的危險。
適用寬隙半導體時，為了防止絕緣層962的絕緣擊穿，可以考慮把絕緣層962大幅度加厚，如加厚10倍。可是，這樣做的話，會導致在多晶矽層964和漂移層914之間產生的靜電電容大幅度降低，這樣，應該從漂移層 914吸引的空穴大幅度增加，所述的開關速度下降；以及在閘極基座部分980，由於寄生雙極性作用產生的元件擊穿，或者，場效氧化膜968的絕緣擊穿的危險，一系列的課題將會變得更加嚴重。
此外，作為寬隙半導體，採用SiC時，一般使用離子注入，這是為了平面看有選擇的形成導入雜質的區域，但是，因為高摻雜的離子注入區域容易造成表面粗糙，所以，如果源極區域920以及所述殼體接觸區域這樣的高摻雜區域配置在經由場效氧化膜968，與閘極電極配線966對向的部位的話，有時會降低場效氧化膜968的耐壓強度。
本發明是為了解決所述問題而製作的產品，目的是提供一種耐壓強度高，電氣特性難以產生偏差，並且，高速開關成為可能，閘極基座部分難以擊穿的半導體裝置。
為了解決所述課題，本發明的發明者們經過反復銳意研究，獲得了如下的成果。在元件部分形成多個第1溝道結構，同時，在閘極基座部分形成多個第2溝道結構，這樣，就成為耐壓強度高，並且電氣特性難以產生偏差的半導體裝置。其中，第2溝道結構具有：在第2保護溝道的底部形成的第2半導體區域，以及由導電體構成的第2埋置層，或者，由金屬層構成的第2埋置層的任意一項。至此，找到了高速開關成為可能，並且閘極基座部分難以擊穿的半導體裝置，從而完成了本發明。
[1]本發明的半導體裝置包括：元件部分，所述元件部分具有：第1導電型的漂移層，位於所述漂移層上面的與第1導電型相反的第2導電型的殼體層，所述殼體層開口，為了到達所述漂移層，形成的閘極溝道；配置在所述殼體層內，使至少一部分露出在所述閘極溝道的內周面的狀態下，形成的所述第1導電型的源極區域，在所述閘極溝道的內周面形成的閘極絕緣層，經由所述閘極絕緣層，在所述閘極絕緣層的內側形成的閘極電 極層以及與所述閘極電極層絕緣，在與所述源極區域接觸的狀態下，形成的源極電極層，閘極基座部分，所述閘極基座部分具有：所述第1導電型的漂移層，位於所述漂移層上面的所述第2導電型的第2導電型半導體層，在所述第2導電型半導體層上面形成的絕緣層，在所述絕緣層上面形成的閘極配線，所述元件部分和所述閘極基座部分共同配置在同一寬隙半導體基片上，其特徵在於：其中，所述元件部分還具有第1溝道結構，該第1溝道結構具有：在鄰接所述閘極溝道之間的區域，所述殼體層開口，形成比所述閘極溝道深的多個第1保護溝道，以及在所述各個第1保護溝道的各自內側形成的第1埋置層，所述閘極基座部分還具有第2溝道結構，該第2溝道結構具有：所述第2導電型半導體層開口，形成比所述閘極溝道深的多個第2保護溝道，以及在所述各個第2保護溝道的各自內側形成的第2埋置層，所述第2溝道結構還具有：在所述第2保護溝道的至少是底部形成的所述第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，或者，在所述第2保護溝道的底部以及側部，由形成所述漂移層和肖特基接觸的金屬層構成的第2埋置層的任意一項，所述第2埋置層與所述源極電極層處於電氣連接。
另外，本說明書中，在「多個的保護溝道」中，第1保護溝道不僅各自分離形成多個，而且，也包括鄰接第1保護溝道之間的端部相互連接，看上去成為一個第1保護溝道。在本說明書中，第2保護溝道不僅各自分離形成多個，而且，也包括鄰接的第2保護溝道之間的端部相互連接，看上去成為一個第2保護溝道。
[2]在本發明的半導體裝置中，所述第2保護溝道的深度與所述第1保護溝道的深度相同是理想的。
[3]在本發明的半導體裝置中，所述第2保護溝道的開口寬度與所述第1保護溝道的開口寬度相同是理想的。
[4]在本發明的半導體裝置中，所述第2保護溝道一直延伸至俯視所述元件部分形成的區域是理想的。
[5]在本發明的半導體裝置中，所述第2保護溝道是在與所述第1保護溝道連續的狀態下形成是理想的。
[6]在本發明的半導體裝置中，所述第2溝道結構還具有在所述第2保護溝道的至少是底部形成的第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，所述第2溝道結構還具有在所述第2保護溝道的側部形成的第2側壁絕緣層，以及在所述第2保護溝道的底部形成的第2半導體區域是理想的。
[7]在本發明的半導體裝置中，所述第2溝道結構還具有在所述第2保護溝道的至少是底部形成的第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，所述第2溝道結構還具有在所述第2保護溝道的側部形成的第2側壁絕緣層，以及在所述第2保護溝道的底部以及側部形成的第2半導體區域是理想的。
[8]在本發明的半導體裝置中，所述第2溝道結構還具有在所述第2保護溝道的至少是底部形成的第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，所述第2溝道結構具有在所述第2保護溝道的底部以及側部形成的第2半導體區域是理想的。
[9]在本發明的半導體裝置中，所述第1埋置層與所述源極電極層處於電氣連接是理想的。
[10]在本發明的半導體裝置中，所述元件部分還具有：在所述多個閘極溝道中，從最靠近所述閘極基座部分的閘極溝道數起，位於所述閘極基座部分一側的與第1溝道結構相同結構的第3溝道結構是理想的。
[11]在本發明的半導體裝置中，所述第1溝道結構還具有在所述第1保護溝道的至少是底部形成的第2導電型的第1半導體區域，以及由導電體構成的第1埋置層，或者，在所述第1保護溝道的底部以及側部，由形成所述漂移層和肖特基接觸的金屬層構成的第1埋置層的任意一項是理想的。
[12]本發明的半導體裝置的製造方法是為了製造所述[1]~[11]任意一項所述的半導體裝置的製造方法，其特徵在於：依次包括寬隙半導體基片準備工序，所述寬隙半導體基片準備工序是準備元件部分和閘極基座部分共同配置在同一寬隙半導體基片，所述元件部分具有：第1導電型的漂移層，位於所述漂移層上面的與第1導電型相反的第2導電型的殼體層，在所述殼體層內形成的所述第1導電型的源極區域，所述閘極基座部分具有：第1導電型的漂移層，位於所述漂移層上面的所述第2導電型的第2導電型半導體層；保護溝道形成工序，所述保護溝道形成工序是一次性形成：在所述元件部分，所述殼體層規定的區域開口後形成的多個第1保護溝道；以及在所述閘極基座部分，所述第2導電型半導體層規定的區域開口後形成的多個第2保護溝道；第2半導體區域形成工序，所述第2半導體區域形成工序是形成：在所述第2保護溝道的至少是底部形成第2導電型的第2半導體區域；閘極溝道結構形成工序，所述閘極溝道結構形成工序是形成：所述殼體層開口，為了到達所述漂移層，形成的閘極溝道，以及在所述閘極溝道的內周面形成閘極絕緣層，以及經由所述閘極絕緣層，在閘極溝道的內側形成閘極電極層；埋置層形成工序，所述埋置層形成工序是形成：在所述元件部分，所述各個第1保護溝道的各自內側形成第1埋置層，以及在所述閘極基座部分，所述各個第2保護溝道的各自內側形成由導電體構成的第2埋置層，以及電極層和配線形成工序，所述電極層和配線形成工序是形成：在所述元件部分，與閘極電極層絕緣，在與所述源極區域接觸的狀態下，形 成源極電極層，在所述閘極基座部分，在所述第2導電型半導體層上面形成絕緣層，在所述絕緣層上面形成閘極配線，其中，所述第2埋置層與所述源極電極層處於電氣連接。
[13]本發明的半導體裝置的製造方法是為了製造所述[1]~[11]任意一項所述的半導體裝置的製造方法，其特徵在於：依次包括寬隙半導體基片準備工序，所述寬隙半導體基片準備工序是準備元件部分和閘極基座部分共同配置在同一寬隙半導體基片，所述元件部分具有：第1導電型的漂移層，位於所述漂移層上面的與第1導電型相反的第2導電型的殼體層，在所述殼體層內形成的所述第1導電型的源極區域，所述閘極基座部分具有：第1導電型的漂移層，位於所述漂移層上面的所述第2導電型的第2導電型半導體層；保護溝道形成工序，所述保護溝道形成工序是一次性形成：在所述元件部分，所述殼體層規定的區域開口後形成的多個第1保護溝道；以及在所述閘極基座部分，所述第2導電型半導體層規定的區域開口後形成的多個第2保護溝道；閘極溝道結構形成工序，所述閘極溝道結構形成工序是形成：所述殼體層開口，為了到達所述漂移層，形成的閘極溝道，以及在所述閘極溝道的內周面形成閘極絕緣層；以及經由所述閘極絕緣層，在閘極溝道的內側形成閘極電極層；埋置層形成工序，所述埋置層形成工序是形成：在所述元件部分，所述各個第1保護溝道的各自內側形成第1埋置層；以及在所述閘極基座部分，所述第2保護溝道的底部和側部形成由所述漂移層和肖特基接觸構成的金屬層的第2埋置層；以及電極層和配線形成工序，所述電極層和配線形成工序是形成：在所述元件部分，與閘極電極層絕緣，在與所述源極區域接觸的狀態下，形成源極電極層；在所述閘極基座部分，在所述第2導電型半導體層上面形成絕緣層，在所述絕緣層上面形成閘極配線，其中，所述第2埋置層與所述源極電極層處於電氣連接。
根據本發明的半導體裝置，在第2保護溝道的至少是底部形成第2導電型的第2半導體區域，第2埋置層是由導電體構成的，能夠通過低電阻的第2埋置層來吸引第2半導體區域的空穴(或電子)。在第2保護溝道的底部和側部形成由漂移層和肖特基接觸構成的金屬層的第2埋置層，因為金屬層是低電阻的，所以，能夠通過低電阻的第2埋置層來吸引電荷，無論哪種情況，因為關閉時作為整體來講，能夠降低對應該吸引電荷的有效電阻，所以，吸引空穴(或電子)的時間要比以往的半導體裝置短，從而成為高速開關的半導體裝置。
根據本發明的半導體裝置，因為閘極基座部分具有所述結構的第2溝道結構，所以，關閉時，耗盡層能夠擴展到鄰接的第2保護溝道，為此，由於第2溝道結構，汲極側的高電壓的極小一部分外加在閘極基座部分殼體層(第2導電型半導體層)，應該吸引的空穴(或電子)很少。這同大幅度降低閘極基座部分殼體層與漂移層之間的靜電電容是等效的，因此，關閉時作為整體來講，能夠進一步降低對應該吸引電荷的有效電阻，所以，吸引空穴(或電子)的時間要比以往的半導體裝置更短，從而成為更加高速開關的半導體裝置。另外，關閉時，流向閘極基座部分殼體層的空穴電流(或電子電流)變少，閘極基座部分殼體層的電位難以上升。因此，能夠防止下列情況的發生：由於閘極基座部分寄生電晶體開通後產生過大電流，導致元件被擊穿，或者，由於過大電壓外加在場效氧化膜，導致場效氧化膜被擊穿，從而成為閘極基座部分難以擊穿的半導體裝置。
此外，根據本發明的半導體裝置，因為元件部分具有所述結構的第1溝道結構，所以，關閉時，耗盡層能夠擴展到鄰接的第1保護溝道，為 此，能夠緩解電場集中在閘極溝道底部的閘極絕緣層的現象，閘極溝道底部的閘極絕緣層的絕緣擊穿難以發生，從而成為耐壓強度高的半導體裝置。此外，根據本發明的半導體裝置，因為閘極基座部分具有所述結構的第2溝道結構，所以，從元件部分pn結產生的擴展到漂移層的耗盡層能夠擴展到閘極基座部分，為此，能夠把處於元件部分和閘極基座部分邊界旁邊的該耗盡層的曲率(耗盡層的彎曲程度)做小。為此，電場難以集中在最靠近閘極基座部分的閘極溝道的閘極絕緣層，難以發生絕緣擊穿，從而成為耐壓強度更高的半導體裝置。
此外，根據本發明的半導體裝置，元件部分和閘極基座部配置在耐壓強度高的寬隙半導體基片上，從而成為耐壓強度更高的半導體裝置。此外，根據本發明的半導體裝置，因為第1保護溝道和第2保護溝道的寬度能夠做到一樣，所以，在同時形成第1保護溝道和第2保護溝道時，第1保護溝道和第2保護溝道的深度難以有差異，從而成為電氣特性難以產生偏差的半導體裝置。
此外，根據本發明的半導體裝置，因為第2保護溝道與第1保護溝道在連續的狀態下形成的，所以，第1保護溝道和第2保護溝道的深度更加難以有差異，從而成為電氣特性更加難以產生偏差的半導體裝置。
根據本發明的半導體裝置的製造方法，就能夠製造具有所述特徵的本發明的半導體裝置。
此外，根據本發明的半導體裝置的製造方法，因為包含有第1保護溝道和第2保護溝道一次性形成的保護溝道形成工序，所以，沒有必要分別另行單獨設置第1保護溝道和第2保護溝道形成工序，從而能夠高效地製造本發明的半導體裝置。
100，100a，100b，100c，100d，100e，100f，100g，100h‧‧‧半導體裝置
110‧‧‧半導體基片
112‧‧‧低電阻半導體層
114‧‧‧漂移層
116‧‧‧殼體層
118‧‧‧閘極溝道
120‧‧‧源極區域
122‧‧‧閘極絕緣層
124‧‧‧閘極電極層
126‧‧‧層間絕緣膜
126’‧‧‧層間絕緣膜的下層部分
128‧‧‧源極電極層
130‧‧‧汲極電極層
132‧‧‧殼體接觸區域
134‧‧‧p型半導體層
136‧‧‧場效氧化層
138‧‧‧下層閘極配線
140‧‧‧上層閘極配線
142‧‧‧第1保護溝道
144‧‧‧第1埋置層
146‧‧‧第1溝道結構
147‧‧‧第3溝道結構
148‧‧‧第1半導體區域
148’‧‧‧已活性化的區域
148”‧‧‧已導入p型雜質的區域
150‧‧‧第1側壁絕緣層
152‧‧‧第2保護溝道
154、154c‧‧‧第2埋置層
154’‧‧‧第2多晶矽充填層
156、156a、156b、156c‧‧‧第2溝道結構
158、158a‧‧‧第2半導體區域
158’‧‧‧已活性化的區域
158”‧‧‧已導入p型雜質的區域
160‧‧‧第2側壁絕緣層
170‧‧‧元件部分
180‧‧‧閘極基座部分
900‧‧‧半導體裝置
912‧‧‧低電阻半導體層
914‧‧‧漂移層
916‧‧‧殼體層
918‧‧‧閘極溝道
920‧‧‧源極區域
922‧‧‧閘極絕緣層
924‧‧‧閘極電極層
928‧‧‧源極電極層
960‧‧‧源極溝道
962‧‧‧絕緣層
964‧‧‧多晶矽層
966‧‧‧閘極電極配線
968‧‧‧場效氧化膜
970‧‧‧元件部分
980‧‧‧閘極基座部分
ES‧‧‧蝕刻阻擋膜
OF1‧‧‧熱氧化膜
OF2‧‧‧保護氧化膜
OF3‧‧‧氧化膜
OF4‧‧‧氧化膜
M1‧‧‧掩模
M2‧‧‧掩模
M3‧‧‧掩模
H‧‧‧空穴
圖1為說明實施方式一涉及的半導體裝置100的示意圖。
圖1(a)為半導體裝置100的平面圖，圖1(b)為圖1(a)中的A-A剖面圖。另外，在圖1(a)中，為了容易說明，標上了閘極溝道118，第1保護溝道142(第1埋置層144)以及第2保護溝道152(第2埋置層154)(圖17~圖21也相同)。此外，在圖1(b)中，符號126展示層間絕緣膜。
圖2為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖3為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖4為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖5為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖6為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖7為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖8為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖9為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖10為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖11為實施方式一涉及的半導體裝置的製造方法的示意圖。
圖12關閉時的實施方式一涉及的半導體裝置100的耗盡層的示意圖。
在圖12中，虛線表示關閉時，擴展到漂移層114的耗盡層。
圖13為關閉時的實施方式一涉及的半導體裝置100的空穴H吸引的示意圖。
圖13(a)為說明圖1虛線C圍起來區域的空穴H吸引的放大圖，圖13(b)為關閉時的圖1(a)的B-B剖面圖。
圖14為說明實施方式二涉及的半導體裝置100a的示意圖。
圖15為說明實施方式三涉及的半導體裝置100b的示意圖。
圖16為說明實施方式四涉及的半導體裝置100c的示意圖。
圖17為說明變形例1涉及的半導體裝置100d的示意圖。
圖18為說明變形例2涉及的半導體裝置100e的示意圖。
圖19為說明變形例3涉及的半導體裝置100f的示意圖。
圖20為說明變形例4涉及的半導體裝置100g的示意圖。
圖21為說明變形例5涉及的半導體裝置100h的示意圖。
圖22為說明以往的半導體裝置900的示意圖。
圖23為說明以往的半導體裝置900的剖面圖(元件部分970的剖面圖)。
圖23為圖22的D-D剖面圖。
圖24為說明以往的半導體裝置900的剖面圖(閘極基座部分980的剖面圖)。
圖24為圖22的E-E剖面圖。
下面，就本發明的半導體裝置以及半導體裝置的製造方法，按照附圖所示的實施方式進行說明。此外，在下列的實施方式中，為了使說明簡便，省略了部分的圖示和說明。
實施方式一
1.實施方式一涉及的半導體裝置100的構成
首先，說明實施方式一涉及的半導體裝置的構成。實施方式一涉及的半導體裝置的構成如圖1所示，元件部分170和閘極基座部分180共同配置在同一寬隙半導體基片110(下面簡稱為半導體基片)上。作為寬隙半導體基片110，可以採用二氧化矽(SiC(例如碳化矽(4H-SiC))，也可以採用氮化鎵(GaN)半導體基片，砷化鎵(GaAs)半導體基片以及其他的半導體基片。
閘極基座部分180如圖1(a)所示，從半導體裝置100的外周朝向元件部分170，呈現內側突出的四方形。從平面看，元件部分170呈現從3個方向包圍閘極基座部分180的形狀。
元件部分170如圖1(b)所示，具有：n型低電阻半導體層112，位於低電阻半導體層112上面的n型漂移層114，位於漂移層114上面的p型殼體層116，殼體層116開口，為了到達漂移層114，形成的多個閘極溝道118，配置在殼體層116內，使至少一部分露出在閘極溝道118的內周面的狀態下，形成的n型源極區域120，閘極溝道118的內周面形成的閘極絕緣層122，經由閘極絕緣層122，在閘極溝道118的內側形成的閘極電極層124，與閘極電極層124絕緣，在與源極區域120接觸的狀態下，形成的源極電極層128，在配置在殼體層116內的狀態下，形成的p型殼體接觸區域132；以及在反面側(低電阻半導體層112側)形成的汲極電極層130。
元件部分170還具有第1溝道結構146：在鄰接閘極溝道118之間的區域，殼體層116開口，形成比閘極溝道118深的多個第1保護溝道142，以及在各個第1保護溝道142的各自內側形成的第1埋置層144。
第1溝道結構146還具有：在第1保護溝道142的至少是底部形成的p型的第1半導體區域148，作為第1埋置層144具有由導電體構成的第2埋置層的結構，在第1保護溝道142的側部形成的第1側壁絕緣層150，以及在第1保護溝道142的底部形成的第1半導體區域148。
構成第1埋置層144的導電體是低電阻的多晶矽。第1埋置層144與源極電極層128處於電氣連接。
元件部分170如圖1(a)所示，無論是閘極溝道118還是第1保護溝道142(第1溝道結構146)，都與從半導體裝置100的外周朝向元件部分170的閘極基座部分180的突出方向(圖1(a)的縱向)，沿著垂直的方向(圖 1(a)的橫向)呈現延伸的帶狀形狀。閘極溝道118以及第1保護溝道142交替形成。第1保護溝道142與閘極溝道118的間距相同。
元件部分170還具有：在多個閘極溝道118中，從最靠近閘極基座部分180的最外周閘極溝道數起，在外側，與第1溝道結構146相同結構的第3溝道結構147。
在元件部分170中，在閘極基座部分180的兩側區域(圖1(a)的閘極基座部分180的左右區域)，形成閘極溝道118和第1保護溝道142。該區域的第1保護溝道142是在與後述的第2保護溝道152連續的狀態下形成的。
閘極基座部分180如圖1(b)所示，具有：n型低電阻半導體層112，位於低電阻半導體層112上面的n型漂移層114，位於漂移層114上面的第2導電型半導體層(p型半導體層)134，在p型半導體層134上面形成絕緣層(場效氧化層)136，在場效氧化層136上面形成的下層閘極配線138以及在下層閘極配線138上面形成的上層閘極配線140。
閘極基座部分還具有第2溝道結構：p型半導體層134開口，形成比閘極溝道18深的多個第2保護溝道152，以及在各個第2保護溝道152的各自內側形成的第2埋置層154。
第2溝道結構156還具有：在第2保護溝道152的至少是底部形成的p型的第2半導體區域158，以及由導電體構成的第2埋置層154；在第2保護溝道152的側部形成的第2側壁絕緣層160，以及在第2保護溝道152的底部形成的第2半導體區域158。
構成第2埋置層154的導電體是低電阻的多晶矽。第2埋置層154與源極電極層128處於電氣連接。
此外，由於導電體是非金屬的多晶矽，因此，在形成源極接點金屬以及汲極接點金屬之前，可以先實施場效氧化膜形成工序。這樣，就實質上排除了金屬污染進入場效氧化膜的可能，也具有提高可靠性的效果。
第2保護溝道152如圖1(a)所示，從平面看見，一直延伸到元件部分170形成的區域，在與第1保護溝道142連續的狀態下形成的。也就是說，第1保護溝道142和第2保護溝道152形成連續的一根直線狀的溝道。在兩根溝道交叉的部位，因為有時候交叉部分的深度會有不同，因此，會發生電氣特性不同，或者，電氣特性偏差的問題。
在閘極基座部分180，如圖1(a)所示，第2保護溝道152(第2溝道結構156)，都與從半導體裝置100的外周朝向元件部分170的閘極基座部分180的突出方向(圖1(a)的縱向)，沿著垂直的方向(圖1(a)的橫向)呈現延伸的帶狀形狀。第2保護溝道152與第1保護溝道142具有相同的間距。第2保護溝道152與第1保護溝道142在同一工序形成。
第2保護溝道152的深度與第1保護溝道142的深度相同。在實施方式一，第2保護溝道152的寬度與第1保護溝道142的寬度的相同，但是，也可以適當變更。第2保護溝道152的間距可以跟第1保護溝道142的間距相同，也可以做得大不相同。閘極溝道118，第1保護溝道142以及第2保護溝道152的剖面形狀分別呈現底部帶有圓形是理想的。
此外，本說明書表述的「相同」，其含義不僅是完全相同，而且，包含實質上相同的場合。
第1埋置層144跟半導體基片110的一側(源極區域120以及殼體接觸區域132形成的面)的表面大致拉平。
第2埋置層154跟半導體基片110的一側(p型半導體層134形成的面)的表面大致拉平。這樣，場效氧化層136，下層閘極配線138以及上層閘極配線140不會有產生階梯現象的危險，能夠防止配線不良的發生。
下層閘極配線138由多晶矽構成，上層閘極配線140由金屬構成，呈現包圍元件部分170外周的形狀進行步線。上層閘極配線140的一部分呈現向著元件部分170突出的形狀，突出部分成為跟外部電路的連接區域(閘極基座部分180)。
另外，在實施方式一，與以往的半導體裝置900不同，在閘極基座部分180沒有設置源極區域。其原因是：採用SiC半導體基片時，源極區域120那樣的高摻雜區域容易發生表面粗糙，如果在閘極基座部分180設置源極區域的話，在與下層閘極配線138對向的部分，場效氧化層136的耐壓有降低的危險。同樣的原因，存在於閘極基座部分180的p型半導體層134中，經由場效氧化層136，至少在與下層閘極配線138對向的部分，沒有設置高摻雜的殼體接觸區域132。
但是，如果沒有所述場效氧化層136的耐壓降低的危險的話，存在於閘極基座部分180的p型半導體層134中，經由場效氧化層136，在與下層閘極配線138對向的部分，跟元件部分170相連接，即使設置源極區域以及/或者殼體接觸區域也是可以的。
2.實施方式一涉及的半導體裝置的製造方法
下面，按照下列各道工序，說明實施方式一涉及的半導體裝置的製造方法。
(1)寬隙半導體基片準備工序
該工序是準備元件部分170和閘極基座部分180共同配置在同一寬隙半導體基片，元件部分具有：n型漂移層114，位於漂移層114上面的p型 殼體層116，在殼體層116內形成的n型源極區域120，閘極基座部分具有：n型漂移層114，位於漂移層114上面的p型半導體層134。
首先，準備好半導體基片110。在構成低電阻半導體層112的4H-SiC半導體基片上面(低電阻半導體層112的一側)，使用晶體取向接長法成膜漂移層114後，使用晶體取向接長法，分別在元件部分170成膜殼體層116，在閘極基座部分180成膜p型半導體層134，這樣，就形成了半導體基片110。
接著，在元件部分170，在對應源極區域120的區域形成具有開口的掩模(未圖示)，經由該掩模，使用離子打入法，導入n型雜質(如磷離子)。然後，在對應殼體接觸區域132的區域形成具有開口的掩模(未圖示)，經由該掩模，使用離子打入法，導入p型雜質(如鋁離子)。然後，進行n型雜質和p型雜質的活性化退火處理，從而形成源極區域120和殼體接觸區域132(參照圖2(a))。
(2)保護溝道形成工序
接著，在對應第1保護溝道142的區域以及對應第2保護溝道152的區域分別形成具有開口的掩模(SiO2掩模)。然後，利用該掩模，採用各向異性幹刻法，在殼體層116和p型半導體層134開口，一次性全部形成第1保護溝道142以及第2保護溝道152(參照圖2(b))。
(3)第1半導體區域以及第2半導體區域形成工序(半導體區域形成工序)
接著，經由掩模M1，分別在第1保護溝道142以及第2保護溝道152的表面離子注入p型雜質(如鋁離子)，然後，在第1保護溝道142的內周面以及第2保護溝道152的內周面導入p型雜質(參照圖3(a)。在圖3(a)中，符號148”以及158”表示已導入p型雜質的區域。)。然後，除去掩模M1。接著，通過對半導體基片110的熱處理，進行p型雜質的活性化退火處理(參 照圖3(b)。在圖3(b)中，符號148’以及158’表示已活性化的區域。)。此外，源極區域120和殼體接觸區域132的活性化退火處理也可以跟所述活性化退火處理同時進行。
接著，實施下列兩道工序：通過對第1保護溝道142內周面的熱氧化，在第1保護溝道142的內周面形成熱氧化膜OF1，同時，在第1保護溝道142的底部形成第1半導體區域148工序。以及，通過對第2保護溝道152內周面的熱氧化，在第2保護溝道152的內周面形成熱氧化膜OF1，同時，在第2保護溝道152的底部形成第1半導體區域158工序(熱氧化工序，參照圖4(a))。接著，通過蝕刻，除去在熱氧化工序形成的熱氧化膜OF1(熱氧化膜除去工序，參照圖4(b))。
另外，在4H-SiC半導體基片中，成膜漂移層114一側的面(0001)是矽(Si)面的情況下，因為第1保護溝道142以及第2保護溝道152的各自側部的氧化速度要比底部的氧化速度快，因此，當側部導入雜質的區域全部變成熱氧化膜時，底部導入雜質的區域並未全部變成熱氧化膜。為此，其後，即使是除去熱氧化膜的時侯，第1保護溝道142的底部會殘留第1半導體區域148，同時，第2保護溝道152的底部也會殘留第2半導體區域158。
(4)溝道填滿工序
接著，用二氧化矽162填埋第1保護溝道142的內側以及第2保護溝道152的內側(參照圖5(a))。
接著，在半導體基片110的表面形成保護氧化膜OF2。然後，形成具有對應元件部分170的開口掩模(未圖示)之後，進行蝕刻，保留對應閘極基座部分180的保護氧化膜OF2，除去元件部分170的保護氧化膜OF2(參照圖5(b))。
(5)閘極溝道結構形成工序
接著，形成蝕刻阻擋膜ES。蝕刻阻擋膜ES例如由SiN構成。然後，形成具有對應閘極溝道118區域的開口掩模M2(SiO2掩模)，利用該掩模M2，採用各向異性幹刻法，對蝕刻阻擋膜ES以及殼體層116進行蝕刻，形成到達漂移層114深度的閘極溝道118(參照圖6(a))。
其後，除去掩模M2和蝕刻阻擋膜ES。接著，通過化學氣相沈積(CVD)法形成氧化膜後，根據需要，採用熱處理，在閘極溝道118的內周面和表面形成氧化膜OF3。此外，在閘極溝道118的內周面形成的氧化膜OF3就成為閘極絕緣層122(參照圖6(b))。另外，在形成閘極絕緣層122時，可以並用熱氧化法和CVD法，當然，也可以適用對形成閘極絕緣層122理想的其他方法。
接著，通過CVD法，經由閘極絕緣層122，在閘極溝道118的內側沉積低電阻的多晶矽，通過圖案化，形成閘極電極層124(參照圖7(a))。
(6)層間絕緣膜的下層部分形成工序
接著，採用CVD法等，在元件部分170的全區域形成由SiO2構成氧化膜OF4。
然後，在對應閘極電極層124的區域上，形成掩模M3(參照圖7(b))，通過各向異性蝕刻，除去所述區域以外區域的氧化膜OF3和氧化膜OF4。這時，也可以同時除去保護氧化膜OF2的一部分(或者全部)。這樣，在閘極溝道118的上方，形成了層間絕緣膜的下層部分126’(參照圖8(a))。
(7)二氧化矽162除去工序
接著，形成蝕刻阻擋膜ES2，該蝕刻阻擋膜ES2包圍層間絕緣膜的下層部分126’的上面和露出的側面的全部，並且，至少在對應第1保護溝道142和第2保護溝道152的區域是處於開口狀態(未圖示)，然後，使用緩衝氟酸除去被填埋在保護氧化膜OF2的殘部，第1保護溝道142以及第2保護 溝道152的二氧化矽162(參照圖8(b))。最後，除去蝕刻阻擋膜ES2。作為蝕刻阻擋膜ES2，例如，使用有意圖的未作摻雜的多晶矽。
(8)側壁絕緣層形成工序
接著，在第1保護溝道142以及第2保護溝道152各自的內周面形成第1側壁絕緣層150以及第2側壁絕緣層160。具體工藝是：在元件部分170和閘極基座部分180的全區域形成氧化膜之後，通過各向異性蝕刻，除去第1保護溝道142的側部以外的區域以及第2保護溝道152的側部以外的區域的氧化膜，然後，形成第1側壁絕緣層150以及第2側壁絕緣層160(參照圖9(a))。
(9)第1埋置層和第2埋置層形成工序(埋置層形成工序)
接著，例如，通過濺射法，在元件部分170和閘極基座部分180的全區域形成源極接點金屬(未圖示)。然後，除去對應層間絕緣膜126區域的源極接點金屬。取代除去源極接點金屬，也可以在對應層間絕緣膜126區域預先形成障壁金屬。接著，在半導體基片110的另一側面(低電阻半導體層112側)形成汲極接點金屬(未圖示)。然後，例如，進行1000℃的熱處理，在源極區域120和殼體接觸區域132以及源極接點金屬之間，在低電阻半導體層112以及汲極接點金屬之間，在第1半導體區域148以及源極接點金屬之間，以及，在第2半導體區域158以及源極接點金屬之間，分別獲得歐姆性接觸。
接著，通過CVD法等，在元件部分170和閘極基座部分180的全區域形成多晶矽，至少在第1保護溝道142的內側以及第2保護溝道152的內側用多晶矽填滿(第1多晶矽充填層144’以及第2多晶矽充填層154’，參照圖9(b))。該多晶矽由於濃度高加上摻雜雜質，做到了低電阻。然後，蝕刻該多晶矽，除去第1保護溝道142的內側以外的區域以及第2保護溝道 152的內側以外的區域的多晶矽，從而形成第1保護溝道142內側由多晶矽構成的第1埋置層144，同時，也形成第2保護溝道152內側由多晶矽構成的第2埋置層154(參照圖10(a))。這時，無論是第1保護溝道142的上面還是第2保護溝道152的上面，多晶矽都被除去，都處於與半導體基片110的表面拉平的狀態。
(10)場效氧化膜形成工序
接著，在半導體基片110的表面，形成場效氧化層136(參照圖10(b))。這時，在閘極溝道118的上面，以場效氧化層136和層間絕緣膜的下層部分126’構成了層間絕緣膜126。
接著，在源極區域120形成的區域的一部分，以及殼體接觸區域132和第1溝道結構146形成的區域，形成具有開口部的掩模(未圖示)之後，蝕刻第1埋置層144上面的氧化膜，開啟源極接觸孔以及閘極接觸孔(未圖示)(參照圖11(a))。
(11)源極電極層，閘極配線以及汲極電極層形成工序(電極層和配線形成工序)
接著，在元件部分170和閘極基座部分180的全區域形成金屬層，該金屬層在元件部分170和閘極基座部分180之間被割裂，分別形成源極電極層128和閘極配線(下層閘極配線138和上層閘極配線140)(參照圖11(b))。然後，在半導體基片110的另一側形成汲極電極層130(參照圖11(b))。
通過實施所述工序，能夠製造實施方式一涉及的半導體裝置100。
3.實施方式一涉及的半導體裝置100以及實施方式一涉及的半導體裝置的製造方法的效果
根據實施方式一涉及的半導體裝置100，因為第2埋置層154跟源極電極層128處於電氣連接，所以，在關閉時，存在於第2保護溝道152底部的第2半導體區域158的空穴經由第2埋置層154，吸引到源極電極層128，該第2埋置層154由電阻比p型半導體層134更小的導電體構成(參照圖13)。這樣，跟以往的半導體裝置900比較，空穴的吸引可以不花時間就完成，高速開關成為可能。
此外，根據實施方式一涉及的半導體裝置100，因為第2溝道結構具有所述結構，所以，在關閉時，從第2保護溝道152底部的第2半導體區域158與漂移層114之間的pn結就會產生耗盡層(參照圖12)。因此，p型半導體層134與漂移層114之間對於pn結幾乎不加電壓，從而該pn結幾乎不產生耗盡層，在關閉時，經過電阻比較高的p型半導體層134，應該吸引的空穴非常少。因此，可以更加不花時間地吸引空穴，更加的高速開關成為可能。此外，由於流經p型半導體層134的空穴電流變少，因此，p型半導體層134的電位難以上升，成為閘極基座部分難以擊穿的半導體裝置。
此外，根據實施方式一涉及的半導體裝置100，因為元件部分170的第1溝道結構146具有所述結構，所以，在關閉時，耗盡層就能夠擴展到鄰接第1保護溝道的空間(參照圖12)。為此，就能夠緩和電場集中在閘極溝道118的底部的閘極絕緣層122的現象，從而閘極溝道118的底部的閘極絕緣層122的絕緣擊穿難以發生，其結果，成為耐壓強度高的半導體裝置。
此外，根據實施方式一涉及的半導體裝置100，因為閘極基座部分180的第2溝道結構156具有所述結構，所以，就能夠把從元件部分170的pn結產生的，擴展到漂移層114的耗盡層一直擴展到閘極基座部分180，這樣，就能夠把元件部分170和閘極基座部分180交界處的該耗盡層的曲率(耗盡層的彎曲的程度)做小(參照圖13)。為此，電場難以集中在閘極溝道118 中最靠近閘極基座部分180的閘極溝道的閘極絕緣層122，從而難以絕緣擊穿，其結果，成為耐壓強度高的半導體裝置。
此外，根據實施方式一涉及的半導體裝置100，因為元件部分170和閘極基座部分180共同配置在同一高耐壓的寬隙半導體基片上，所以，成為耐壓強度更高的半導體裝置。
此外，根據實施方式一涉及的半導體裝置100，因為第2保護溝道152的深度與第1保護溝道142的深度相同，所以，就能夠把元件部分170和閘極基座部分180交界處的耗盡層的曲率(耗盡層的彎曲的程度)做小，其結果，成為耐壓強度更高的半導體裝置。
此外，根據實施方式一涉及的半導體裝置100，因為第2保護溝道152的開口寬度與第1保護溝道142的開口寬度相同，所以，即使是在第2保護溝道152和第1保護溝道142一次性形成時，第1保護溝道142和第2保護溝道152的蝕刻形狀以及/或者蝕刻速度都難以產生大的差異，其結果，工藝誤差難以產生，當然，因工藝誤差起因的電氣特性差異也難以產生。
此外，根據實施方式一涉及的半導體裝置100，因為第2保護溝道152從平面上看一直延伸到元件部分170形成的區域，所以，第2埋置層154與源極電極層128容易構成電氣連接。
此外，根據實施方式一涉及的半導體裝置100，因為第2保護溝道152從平面上看一直延伸到元件部分170形成的區域，所以，在閘極基座部分180，即使蝕刻形狀沒有形成容易變形的端部也沒有問題。因此，能夠正確地形成第2保護溝道。
此外，根據實施方式一涉及的半導體裝置100，因為第2保護溝道152是在與第1保護溝道142連續的狀態下形成的，所以，不僅第2埋置層154 與源極電極層128容易構成電氣連接，而且，能夠把延伸到元件部分170的部分作為第1保護溝道來活用。
此外，根據實施方式一涉及的半導體裝置100，因為第2保護溝道152是在與第1保護溝道142連續的狀態下形成的，所以，第1保護溝道的深度與第2保護溝道的深度更加難以有差異，因此，成為電氣特性更加難以產生偏差的半導體裝置。
此外，根據實施方式一涉及的半導體裝置100，因為第1溝道結構146還具有至少是在第1保護溝道142的底部形成的p型第1半導體區域148，同時，具有導電體構成的第1埋置層144；另外，還具有在第1保護溝道142的側部形成的第1側壁絕緣層150，具有在第1保護溝道142的底部形成的第1半導體區域148，所以，能夠實現電氣特性難以產生偏差，並且，高速開關成為可能，並且，難以絕緣擊穿的耐壓強度高的半導體裝置。
此外，根據實施方式一涉及的半導體裝置100，因為存在第2保護溝道152的側部形成的第2側壁絕緣層160，所以，能夠抑制流動在第2保護溝道152與漂移層114之間的漏電流。
此外，根據實施方式一涉及的半導體裝置100，因為存在第1保護溝道142的側部形成的第1側壁絕緣層150，所以，能夠抑制流動在第1保護溝道142與漂移層114之間的漏電流。
此外，根據實施方式一涉及的半導體裝置100，因為元件部分170還具有與第1溝道結構的結構相同的第3溝道結構147，該第3溝道結構147的位置是在多個閘極溝道118中，比起最靠近閘極基座部分180的閘極溝道118更靠近閘極基座部分180，所以，在閘極溝道118中，在最靠近閘極基座部分180的閘極溝道的閘極電極層122上難以集中電場，從而難以發生絕緣擊穿。
此外，根據實施方式一涉及的半導體裝置100，因為存在於閘極基座部分180的p型半導體層134中，至少在經由場效氧化層136，與下層閘極配線138對向的地方，沒有設置有高摻雜的源極區域120以及殼體接觸區域132，所以，即使使用高摻雜區域表面容易粗糙的SiC，也沒有降低氧化層136耐壓的危險，成為閘極基座部分180難以擊穿的半導體裝置。
根據實施方式一涉及的半導體裝置的製造方法，就能夠製造具有所述特徵的實施方式一涉及的半導體裝置100。
此外，根據實施方式一涉及的半導體裝置的製造方法，因為工藝中包括了第1保護溝道142和第2保護溝道152一次性形成的保護溝道形成工序，所以，沒有必要另行各自設置第1保護溝道142和第2保護溝道152形成工序，能夠有效地製造實施方式一涉及的半導體裝置。
實施方式二至四
下面，在各個實施方式中，僅僅說明與實施方式一涉及的半導體裝置的不同點，省略與實施方式一涉及的半導體裝置相同構成的內容。
實施方式二至四涉及的半導體裝置100a至100c基本上具有與實施方式一涉及的半導體裝置100相同的構成，但是，第2溝道結構的構成與實施方式一涉及的半導體裝置100不同。
也就是說，在實施方式二涉及的半導體裝置100a中，如圖14所示，第2溝道結構156a的第2半導體區域158a是形成在第2保護溝道152的底部以及側部。
此外，在實施方式三涉及的半導體裝置100b中，如圖15所示，第2溝道結構156b不具有第2側壁絕緣層，並且，第2溝道結構156b的第2半導體區域158b是形成在第2保護溝道152的底部以及側部。
此外，在實施方式四涉及的半導體裝置100c中，如圖16所示，第2溝道結構156c不具有第2側壁絕緣層以及第2半導體區域，並且，第2埋置層154c位於第2保護溝道152的底部以及側部，是由漂移層114和肖特基接觸形成的金屬層所構成。
在實施方式四涉及的半導體裝置的製造方法中，不實施第2半導體區域形成工序。在埋置層形成工序，在閘極基座部分的第2保護溝道的底部以及側部，形成由漂移層114和肖特基接觸形成的金屬層構成的第2埋置層。
像這樣，在實施方式二涉及的半導體裝置100a和實施方式三涉及的半導體裝置100b中，雖然第2溝道結構的構成與實施方式一涉及的半導體裝置100的情況不同，但是，跟實施方式一涉及的半導體裝置100的情況一樣，第2埋置層154與源極電極層128形成電氣連接，因此，關閉時，存在於第2保護溝道152的至少底部的第2半導體區域158a以及158b的空穴，經由電阻比p型半導體層134更小的導電體構成的第2埋置層154，吸引到源極電極層128。因此，與以往的半導體裝置900比較，空穴的吸引不用花費時間，高速開關成為可能。
此外，在實施方式四涉及的半導體裝置100c中，雖然第2溝道結構的構成與實施方式一涉及的半導體裝置100不同，但是，第2埋置層154與源極電極層128形成電氣連接，在第2保護溝道的底部以及側部，形成漂移層114和肖特基接觸的金屬層，因此，關閉時，跟肖特基二極體一樣，能夠高速地吸引與漂移層114耗盡化相稱的電荷量，高速開關成為可能。
此外，根據實施方式二至四涉及的半導體裝置100a至100c，因為各自具有所述結構的第2溝道結構，所以，關閉時，從第2保護溝道底部的pn結，或者，從肖特基金屬和漂移層114之間的肖特基結就會產生耗盡層。為此，電壓幾乎不外加在p型半導體層134和漂移層114之間的pn結上，該pn 結幾乎不產生耗盡層，關閉時，通過較高電阻的p型半導體層134的應該吸引的空穴極少。這樣，空穴的吸引更加不用花費時間，更加高速開關成為可能。此外，由於流經p型半導體層134的空穴電流變少，因此，p型半導體層134的電位難以上升，成為閘極基座部分難以擊穿的半導體裝置。
此外，在實施方式二至四涉及的半導體裝置100a至100c，第1溝道結構的構成也可以做成與第2溝道結構的構成一樣的構成。做成這樣的構成，就能夠一次性形成第1溝道結構和第2溝道結構。
此外，實施方式二至四涉及的半導體裝置100a至100c除了第2溝道結構的構成以外，其他的構成與實施方式一涉及的半導體裝置100相同，因此，在實施方式一涉及的半導體裝置100具有的效果中，具有相同的效果。
上面，根據所述實施方式，對本發明進行了說明，本發明並不受所述實施方式的限制。在不脫離本發明宗旨的範圍內，能夠實施多種的形態，例如，也可以進行下列的變形。
(1)所述各實施方式及附圖中記載的各個構成要素的數量，材質以及形狀是舉例進行說明的，在不損害本發明效果的範圍內，能夠進行變更。
(2)在所述各個實施方式中，雖然第1保護溝道142與第2保護溝道152形成連續的一根直線狀的溝道，但是，本發明並不受此限。例如，在元件部分，也可以形成使一根的第1保護溝道分成多根(圖17是三根)的第2保護溝道的溝道(變形例1涉及的半導體裝置100d，參照圖17)。在閘極基座部分180，(第2保護溝道)也可以形成蛇行的溝道(變形例2涉及的半導體裝置100e，參照圖18)。也可以形成第2保護溝道的端部之間相連接，看起來成為一根的溝道(變形例3涉及的半導體裝置100f，參照圖19)。此外，在該直線狀的溝道之間，也可以形成別的第2保護溝道(變形例4涉及 的半導體裝置100g，參照圖20)。再進一步，也可以形成第2保護溝道與所述別的第2保護溝道的端部之間相連接，看起來成為一根的溝道(變形例5涉及的半導體裝置100h，參照圖21)。
(3)在所述各個實施方式中，雖然作為半導體裝置使用金屬氧半導體場效應電晶體(MOSFET)，但是，本發明並不受此限。例如，作為半導體裝置也能夠使用絕緣閘雙極電晶體(IGBT)，閘流電晶體等適宜的半導體裝置。
(4)在所述各個實施方式中，雖然第2溝道結構156的構成與第1溝道結構146的構成相同，但是，也可以不同。此外，雖然第3溝道結構147的構成與第1溝道結構146的構成相同，但是，也可以不同。
(5)在所述各個實施方式中，雖然元件部分具有第3溝道結構147，但是，本發明並不受此限。元件部分不具有第3溝道結構147也可以。
(6)在所述實施方式一和二中，雖然第1保護溝道和第2保護溝道的內周面形成熱氧化膜後，除去該熱氧化膜，形成第1半導體區域和第2半導體區域，但是，本發明並不受此限。例如，也可以利用形成掩模，防止在第1保護溝道和第2保護溝道的各自側部被導入雜質，從而形成第1半導體區域和第2半導體區域。
(7)在所述各個實施方式中，雖然第1保護溝道和第2保護溝道是在同一工序形成的，但是，本發明並不受此限。也可以在形成第2保護溝道後，再形成第1保護溝道；也可以在形成第1保護溝道後，再形成第2保護溝道。
(8)在所述各個實施方式中，雖然源極區域120和殼體接觸區域132的活性化退火處理，以及第1半導體區域148和第2半導體區域158的活性化退火處理是分別進行的，但是，本發明並不受此限。也可以同時進行源 極區域120和殼體接觸區域132的活性化退火處理，以及第1半導體區域148和第2半導體區域158的活性化退火處理。
(9)在所述各個實施方式中，雖然在4H-SiC半導體基片中，漂移層114成膜側的面是(0001)Si側的面，但是，本發明並不受此限。也可以在4H-SiC半導體基片中，漂移層114成膜側的面的是(000-1)C側的面。
(10)在所述各個實施方式中，雖然殼體層116和p型半導體層134是採用晶體取向接長法來形成的，但是，本發明並不受此限。也可以採用離子注入法來形成殼體層116和p型半導體層134。
(11)在所述實施方式一至三中，雖然構成第2埋置層的導電體是採用多晶矽，但是，本發明並不受此限。例如，也可以採用以氮化矽(SiN)為主要成分的含有氫的非金屬導電體，也可以採用金屬。
100‧‧‧半導體裝置
110‧‧‧半導體基片
112‧‧‧低電阻半導體層
114‧‧‧漂移層
116‧‧‧殼體層
118‧‧‧閘極溝道
120‧‧‧源極區域
122‧‧‧閘極絕緣層
124‧‧‧閘極電極層
126‧‧‧層間絕緣膜
128‧‧‧源極電極層
130‧‧‧汲極電極層
132‧‧‧殼體接觸區域
134‧‧‧p型半導體層
136‧‧‧場效氧化層
138‧‧‧下層閘極配線
140‧‧‧上層閘極配線
142‧‧‧第1保護溝道
144‧‧‧第1埋置層
146‧‧‧第1溝道結構
147‧‧‧第3溝道結構
148‧‧‧第1半導體區域
150‧‧‧第1側壁絕緣層
152‧‧‧第2保護溝道
154‧‧‧第2埋置層
156‧‧‧第2溝道結構
158‧‧‧第2半導體區域
160‧‧‧第2側壁絕緣層
170‧‧‧元件部分
180‧‧‧閘極基座部分

Claims (13)

  1. 一種半導體裝置，包括：元件部分，所述元件部分具有：第1導電型的漂移層，位於所述漂移層上面的與第1導電型相反的第2導電型的殼體層，所述殼體層開口，為了到達所述漂移層，形成的多個閘極溝道，配置在所述殼體層內，使至少一部分露出在多個所述閘極溝道的內周面的狀態下，形成的所述第1導電型的源極區域，在多個所述閘極溝道的內周面形成的閘極絕緣層，經由所述閘極絕緣層，在所述閘極絕緣層的內側形成的閘極電極層以及與所述閘極電極層絕緣，在與所述源極區域接觸的狀態下，形成的源極電極層，閘極基座部分，所述閘極基座部分具有：所述第1導電型的漂移層，位於所述漂移層上面的所述第2導電型的第2導電型半導體層，在所述第2導電型半導體層上面形成的絕緣層，在所述絕緣層上面形成的閘極配線，所述元件部分和所述閘極基座部分共同配置在同一寬隙半導體基片上，其中，所述元件部分具有第1溝道結構，該第1溝道結構具有：在鄰接多個所述閘極溝道之間的區域，所述殼體層開口，形成比多個所述閘極溝道深的多個第1保護溝道，還具有在所述各個第1保護溝道的各自內側形成的第1埋置層，所述閘極基座部分具有第2溝道結構，該第2溝道結構具有：所述第2導電型半導體層開口，形成比多個所述閘極溝道深的多個第2保護溝道，還具有在所述各個第2保護溝道的各自內側形成的第2埋置層，所述第2溝道結構還具有： 在所述第2保護溝道的至少是底部形成的所述第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，或者，在所述第2保護溝道的底部以及側部，由形成所述漂移層和肖特基接觸的金屬層構成的第2埋置層的任意一項，所述第2埋置層與所述源極電極層處於電氣連接。
  2. 請求項1所述的半導體裝置，其中，所述第2保護溝道的深度與所述第1保護溝道的深度相同。
  3. 請求項1所述的半導體裝置，其中，所述第2保護溝道的開口寬度與所述第1保護溝道的開口寬度相同。
  4. 請求項1所述的半導體裝置，其中，所述第2保護溝道一直延伸至俯視所述元件部分形成的區域。
  5. 請求項4所述的半導體裝置，其中，所述第2保護溝道是在與所述第1保護溝道連續的狀態下形成的。
  6. 請求項1至5中任一項所述的半導體裝置，其中，所述第2溝道結構還具有在所述第2保護溝道的至少是底部形成的第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，所述第2溝道結構還具有在所述第2保護溝道的側部形成的第2側壁絕緣層，以及在所述第2保護溝道的底部形成的第2半導體區域。
  7. 請求項1至5中任一項所述的半導體裝置，其中，所述第2溝道結構還具有在所述第2保護溝道的至少是底部形成的第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，所述第2溝道結構還具有在所述第2保護溝道的側部形成的第2側壁絕緣層，以及在所述第2保護溝道的底部以及側部形成的第2半導體區域。
  8. 請求項1至5中任一項所述的半導體裝置， 其中，所述第2溝道結構還具有在所述第2保護溝道的至少是底部形成的第2導電型的第2半導體區域，以及由導電體構成的第2埋置層，所述第2溝道結構具有在所述第2保護溝道的底部以及側部形成的第2半導體區域。
  9. 請求項1至5中任一項所述的半導體裝置，其中，所述第1埋置層與所述源極電極層處於電氣連接。
  10. 請求項1至5中任一項所述的半導體裝置，其中，所述元件部分還具有：在所述多個閘極溝道中，從最靠近所述閘極基座部分的閘極溝道數起，位於所述閘極基座部分一側的與第1溝道結構相同結構的第3溝道結構。
  11. 請求項1至5中任一項所述的半導體裝置，其中，所述第1溝道結構還具有在所述第1保護溝道的至少是底部形成的第2導電型的第1半導體區域，以及由導電體構成的第1埋置層，或者，在所述第1保護溝道的底部以及側部，由形成所述漂移層和肖特基接觸的金屬層構成的第1埋置層的任意一項。
  12. 一種為了製造請求項1至11中任一項所述的半導體裝置的製造方法，其特徵在於，依次包括：寬隙半導體基片準備工序，所述寬隙半導體基片準備工序是準備元件部分和閘極基座部分共同配置在同一寬隙半導體基片，所述元件部分具有：第1導電型的漂移層，位於所述漂移層上面的與第1導電型相反的第2導電型的殼體層，在所述殼體層內形成的所述第1導電型的源極區域，所述閘極基座部分具有： 第1導電型的漂移層，位於所述漂移層上面的所述第2導電型的第2導電型半導體層；保護溝道形成工序，所述保護溝道形成工序是一次性形成：在所述元件部分，所述殼體層規定的區域開口後形成的多個第1保護溝道；以及在所述閘極基座部分，所述第2導電型半導體層規定的區域開口後形成的多個第2保護溝道；第2半導體區域形成工序，所述第2半導體區域形成工序是形成：在所述第2保護溝道的至少是底部形成第2導電型的第2半導體區域；閘極溝道結構形成工序，所述閘極溝道結構形成工序是形成：所述殼體層開口，為了到達所述漂移層，形成的閘極溝道；以及在所述閘極溝道的內周面形成閘極絕緣層；以及經由所述閘極絕緣層，在閘極溝道的內側形成閘極電極層；埋置層形成工序，所述埋置層形成工序是形成：在所述元件部分，所述各個第1保護溝道的各自內側形成第1埋置層；以及在所述閘極基座部分，所述各個第2保護溝道的各自內側形成由導電體構成的第2埋置層；以及電極層和配線形成工序，所述電極層和配線形成工序是形成：在所述元件部分，與閘極電極層絕緣，在與所述源極區域接觸的狀態下，形成源極電極層； 在所述閘極基座部分，在所述第2導電型半導體層上形成絕緣層，在所述絕緣層上面形成閘極配線，其中，所述第2埋置層與所述源極電極層處於電氣連接。
  13. 一種為了製造請求項1至11中任一項所述的半導體裝置的製造方法，其特徵在於，依次包括：寬隙半導體基片準備工序，所述寬隙半導體基片準備工序是準備元件部分和閘極基座部分共同配置在同一寬隙半導體基片，所述元件部分具有：第1導電型的漂移層，位於所述漂移層上的與第1導電型相反的第2導電型的殼體層，在所述殼體層內形成的所述第1導電型的源極區域，所述閘極基座部分具有：第1導電型的漂移層，位於所述漂移層上的所述第2導電型的第2導電型半導體層；保護溝道形成工序，所述保護溝道形成工序是一次性形成：在所述元件部分，所述殼體層規定的區域開口後形成的多個第1保護溝道；以及在所述閘極基座部分，所述第2導電型半導體層規定的區域開口後形成的多個第2保護溝道；閘極溝道結構形成工序，所述閘極溝道結構形成工序是形成：所述殼體層開口，為了到達所述漂移層，形成的閘極溝道；以及在所述閘極溝道的內周面形成閘極絕緣層；以及經由所述閘極絕緣層，在閘極溝道的內側形成閘極電極層； 埋置層形成工序，所述埋置層形成工序是形成：在所述元件部分，所述各個第1保護溝道的各自內側形成第1埋置層；以及在所述閘極基座部分，所述第2保護溝道的底部和側部形成由所述漂移層和肖特基接觸形成的金屬層構成的第2埋置層；以及電極層和配線形成工序，所述電極層和配線形成工序是形成：在所述元件部分，與閘極電極層絕緣，在與所述源極區域接觸的狀態下，形成源極電極層；在所述閘極基座部分，在所述第2導電型半導體層上形成絕緣層，在所述絕緣層上形成閘極配線，其中，所述第2埋置層與所述源極電極層處於電氣連接。
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