WO2017168735A1 - パワー半導体装置及びパワー半導体装置の製造方法 - Google Patents

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大輔 新井
北田　瑞枝
浅田　毅
武司 山口
鈴木　教章
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新電元工業株式会社
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Definitions

  • the present invention relates to a power semiconductor device and a method for manufacturing the power semiconductor device.
  • a power MOSFET 900 that electrically connects a source electrode 934 and a source region 924 via a metal plug 930 can be considered (a semiconductor device using a metal plug).
  • a power MOSFET 900 that electrically connects a source electrode 934 and a source region 924 via a metal plug 930 can be considered (a semiconductor device using a metal plug).
  • the power MOSFET 900 has a super junction structure composed of n ⁇ -type column regions 913 and p ⁇ -type column regions 915 arranged alternately, and the n ⁇ -type column regions 913 and p ⁇ -type columns.
  • the active element portion R1 which is a region where the source electrode 934 is formed when viewed from the upper surface side (hereinafter, simply referred to as the upper surface side) which is the surface side of the region 915 and the gate pad electrode 935 when viewed from the upper surface side are formed.
  • This is a power semiconductor device in which a gate pad portion R2 that is a defined region is defined.
  • the active element portion R1 includes an n + -type low-resistance semiconductor layer 912, a plurality of n ⁇ -type column regions 913 arranged at predetermined intervals along a predetermined direction, and an n ⁇ -type column along a predetermined direction.
  • a trench 918 is formed in a region where the n ⁇ -type column region 913 exists, penetrates the base region 916 to a depth position reaching the n ⁇ -type column region 913, and is formed on the inner peripheral surface of the trench 918.
  • n + -type source region 924 is formed so as to be exposed on the inner peripheral surface of the trench 918, a source region 924, a gate insulating film 920 and the interlayer insulating film 926 and gate electrode 922 covers at least, p as viewed from the upper side
  • the p + -type diffusion region 932 having an impurity concentration higher than that of the base region 916 and the interlayer insulating film 926 is formed so as to be in contact with the bottom surface of the metal plug 930, and is formed on the base region 916 through the metal plug 930.
  • the gate pad portion R2 includes a gate formed on the low resistance semiconductor layer 912, the n ⁇ type column region 913, the p ⁇ type column region 915, the base region 916, the interlayer insulating film 926, and the interlayer insulating film 926.
  • a power semiconductor device having a pad electrode 935 and a drain electrode 936 formed on the low-resistance semiconductor layer 912 (a power semiconductor device having a super junction structure and having an active element portion and a gate pad portion defined therein is disclosed in, for example, Patent Literature 2).
  • the power MOSFET 900 is a power MOSFET that meets the demand for cost reduction and downsizing of electronic devices.
  • the power MOSFET 900 has a super junction structure composed of n ⁇ -type column regions 913 and p ⁇ -type column regions 915 that are alternately arranged, so that the on-resistance can be lowered while maintaining a high breakdown voltage. .
  • a gate insulating film (hereinafter referred to as a specific trench) formed in a trench (hereinafter referred to as a specific trench) 918A closest to the gate pad portion R2 when viewed along a predetermined direction.
  • damage is likely to occur in the vicinity of 920A. That is, the power MOSFET 900 has a problem that it may be difficult to obtain a power MOSFET having a large breakdown resistance. Such a problem is a problem that may occur not only in the power MOSFET 900 but also in all power semiconductor devices.
  • the present invention has been made to solve the above-described problems, satisfies the demand for cost reduction and downsizing of electronic equipment, can reduce on-resistance while maintaining high breakdown voltage, and can withstand breakdown.
  • An object of the present invention is to provide a large power semiconductor device. Moreover, it aims at providing the manufacturing method of such a power semiconductor device.
  • the source electrode 934 is electrically connected not only to the source region 924 but also to the base region 916 and the p + -type diffusion region 932 via the metal plug 930 (see FIG. 18). .) Therefore, at the time of avalanche breakdown and reverse recovery of the body diode, holes (holes) h (see white circles indicated by symbol h in FIG. 18) of the generated electron-hole pairs are generated in the base region 916, p + -type diffusion. The source electrode 934 is extracted through the region 932 and the metal plug 930.
  • the holes h generated in the gate pad portion R2 are collected by the metal plug 930 near the gate pad portion R2 through the base region 916.
  • the holes h from the gate pad portion R2 concentrate on the metal plug 930 near the gate pad portion R2, the holes h may not be sufficiently recovered only by the metal plug 930 near the gate pad portion R2. .
  • the holes h that have not been recovered by the metal plug 930 near the gate pad portion R2 pass through the vicinity of the trench 918A and are recovered by another metal plug 930.
  • the hole h is a specific gate insulating film 920A, an interface between the specific gate insulating film 920A and a gate electrode (hereinafter referred to as a specific gate electrode) 922A corresponding to the specific gate insulating film, or n
  • a specific gate electrode a gate electrode
  • the interface between the ⁇ type column region 913 and the specific gate insulating film 920A may be damaged, leading to a so-called gate breakdown or a change in electrical characteristics due to deterioration of the specific gate insulating film 920A (see FIG. 18).
  • the electron exhibits the same behavior as the above-described hole h in the generated electron-hole pair.
  • a power semiconductor device has a super junction structure constituted by alternately arranged first conductivity type column regions and second conductivity type column regions, and the first conductivity type column regions and An active element portion which is an area where an active element electrode is formed when viewed from the upper surface side which is the surface side of the second conductivity type column region, and a gate pad portion which is an area where a gate pad electrode is formed when viewed from the upper surface side Is defined, wherein the active element portion includes a low-resistance semiconductor layer, a plurality of the first conductivity type column regions arranged at a predetermined interval along a predetermined direction, and the predetermined element A plurality of second conductivity type column regions arranged alternately with the first conductivity type column regions along a direction, and a first conductivity type column region formed on a surface of the first conductivity type column region and the second conductivity type column region; 2 guidance A base region of the mold is formed in a region where the first conductivity type column region exists when viewed from the upper surface side,
  • a second conductive type high concentration diffusion formed in contact with the bottom surface of the metal plug and having a higher impurity concentration than the base region.
  • the gate pad portion is common to the low-resistance semiconductor layer common to the active element portion, the first conductivity type column region, the second conductivity type column region, and the active element portion.
  • the active element portion When the power semiconductor device is viewed in a predetermined section including a pad portion, the active element portion includes a predetermined second conductivity type column region closest to the gate pad portion in the second conductivity type column region; One or more first conductivity type column regions are provided between a predetermined first conductivity type column region closest to the gate pad portion among the first conductivity type column regions in contact with the trench.
  • the active element section includes the first element between the predetermined first conductivity type column region and the predetermined second conductivity type column region as viewed from the upper surface side. It is preferable that the region where the conductive type column region is formed also includes the contact hole, the metal plug, and the second conductive type high concentration diffusion region.
  • the active element portion when viewed in the predetermined cross section, is one region where the second conductivity type column region is formed when viewed from the upper surface side. It is preferable that a plurality of sets of the contact hole, the metal plug, and the second conductivity type high concentration diffusion region are provided.
  • the active element section includes a plurality of sets of the trench, the gate insulating film, and the gate electrode, and the active element section includes the first conductivity type high-concentration diffusion region. It is preferable that the two adjacent trenches are formed only between the trench and the metal plug closest to the trench.
  • the predetermined metal is preferably tungsten.
  • the active element portion includes a plurality of sets of the trench, the gate insulating film, and the gate electrode, and in the active element portion, an interval between two adjacent gate electrodes. Is preferably 2.5 ⁇ m or more.
  • the active element portion includes a plurality of sets of the trench, the gate insulating film, and the gate electrode, and in the active element portion, an interval between two adjacent gate electrodes. Is preferably 5 times or more the width of the metal plug.
  • the contact hole is formed to a deeper position than a bottom surface of the first conductivity type high concentration diffusion region.
  • the depth position of the deepest portion of the base region is 0. 0. It is preferably in the range of 5 ⁇ m to 2.0 ⁇ m.
  • the second conductivity type high-concentration diffusion region penetrates the base region from the bottom surface of the metal plug and the second conductivity type column region or the first conductivity type. Preferably, it is formed so as to reach the column region.
  • a method for manufacturing a power semiconductor device according to the present invention is a method for manufacturing a power semiconductor device according to the present invention, wherein the low resistance semiconductor layer is formed at predetermined intervals along a predetermined direction.
  • a semiconductor for preparing a semiconductor substrate comprising a plurality of first conductivity type column regions arranged and a plurality of second conductivity type column regions arranged alternately with the first conductivity type column regions along the predetermined direction
  • the first conductivity type column region is defined in the base element preparation step and is defined in the active element portion after manufacture, and viewed from the upper surface side which is the surface side of the first conductivity type column region and the second conductivity type column region.
  • the electrode is parallel to the predetermined direction and after manufacturing.
  • the semiconductor substrate is viewed in a predetermined cross section including the second region, a predetermined second conductivity type column region closest to the second region of the second conductivity type column region in the first region;
  • One or more first conductivity type column regions between a predetermined first conductivity type column region closest to the second region among the first conductivity type column regions in contact with the trench after formation of the trench The trench is formed so as to exist.
  • the power semiconductor device of the present invention since the metal plug is provided, it is not necessary to form a contact hole having a large diameter as in the case of the power MOSFET 900, and a miniaturized power semiconductor device can be obtained. As a result, the power semiconductor device according to the present invention is a power semiconductor device that meets the demand for cost reduction and miniaturization of electronic equipment.
  • the power semiconductor device of the present invention since it has a super junction structure composed of first conductivity type column regions and second conductivity type column regions arranged alternately, it is high as in the case of the power MOSFET 900. The on-resistance can be lowered while maintaining the breakdown voltage.
  • the active element portion is closest to the gate pad portion in the second conductivity type column region when the power semiconductor device is viewed in a predetermined cross section with the metal plug.
  • the power semiconductor device of the present invention even when the holes or electrons of the electron-hole pair generated in the gate pad portion are not sufficiently recovered by the metal plug near the gate pad portion, It can collect
  • holes or electrons are a specific gate insulating film, an interface between a specific gate insulating film and a specific gate electrode, Alternatively, it is possible to prevent damage to the interface between the n ⁇ -type column region and the specific gate insulating film, resulting in so-called gate breakdown or fluctuation of electrical characteristics due to deterioration of the specific gate insulating film. For this reason, the power semiconductor device of this invention turns into a power semiconductor device with a large destruction tolerance.
  • the power semiconductor device of the present invention satisfies the demand for cost reduction and downsizing of electronic equipment, can reduce the on-resistance while maintaining a high breakdown voltage, and has a large breakdown resistance.
  • a metal plug is formed, and in the semiconductor substrate preparation step, a semiconductor substrate including a plurality of first conductivity type column regions and a plurality of second conductivity type column regions is prepared, and In the trench formation step, when the semiconductor substrate is viewed in a predetermined cross section, a predetermined second conductivity type column region and a predetermined first conductivity type column region are defined in the first region defined in the active element portion after manufacture. Since the trench is formed so that one or more first conductivity type column regions exist between them, it is possible to reduce the on-resistance while maintaining a high breakdown voltage while satisfying the demand for cost reduction and downsizing of electronic equipment. And the power semiconductor device of this invention with a large destruction tolerance can be manufactured.
  • the power semiconductor device of the present invention is a trench compared to a conventional power semiconductor device having a super junction structure (for example, the power MOSFET 900 according to the background art). From this point of view, it is impossible to “decrease the on-resistance”.
  • the power semiconductor device of the present invention has an effect that “on resistance is hardly increased and a high breakdown voltage can be maintained as compared with a conventional power semiconductor device having a super junction structure”.
  • FIG. 1 is a cross-sectional view showing a part of a power semiconductor device 100 according to Embodiment 1 (hereinafter, “a cross-sectional view showing a part of a power semiconductor device” is simply referred to as “cross-sectional view”).
  • FIG. 1 corresponds to an A1-A1 cross section of FIG. 2 described later.
  • Reference numeral 110 denotes a semiconductor substrate.
  • FIG. 2 is a plan view showing a part of the power semiconductor device 100 according to the first embodiment (also referred to as a top view.
  • the “plan view showing a part of the power semiconductor device” is simply referred to as “plan view”). is there.
  • FIG. 1 is a cross-sectional view showing a part of a power semiconductor device 100 according to Embodiment 1 (hereinafter, “a cross-sectional view showing a part of a power semiconductor device” is simply referred to as “cross-sectional view”).
  • FIG. 1 corresponds to an A1-A1 cross section of FIG. 2
  • FIG. 2 components other than the gate electrode 122, the metal plug 130, the gate pad electrode 135, and the gate finger 138 are not shown or indicated for easy understanding of the configuration of the gate electrode 122 and the metal plug 130. Not displayed. In FIG. 2, the structure outside the gate finger 138 (such as a breakdown voltage region) is not shown. To explain how holes h are extracted to the source electrode 134 through the p + -type diffusion region 132 and the metal plug 130 at the time of avalanche breakdown and reverse recovery of the body diode in the power semiconductor device 100 according to the first embodiment. FIG. The arrows in FIG. 3 roughly indicate the movement path of the holes h.
  • FIG. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • 4A to 4D are process diagrams. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • FIG. 7A to FIG. 7D are process diagrams.
  • FIG. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • FIG. 8A to FIG. 8C are process diagrams.
  • FIG. 6 is a cross-sectional view of a power semiconductor device 102 according to a second embodiment.
  • FIG. 5 is a cross-sectional view of a power semiconductor device 104 according to a third embodiment.
  • FIG. 6 is a cross-sectional view of a power semiconductor device 106 according to a fourth embodiment.
  • FIG. 9 is a cross-sectional view of a power semiconductor device 108 according to a fifth embodiment.
  • 10 is a cross-sectional view of a power semiconductor device 100A according to Modification 1.
  • FIG. FIG. 10 is a plan view of a power semiconductor device 100B according to Modification 2.
  • FIG. 1 is a cross-sectional view of a power semiconductor device 100A according to Modification 1.
  • FIG. 10 is a plan view of a power semiconductor device 100B according to Modification 2.
  • FIG. 14 components other than the gate electrode 122, the metal plug 130, the gate pad electrode 135, and the gate finger 138 are not shown or indicated by reference numerals in order to make the configuration of the gate electrode 122 and the metal plug 130 easier to see. Not displayed.
  • the structure outside the gate finger 138 (such as a withstand voltage region) is not shown. It is sectional drawing of 100 C of power semiconductor devices which concern on the modification 3. It is sectional drawing of power semiconductor device 100D which concerns on the modification 4. It is sectional drawing of power MOSFET900 which concerns on background art.
  • Reference numeral 910 denotes a semiconductor substrate.
  • Embodiment 1 Configuration of Power Semiconductor Device 100 According to Embodiment 1
  • the power semiconductor device 100 according to Embodiment 1 is a trench gate power MOSFET used for various power supply devices such as a DC-DC converter.
  • the breakdown voltage of the power semiconductor device 100 according to the first embodiment is 300V or more, for example, 600V.
  • the power semiconductor device 100 has a super junction structure including n ⁇ -type column regions 113 and p ⁇ -type column regions 115 arranged alternately, and n
  • the active element portion R1 which is a region where the source electrode 134 is formed when viewed from the upper surface side which is the surface side of the ⁇ type column region 113 and the p ⁇ type column region 115 and the gate pad electrode 135 which is viewed from the upper surface side are formed.
  • This is a power semiconductor device in which a gate pad portion R2 as a region is defined.
  • the active element portion R1 includes an n + -type low-resistance semiconductor layer 112, a plurality of n ⁇ -type column regions 113 arranged at predetermined intervals along a predetermined direction, and an n ⁇ -type column along a predetermined direction.
  • a plurality of p ⁇ -type column regions 115 alternately arranged with the regions 113, a p-type base region 116 formed on the surfaces of the n ⁇ -type column region 113 and the p ⁇ -type column region 115, and the upper surface side.
  • the trench 118 is formed in a region where the n ⁇ -type column region 113 is present and penetrates the base region 116 to a depth position reaching the n ⁇ -type column region 113, and is formed on the inner peripheral surface of the trench 118.
  • the gate insulating film 120, the gate electrode 122 embedded inside the trench 118 via the gate insulating film 120, and a part of the trench are disposed on the surface of the base region 116.
  • the contact hole 128 is formed in a region where at least the p ⁇ type column region 115 exists, passes through the interlayer insulating film 126 and reaches at least the base region 116, and the contact hole 128 is filled with a predetermined metal.
  • the p + -type diffusion region 132 having an impurity concentration higher than that of the base region 116 and in contact with the bottom surface of the metal plug 130, and the interlayer insulating film 126.
  • a drain electrode 136 formed on the low resistance semiconductor layer 112.
  • the gate pad portion R2 includes a low resistance semiconductor layer 112 common to the active element portion R1, an n ⁇ type column region 113, a p ⁇ type column region 115, a base region 116 common to the active element portion R1, and an active element.
  • An interlayer insulating film 126 common to the part R1, a gate pad electrode 135 formed on the interlayer insulating film 126, and a drain electrode 136 common to the active element part R1 are provided.
  • n at the gate pad portion R2 - -type column region 113 and p - type column regions 115 in the active element portion R1 n - having type column region 115 the same configuration and function - -type column region 113 and p.
  • a gate finger 138 is electrically connected to the gate pad electrode 135 (see FIG. 2). Note that the region where the gate finger 138 is formed when viewed from the upper surface side is not included in the active element portion R1 or the gate pad portion R2.
  • the active element portion R1 includes the gate in the p ⁇ type column region 115.
  • One n ⁇ -type column region 113B is provided.
  • the n ⁇ -type column region 113B is a portion of the n ⁇ -type column region 113 that is not in contact with the trench 118.
  • the power semiconductor device 100 includes a trench 118, a gate insulating film 120, and a gate electrode 122 in one or more regions (one region in the first embodiment) closest to the gate pad portion R2 in the region where the n ⁇ type column region 113 exists. It can be said that this is a power semiconductor device in which is not formed.
  • the first conductivity type impurity is an n-type impurity
  • the second conductivity type impurity is a p-type impurity. Therefore, in power semiconductor device 100, n ⁇ type column region 113 corresponds to the first conductivity type column region, and p ⁇ type column region 115 corresponds to the second conductivity type column region.
  • the source region 124 corresponds to the first conductivity type high concentration diffusion region
  • the p + type diffusion region 132 corresponds to the second conductivity type high concentration diffusion region.
  • the source electrode 134 corresponds to an active element electrode.
  • Predetermined p ⁇ type column region 115A is simply the p ⁇ type column region 115 located at a predetermined position with a special reference numeral, and has the same configuration as other p ⁇ type column regions 115.
  • the predetermined n - is the same relationship between the type column regions 113 - -type column regions 113A and the n - -type column region 113B and the other n. For this reason, in the present specification, when only “p ⁇ type column region 115” is described, a predetermined p ⁇ type column region 115A is also included, and when only “n ⁇ type column region 113” is described, Predetermined n ⁇ type column region 113A and n ⁇ type column region 113B are also included.
  • the active element portion R1 of the power semiconductor device 100 includes a plurality of sets of trenches 118, gate insulating films 120, and gate electrodes 122.
  • the trench 118, the gate electrode 122, the source region 124, the contact hole 128, and the metal plug 130 are all formed in a stripe shape when viewed in plan (see FIG. 2). ).
  • the gate electrode 122 is connected to the gate pad electrode 135 or the gate finger 138 at a connection portion (not shown).
  • An interval (pitch width) between two gate electrodes 122 adjacent to each other is 5 times or more the width (stripe width) of the metal plug 130.
  • the interval between two adjacent gate electrodes 122 is, for example, 2.5 ⁇ m or more, for example, 10 ⁇ m.
  • the trench 118, the gate insulating film 120, and the gate electrode 122 according to the present invention that are closest to the gate pad portion R2 when viewed along a predetermined direction are specified.
  • the trench 118A, the specific gate insulating film 120A, and the specific gate electrode 122A will be described.
  • the structures of the specific trench 118A, the specific gate insulating film 120A, and the specific gate electrode 122A are the same as those of the trench 118, the gate insulating film 120, and the gate electrode 122, respectively.
  • a specific trench 118A is included, and when it is simply described as “gate insulating film 120”, a specific gate insulating film 120A is also included.
  • gate electrode 122 a specific gate electrode 122A is also included.
  • adjacent to each other is a concept that includes not only the case of viewing as a whole but also the case of viewing in a predetermined cross section.
  • Explaining the trench as an example for example, even when the trenches are in a lattice shape and the trenches are connected to each other, they are adjacent to each other when viewed in a predetermined cross-section (connected to each other).
  • not present is included in “two trenches adjacent to each other”.
  • the position corresponding to “between adjacent components” includes not only a position on a straight line connecting the components but also a position slightly deviated from the straight line.
  • the thickness of the low resistance semiconductor layer 112 is, for example, in the range of 100 ⁇ m to 400 ⁇ m, and the impurity concentration of the low resistance semiconductor layer 112 is, for example, in the range of 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3. is there.
  • the distance from the lower surface of the base region 116 to the upper surface of the low-resistance semiconductor layer 112 is, for example, in the range of 5 ⁇ m to 120 ⁇ m.
  • the depth position of the deepest portion of the base region 116 is in the range of 0.5 ⁇ m to 2.0 ⁇ m, for example.
  • the impurity concentration of the base region 116 is in the range of, for example, 5 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the plurality of n ⁇ -type column regions 113 are connected by n ⁇ -type regions existing in the vicinity of the low-resistance semiconductor layer 112. It can be said that the n ⁇ type column region 113 is constituted by a part of the n ⁇ type region where the p ⁇ type column region 115 is not formed. The plurality of n ⁇ type column regions 113 may not be connected. In the present invention, various super junction structures can be used.
  • n ⁇ type column region 113 and p ⁇ type column region 115 have substantially the same width, and n ⁇ type column region 113 and p ⁇ type column region 115 are in a state in which charge balance is achieved. It has become.
  • the widths of the n ⁇ -type column region 113 and the p ⁇ -type column region 115 are each 6 ⁇ m, for example.
  • the impurity concentration of the n ⁇ -type column region 113 and the p ⁇ -type column region 115 is, for example, in the range of 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 16 cm ⁇ 3 , respectively.
  • the depth position of the deepest portion of the source region 124 is in the range of 0.1 ⁇ m to 0.4 ⁇ m, for example.
  • the impurity concentration of the source region 124 is in the range of, for example, 5 ⁇ 10 19 cm ⁇ 3 to 2 ⁇ 10 20 cm ⁇ 3 .
  • the depth of the trench 118 is, for example, 3 ⁇ m.
  • the gate insulating film 120 is formed of a silicon dioxide film having a thickness of, for example, 100 nm formed by a thermal oxidation method.
  • the gate electrode 122 is made of a low resistance polysilicon film formed by a CVD method and an ion implantation method.
  • the interlayer insulating film 126 is made of a PSG film having a thickness of, for example, 1000 nm formed by a CVD method.
  • the stripe width of the contact hole 128 and the metal plug 130 is, for example, 0.5 ⁇ m.
  • a barrier metal (not shown) is formed on the inner surface of the contact hole 128, and the metal plug 130 is formed by filling a predetermined metal into the contact hole 128 through the barrier metal.
  • the predetermined metal is, for example, tungsten.
  • the active element unit R1 when viewed from the top side, a predetermined n - type column regions - n between the type column regions 115A - -type column region 113A and the predetermined p Also in the region where 113B is formed, a contact hole 128, a metal plug 130 and a p + -type diffusion region 132 are provided.
  • active element portion R1 when viewed in a predetermined cross section, active element portion R1 has p ⁇ type column region 115 formed as viewed from the surface side of n ⁇ type column region 113 and p ⁇ type column region 115. Each region is provided with two sets of contact holes 128, metal plugs 130, and p + -type diffusion regions 132.
  • the source region 124 is formed only between the two trenches 118 adjacent to each other and between the trench 118 and the metal plug 130 closest to the trench 118. In other words, the source region 124 is not formed between the two metal plugs 130 adjacent to each other.
  • the metal plugs 130 are formed at equal intervals.
  • the interval between a certain trench 118 and the metal plug 130 closest to the trench 118 is equal to the interval between two adjacent metal plugs 130.
  • the interval between the metal plugs 130 is equal to or longer than the width of the metal plug 130, for example, 0.5 ⁇ m or more.
  • the deepest position of the p + -type diffusion region 132 is formed deeper than the source region 124.
  • the impurity concentration of the p + -type diffusion region 132 is higher than the impurity concentration of the base region 116 and is, for example, in the range of 5 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the source electrode 134 is made of an aluminum-based metal (for example, Al—Cu-based alloy) having a thickness of, for example, 4 ⁇ m formed by sputtering.
  • the drain electrode 136 is formed of a multilayer metal film such as Ti—Ni—Au, and has a thickness of, for example, 0.5 ⁇ m over the entire multilayer metal film.
  • the behavior of the holes h at the time of avalanche breakdown and reverse recovery of the body diode is as shown in FIG. Details will be described later together with the effects of the power semiconductor device 100.
  • the power semiconductor device 100 according to Embodiment 1 can be manufactured by the method for manufacturing a power semiconductor device according to Embodiment 1 described below.
  • an n + type low-resistance semiconductor layer 112 a plurality of n ⁇ type column regions 113 arranged at predetermined intervals along a predetermined direction, and along a predetermined direction
  • a semiconductor substrate 110 having a plurality of p ⁇ -type column regions 115 arranged alternately with n ⁇ -type column regions 113 is prepared.
  • the semiconductor substrate 110 as described above can be prepared as follows, for example. First, a semiconductor substrate including an n + -type low-resistance semiconductor layer 112 and an n ⁇ -type region 114 formed on the low-resistance semiconductor layer 112 is prepared (see FIG. 4A).
  • an appropriate semiconductor substrate can be used.
  • a semiconductor substrate in which an n ⁇ type region 114 is formed on an n + type low resistance semiconductor layer 112 by an epitaxial growth method is used. it can.
  • the surface of the n ⁇ -type region 114 is oxidized to form an oxide film 114 ′ (see FIG. 4B).
  • a mask (not shown) having an opening corresponding to the p ⁇ type column region 115 is formed on the oxide film 114 ′, and etching is performed using the mask to form the n ⁇ type region 114.
  • An opening is formed (see FIG. 4C).
  • a p ⁇ -type semiconductor layer 115 ′ is formed by an epitaxial growth method (see FIG. 4D).
  • the p ⁇ type column region 115 is formed by removing the p ⁇ type semiconductor layer 115 ′ except for the inside of the opening of the n ⁇ type region 114 by CMP, and then the oxide film 114 ′ is etched. It is removed (see FIG. 5A).
  • a mask (not shown) having an opening corresponding to the trench 118 is formed on the surface of the n ⁇ -type region 114, and etching is performed using the mask.
  • etching is performed using the mask.
  • n - -type trench 118 in the region column region 113 is present - -type column region 113 and p - type n when viewed from the upper side is the surface side of the column region 115 (See FIG. 5 (b)).
  • the mask is removed and the surface of the trench 118 is prepared by sacrificial oxidation.
  • a predetermined cross section (for example, a cross section shown in FIG. 5B) including the second region P2 parallel to the predetermined direction and defined in the gate pad portion R2 after manufacture. ),
  • the trench 118 is formed as follows.
  • the trench 118 after formation of the trench 118 Trench 118 is formed such that n ⁇ -type column region 113B exists between predetermined n ⁇ -type column region 113A closest to second region P2 among n ⁇ -type column regions 113 in contact with the second region P2. That is, in the trench 118 forming step in the first embodiment, one or more regions (one region in the first embodiment) closest to the second region P2 among the regions where the n ⁇ -type column region 113 exists in the first region P1. In this case, the trench 118 is not formed.
  • a thermal oxide film 120 ′ is formed by thermal oxidation on the surface of the n ⁇ -type region 114 including the inner peripheral surface of the trench 118 (see FIG. 5C). At this time, the thermal oxide film on the inner peripheral surface of the trench 118 becomes the gate insulating film 120. Thereafter, polysilicon 122 ′ is deposited on the thermal oxide film 120 ′. Next, n-type impurities (for example, phosphorus) are ion-implanted into the entire surface of the polysilicon 122 ′ (see FIG. 5D) and thermally diffused. Next, the polysilicon is removed except for the inside of the trench 118. Thus, the gate electrode 122 is formed inside the trench 118 via the gate insulating film 120 (see FIG. 6A).
  • ions of p-type impurities for example, boron
  • the p-type impurity is thermally diffused to form the base region 116 from the surface of the n ⁇ -type column region 113 and the p ⁇ -type column region 115 to a depth position shallower than the bottom of the trench 118 (FIG. 6 ( see c)).
  • Source region 124 formation step (first conductivity type high concentration diffusion region formation step)
  • a mask M1 having openings corresponding to the source region 124, the gate insulating film 120, and the gate electrode 122 is formed on the thermal oxide film 120 ′, and n-type impurities (for example, arsenic) are ion-implanted through the mask M1. (See FIG. 6 (d)).
  • the source region 124 is formed on the surface of the base region 116 so that at least part of the source region 124 is exposed on the inner peripheral surface of the trench 118 (see FIG. 7A). ).
  • an interlayer insulating film 126 that covers the base region 116, the source region 124, the gate insulating film 120, and the gate electrode 122 is formed (see FIG. 7B). Specifically, a BPSG film is formed on the thermal oxide film 120 ′ and the gate electrode 122 by a CVD method. As a result, an interlayer insulating film 126 composed of the thermal oxide film 120 ′ and the BPSG film is formed.
  • a mask (not shown) having an opening corresponding to the contact hole 128 is formed on the surface of the interlayer insulating film 126.
  • a region which is defined in the active element portion R1 after manufacturing and where the p ⁇ -type column region 115 exists when viewed from the surface side of the n ⁇ -type column region 113 and the p ⁇ -type column region 115.
  • a contact hole 128 is formed by etching so as to penetrate the interlayer insulating film 126 and reach the base region 116. After the etching, the mask is removed (see FIG. 7C).
  • Step of forming p + type diffusion region 132 (second conductivity type high concentration diffusion region formation step)
  • p-type impurities for example, boron
  • p + -type diffusion region 132 that contacts the bottom surface of the contact hole 128 is formed by thermally diffusing the p-type impurity.
  • a barrier metal (not shown) is formed on the inner surface of the contact hole 128 by sputtering, and the barrier metal is activated.
  • a tungsten film is formed on the barrier metal by a CVD method to fill the contact hole 128 with tungsten through the barrier metal.
  • the tungsten on the interlayer insulating film 126 is removed by a CMP method, leaving the tungsten only inside the contact hole 128 to form a metal plug 130 (see FIG. 8B).
  • the barrier metal composition include titanium nitride (TiN), titanium tungsten (TiW), and molybdenum silicon (MoSi).
  • Step 10 Step of forming source electrode 134, gate pad electrode 135, and drain electrode 136
  • an Al—Cu-based material is formed on the interlayer insulating film 126 in the first region P1 defined in the active element portion R1 after manufacturing by sputtering.
  • An alloy film is formed, and a source electrode 134 that is electrically connected to the base region 116, the source region 124, and the p + -type diffusion region 132 through the metal plug 130 is formed.
  • a gate pad electrode 135 that is separated from the source electrode 134 is formed on the interlayer insulating film 126 in the second region P2 defined in the gate pad portion R2 after manufacturing by sputtering.
  • the gate finger 138 electrically connected to the gate pad electrode 135 is formed on the interlayer insulating film 126 by the same sputtering method.
  • the source electrode 134, the gate pad electrode 135, and the gate finger 138 may be formed together and then separated by etching or the like, or may be formed separately.
  • a metal film is formed in the order of Ti, Ni, and Au on the low-resistance semiconductor layer 112, and a drain electrode 136 is also formed (see FIG. 8C).
  • the power semiconductor device 100 according to the first embodiment can be manufactured.
  • the power semiconductor device 100 according to Embodiment 1 is a power semiconductor device that meets the demand for cost reduction and downsizing of electronic devices.
  • the power semiconductor device 100 since the power semiconductor device 100 according to the first embodiment has a super junction structure composed of alternately arranged n ⁇ type column regions 113 and p ⁇ type column regions 115, it is the same as in the case of the power MOSFET 900. In addition, the on-resistance can be lowered while maintaining a high breakdown voltage.
  • the active element portion R1 when the power semiconductor device 100 is provided with the metal plug 130 and viewed in a predetermined cross section, the active element portion R1 has the predetermined p ⁇ type column region 115A.
  • N ⁇ type column region 113B (in other words, provided with an n ⁇ type column region not in contact with trench 118 at a location close to gate pad portion R2) between a predetermined n ⁇ type column region 113A and a metal plug
  • many metal plugs 130 can be arranged between the gate pad portion R2 and the specific trench 118A.
  • the power semiconductor device 100 even when the holes h of the electron-hole pairs generated in the gate pad portion R2 are not sufficiently recovered by the metal plug 130 near the gate pad portion R2. It can be recovered by another metal plug 130 before passing near the specific trench 118A (see FIG. 3).
  • the holes h are generated in the specific gate insulating film 120A, the specific gate insulating film 120A, and the specific gate electrode at the time of avalanche breakdown and reverse recovery of the body diode. Damage to the interface with 122A, or the interface between the n ⁇ type column region 113 and the specific gate insulating film 120A, leading to fluctuations in electrical characteristics due to so-called gate breakdown or deterioration of the specific gate insulating film 120A. Can be prevented. For this reason, the power semiconductor device 100 according to the first embodiment is a power semiconductor device having a large breakdown resistance.
  • the power semiconductor device 100 according to the first embodiment satisfies the demand for cost reduction and downsizing of electronic equipment, can reduce the on-resistance while maintaining a high breakdown voltage, and has a large breakdown resistance. It becomes.
  • the contact hole 128, the metal plug 130, and the p + type diffusion region 132 are also formed in the region where the n ⁇ type column region 113B is formed as viewed from the upper surface side. Therefore, the number of metal plugs 130 existing between the gate pad portion R2 and the specific gate insulating film 120A can be increased to increase the hole recovery rate, and as a result, the holes are generated in the specific gate insulating film 120A.
  • the interface between the specific gate insulating film 120A and the specific gate electrode 122A or the interface between the n ⁇ type column region 113 and the specific gate insulating film 120A is damaged, so-called gate breakdown or the specific gate insulating film. It is possible to more reliably prevent the electric characteristics from being changed due to the deterioration of 120A. For this reason, the power semiconductor device 100 according to the first embodiment can further increase the breakdown tolerance.
  • the active element portion R1 when viewed in a predetermined cross section, has one per region where the p ⁇ -type column region 115 is formed when viewed from the upper surface side. Since each of the contact hole 128, the metal plug 130, and the p + type diffusion region 132 is provided, the number of the metal plug 130 existing between the gate pad portion R2 and the specific gate insulating film 120A is increased by the configuration. As a result, the hole can be identified as a specific gate insulating film 120A, an interface between the specific gate insulating film 120A and the specific gate electrode 122A, or the n ⁇ -type column region 113.
  • the power semiconductor device 100 according to the first embodiment can further increase the breakdown tolerance.
  • the active element portion R1 when viewed in a predetermined cross section, is p ⁇ as viewed from the surface side of the n ⁇ type column region 113 and the p ⁇ type column region 115.
  • Each region in which the type column region 115 is formed includes two sets of contact holes 128, metal plugs 130, and p + type diffusion regions, so that the distance between the trench 118 and the p + type diffusion region in plan view. Becomes shorter. Therefore, at the time of avalanche breakdown and reverse recovery of the body diode, the moving distance until carriers (holes) generated at the bottom of the trench 118 are extracted to the source electrode 134 is shortened, and the base region 116 and the metal plug 130 are separated.
  • a parasitic transistor composed of the source region 124 (n-type), the base region 116 (p-type) and the n ⁇ -type column region 113 (first conductivity type column region, n-type) is turned on.
  • the power semiconductor device 100 can further increase the breakdown resistance (particularly, the resistance to avalanche breakdown and di / dt breakdown of the MOSFET) of the semiconductor device as a whole.
  • the area of the boundary surface between the source region 124 and the base region 116 is narrowed, and carriers (holes) in the base region 116 do not easily enter the source region 124. Also, the parasitic transistor (parasitic npn transistor) described above becomes difficult to turn on, and from this point of view, the power semiconductor device 100 can further increase the breakdown tolerance of the entire semiconductor device.
  • the contact hole 128, the metal plug 130, and the p + type diffusion region is provided for each region where the p ⁇ type column region 115 is formed.
  • the contact resistance can be reduced more than in the case.
  • the source region 124 is formed only between the trench 118 adjacent to each other and between the trench 118 and the metal plug 130 closest to the trench 118. Therefore, the area of the “boundary surface between the source region 124 and the base region 116” can be reduced to make it difficult for the holes h to enter the source region 124. As a result, the source region 124 (n-type), the base region It is possible to make it difficult to turn on a parasitic transistor (parasitic npn transistor) composed of 116 (p-type) and n ⁇ -type column region 113 (first conductivity type column region, n-type).
  • parasitic transistor parasitic transistor
  • the fine metal plug 130 is formed using tungsten that is easy to fill in the fine (small diameter or width) contact hole 128. As a result, the power semiconductor device 100 can be easily miniaturized.
  • the contact hole 128 and the metal plug 130 can be miniaturized using tungsten.
  • the source electrode 134 can be formed relatively flat. Therefore, according to the power semiconductor device 100 according to the first embodiment, even if wire bonding is performed on the source electrode 134 during mounting, stress due to ultrasonic waves can be prevented from being concentrated on a part of the interlayer insulating film 126. As a result, it is possible to prevent the power semiconductor device 100 from being destroyed.
  • the gate capacitance can be reduced.
  • the amount of electric charge that the gate drive circuit (connected to the power semiconductor device 100) takes in and out of the gate electrode 122 during switching can be reduced, and drive loss can be reduced. That is, (1) at the time of turn-on, the gate drive circuit applies a positive bias to the gate electrode 122 to flow a gate current.
  • the gate charge amount is obtained by multiplying the gate current amount by the energization time.
  • the gate drive circuit applies a negative bias or 0 bias to the gate electrode 122 to draw out the gate current.
  • the gate current amount is maintained at the same level as before and the energization time is shortened, the product of the gate current amount and the energization time can be reduced.
  • the amount of electric charge that the gate drive circuit takes in and out of the gate electrode can be reduced. As a result, drive loss can be reduced.
  • a large external gate resistance between the gate electrode 122 and the gate drive circuit in order to intentionally slow down the switching speed of the power semiconductor device 100 and avoid ringing or noise in the circuit.
  • the gate current amount is effective to reduce the gate current amount, and the energization time can be lengthened and the switching time can be extended. Therefore, the gate charge amount that is the product of the gate current amount and the energization time. Remains small, and as a result, drive loss can be reduced. Therefore, as described in the above (1) and (2), the amount of charge that the gate drive circuit takes in and out of the gate electrode 122 during switching can be reduced, and as a result, drive loss can be reduced. it can.
  • the switching speed can be increased and the circuit can be operated at high speed.
  • the possibility of ringing and noise occurring in the circuit increases, and the power semiconductor device 100 may enter an avalanche state or be exposed to steep di / dt when the body diode reversely recovers. Will increase.
  • the resistance to breakdown is increased, so that the risk of the power semiconductor device 100 being damaged in actual operation is reduced.
  • a large external gate resistor is inserted between the gate electrode 122 and the gate drive circuit in order to intentionally slow down the switching speed of the power semiconductor device 100 and avoid the occurrence of ringing or noise in the circuit.
  • the external gate resistor has an effect of reducing the gate current amount, and can increase the energization time and extend the switching time. As a result, the switching speed becomes slow and the switching time becomes long, so that dv / dt becomes slow, and the occurrence of ringing and noise in the circuit can be avoided.
  • the power semiconductor device 100 by reducing the gate capacitance, it is possible to widen the adjustment speed of the switching speed without losing the effect of reducing the drive loss, and as a result, from the application circuit. Can answer a wide range of requests.
  • the interval between the two adjacent gate electrodes 122 is not less than five times the width of the metal plug 130, and the interval between the two adjacent gate electrodes 122 is the metal. Since it becomes wider with respect to the plug 130 and the volume of the gate electrode 122 can be made relatively small, this also makes it possible to reduce the gate capacitance. As a result, at the time of switching, the amount of charge that the gate drive circuit takes in and out of the gate electrode 122 can be reduced, and drive loss can be reduced.
  • the distance between the two adjacent gate electrodes 122 is not less than 5 times the width of the metal plug 130, which also reduces the gate capacitance. As a result, it is possible to widen the adjustment speed of the switching speed without losing the effect of reducing the drive loss, and as a result, it is possible to respond widely to requests from the application circuit.
  • the contact hole 128 is formed to a deeper position than the bottom surface of the source region 124, the p + type diffusion region formed at the bottom of the contact hole 128. Therefore, it is possible to prevent the impurity concentration and area of the source region 124 from being changed from the time of design due to the contact between the source region 124 and the source region 124, and as a result, the characteristics of the power semiconductor device 100 are changed. Can be prevented.
  • the depth of the base region 116 is within a range of 0.5 ⁇ m to 2.0 ⁇ m. Therefore, it is not necessary to diffuse impurities at a high temperature for a long time in the manufacturing process, and the power semiconductor device is suitable for a miniaturized structure.
  • the metal plug 130 is formed, and the semiconductor substrate 110 including the plurality of n ⁇ -type column regions 113 and the plurality of p ⁇ -type column regions 115 in the semiconductor substrate 110 preparation step.
  • the step of forming the trench 118 when the semiconductor substrate 110 is viewed in a predetermined cross section, in the first region P1, between the predetermined p ⁇ type column region 115A and the predetermined n ⁇ type column region 113A Since the trench 118 is formed so that the n ⁇ -type column region 113B exists in the semiconductor device, the demand for cost reduction and downsizing of the electronic equipment can be satisfied, the on-resistance can be reduced while maintaining a high breakdown voltage, and the breakdown can be achieved.
  • the power semiconductor device 100 according to the first embodiment having a large tolerance can be manufactured.
  • the power semiconductor device 102 according to the second embodiment basically has the same configuration as that of the power semiconductor device 100 according to the first embodiment, but the number of sets of contact holes, metal plugs, and p + type diffusion regions is the number of the embodiments. 1 is different from that of the power semiconductor device 100 according to 1. That is, in the power semiconductor device 102 according to the second embodiment, as shown in FIG. 9, when viewed in a predetermined cross section, the active element portion R1 includes the surfaces of the n ⁇ type column region 113 and the p ⁇ type column region 115. A contact hole 128, a metal plug 130, and a p + type diffusion region 132 are provided for each region where the n ⁇ type column region 113 or the p ⁇ type column region 115 is formed as viewed from the side.
  • the power semiconductor device 102 according to the second embodiment is different from the power semiconductor device 100 according to the first embodiment in the number of sets of contact holes, metal plugs, and p + -type diffusion regions, but includes a metal plug 130 and a super
  • the n ⁇ type column region 113B is provided between the predetermined p ⁇ type column region 115A and the predetermined n ⁇ type column region 113A.
  • the power semiconductor device 102 according to the second embodiment has the same configuration as that of the power semiconductor device 100 according to the first embodiment except for the number of pairs of contact holes, metal plugs, and p + type diffusion regions.
  • the power semiconductor device 100 according to the first embodiment has a corresponding effect among the effects of the power semiconductor device 100.
  • the power semiconductor device 104 according to the third embodiment basically has the same configuration as that of the power semiconductor device 100 according to the first embodiment, but the first conductivity type column region (n ⁇ type column region 113B) as viewed from the upper surface side. ) is a contact hole in a region which is formed, different from the case of the power semiconductor device 100 according to the first embodiment in that the metal plug and the p + -type diffusion region is not formed (see FIG. 10.).
  • the power semiconductor device 104 according to the third embodiment is different from the first embodiment in that the contact hole, the metal plug, and the p + type diffusion region are not formed in the region where the n ⁇ type column region 113B is formed as viewed from the upper surface side.
  • a metal plug 130 is provided, a super junction structure is provided, and n between the predetermined p ⁇ type column region 115A and the predetermined n ⁇ type column region 113A. Since the ⁇ type column region 113B is provided, as in the case of the power semiconductor device 100 according to the first embodiment, the on-resistance can be reduced while satisfying the demand for cost reduction and downsizing of the electronic equipment and maintaining a high breakdown voltage. This is a power semiconductor device that can be made and has a high breakdown strength.
  • the contact hole, the metal plug, and the p + type diffusion region are not formed in the region where the n ⁇ type column region 113B is formed as viewed from the upper surface side. Since it has the same configuration as that of the power semiconductor device 100 according to the first embodiment in respect of the point, the power semiconductor device 100 according to the first embodiment has a corresponding effect.
  • the power semiconductor device 106 according to the fourth embodiment basically has the same configuration as that of the power semiconductor device 100 according to the first embodiment, but the depths of the contact hole, the metal plug, and the p + -type diffusion region are the first embodiment. This is different from the case of the power semiconductor device 100 according to the above. That is, in the power semiconductor device 106 according to the fourth embodiment, as shown in FIG. 11, the p + type diffusion region 132 passes through the base region 116 from the bottom surface of the metal plug 130 and reaches the p ⁇ type column region 115. Is formed. In the fourth embodiment, the depth of the contact hole 128 and the metal plug 130 is deeper than that of the first embodiment in accordance with the above configuration.
  • the power semiconductor device 106 according to the fourth embodiment differs from the power semiconductor device 100 according to the first embodiment in the depths of the contact hole, the metal plug, and the p + -type diffusion region, but the metal plug 130 is provided.
  • the power semiconductor device according to the first embodiment includes the super junction structure and the n ⁇ type column region 113B between the predetermined p ⁇ type column region 115A and the predetermined n ⁇ type column region 113A.
  • a power semiconductor device that satisfies the demand for cost reduction and downsizing of electronic equipment can reduce the on-resistance while maintaining a high breakdown voltage, and has a large breakdown resistance.
  • p + -type diffusion region 132 from the bottom surface of the metal plug 130 extends through the base region 116 p - is formed so as to reach the type column regions 115 That is, since the p + -type diffusion region 132 is formed deep, the electric field strength in the vicinity of the boundary surface between the bottom of the p + -type diffusion region 132 and the p ⁇ -type column region 115 increases. For this reason, impact ionization is likely to occur near the boundary surface, and electron-hole pairs are likely to be generated at the time of avalanche breakdown.
  • the holes or electrons of the electron-hole pair generated in the vicinity of the boundary surface do not pass through the vicinity of the gate insulating film 120 and pass through the p + -type diffusion region 132 and the metal plug 130 existing in the vicinity of the generated place. Collected by the source electrode 134.
  • the breakdown tolerance of the entire semiconductor device can be further increased.
  • the electric field strength is dispersed due to the presence of the p + type diffusion region 132 reaching the p ⁇ type column region 115, and the bottom of the trench 118 and the n ⁇ type column region 113.
  • the electric field strength in the vicinity of the boundary surface is reduced. That is, in the power semiconductor device 106 according to the fourth embodiment, the degree to which holes generated during avalanche breakdown are accelerated by the electric field (carrier energy) is reduced. Therefore, the gate breakdown and the gate insulating film 120 due to avalanche breakdown are reduced. Variations in electrical characteristics due to deterioration are less likely to occur. Therefore, the power semiconductor device 106 according to the fourth embodiment can further increase the breakdown tolerance of the semiconductor device as a whole from this viewpoint.
  • the power semiconductor device 106 according to the fourth embodiment has the same configuration as the power semiconductor device 100 according to the first embodiment except for the depths of the contact hole 128, the metal plug 130, and the p + -type diffusion region.
  • the power semiconductor device 100 according to the first embodiment has a corresponding effect among the effects.
  • the power semiconductor device 108 according to the fifth embodiment basically has the same configuration as that of the power semiconductor device 100 according to the first embodiment, but the number of sets of contact holes, metal plugs, and p + type diffusion regions is the number of the embodiments. 1 is different from that of the power semiconductor device 100 according to 1. That is, in the power semiconductor device 108 according to the fifth embodiment, as shown in FIG. 12, when viewed in a predetermined cross section, the active element portion R1 has the n ⁇ type column region 113 or the p ⁇ type as viewed from the upper surface side. For each region where the column region 115 is formed, four sets of contact holes 128, metal plugs 130, and p + -type diffusion regions 132 are provided.
  • the number of sets of contact holes, metal plugs, and second conductivity type high-concentration diffusion regions is not limited to one set, two sets, or four sets.
  • the power semiconductor device according to the present invention has a contact hole, a metal plug, and a second conductivity type high-concentration diffusion for each region where the first conductivity type column region or the second conductivity type column region is formed as viewed from the upper surface side. Three or five or more regions may be provided. Further, the number of the sets per one first conductivity type column region and the number of the sets per one second conductivity type column region may be the same or different.
  • the power semiconductor device of the present invention includes a contact hole, a metal plug, and a second conductivity type on the boundary between the region where the first conductivity type column region is formed and the region where the second conductivity type column region is formed.
  • a high concentration diffusion region may be provided.
  • the power semiconductor device 108 according to the fifth embodiment is different from the power semiconductor device 100 according to the first embodiment in the number of sets of contact holes, metal plugs, and p + -type diffusion regions, but includes a metal plug 130 and a super
  • the n ⁇ type column region 113B is provided between the predetermined p ⁇ type column region 115A and the predetermined n ⁇ type column region 113A.
  • the number of sets of contact holes 128, metal plugs 130, and p + -type diffusion regions 132 per region is higher than that of the power semiconductor device 100 according to the first embodiment. Therefore, contact resistance can be further reduced.
  • the power semiconductor device 108 according to the fifth embodiment has the same configuration as that of the power semiconductor device 100 according to the first embodiment except for the number of pairs of contact holes, metal plugs, and p + type diffusion regions.
  • the power semiconductor device 100 according to the first embodiment has a corresponding effect among the effects of the power semiconductor device 100.
  • the predetermined p - has been described the case where the number of type column regions 113B is one as an example - n between the type column regions 113A - -type column region 115A with a predetermined n
  • the present invention is not limited to this.
  • the number of the n ⁇ -type column regions 113B between the predetermined p ⁇ -type column region 115A and the predetermined n ⁇ -type column region 113A may be two or more (for example, see Modification 1 shown in FIG. 13). .)
  • the metal plug 130 and the contact hole 128 are formed in a stripe shape in plan view (see FIG. 2), but the present invention is not limited to this.
  • the metal plug and the contact hole may be formed into a circular shape (columnar shape when viewed three-dimensionally), a rectangular frame shape, a circular frame shape, a lattice shape, or the like when viewed in plan.
  • the gate electrode 122 and the trench 118 are formed in a stripe shape in plan view (see FIG. 2), but the present invention is not limited to this.
  • the gate electrode and the trench may be formed in a lattice shape or a quadrangular shape (columnar shape when viewed three-dimensionally) or the like when viewed in plan.
  • the present invention can also be applied to a power semiconductor device in which a trench or a metal plug is present outside the gate finger (for example, see Modification 2 shown in FIG. 14).
  • the present invention is applied to a MOSFET as a power semiconductor device, but the present invention is not limited to this.
  • the present invention may be applied to an appropriate power semiconductor device such as an IGBT, a thyristor, a triac, or a diode.
  • the contact hole 128 is formed so as to reach the base region 116, but the present invention is not limited to this.
  • the contact hole may be formed to reach the second conductivity type column region. In this case, there is an effect that holes are more easily extracted to the source electrode at the time of avalanche breakdown.
  • the source region 124 is only between the two adjacent trenches 118 and between the trench 118 and the metal plug 130 closest to the trench 118.
  • the present invention is not limited to this.
  • the source region 124 may be formed between the metal plugs 130 adjacent to each other (see FIG. 15).
  • the contact hole 128 is formed to a depth position deeper than the bottom surface of the source region 124, but the present invention is not limited to this.
  • the contact hole 128 may be formed to a depth position shallower than the bottom surface of the source region 124 (see FIG. 16).

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Abstract

本発明のパワー半導体装置１００は、スーパージャンクション構造を有し、低抵抗半導体層１１２、ｎ－型コラム領域１１３、ｐ－型コラム領域１１５、ベース領域１１６、トレンチ１１８、ゲート絶縁膜１２０、ゲート電極１２２、ソース領域１２４、層間絶縁膜１２６、コンタクトホール１２８、金属プラグ１３０、ｐ＋型拡散領域１３２、ソース電極１３４及びゲートパッド電極１３５を備え、能動素子部Ｒ１は、ゲートパッド部Ｒ２に最も近い所定のｐ－型コラム領域１１５Ａと、トレンチ１１８と接触しているｎ－型コラム領域１１３のうちゲートパッド部Ｒ２に最も近い所定のｎ－型コラム領域１１３Ａとの間に、ｎ－型コラム領域１１３Ｂを備える。　本発明のパワー半導体装置は、低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きなパワー半導体装置となる。

Description

パワー半導体装置及びパワー半導体装置の製造方法
　本発明は、パワー半導体装置及びパワー半導体装置の製造方法に関する。
　近年、電子機器の低コスト化及び小型化の要請に伴い、微細化されたパワーＭＯＳＦＥＴが求められている。このようなパワーＭＯＳＦＥＴとしては、図１７に示すように、金属プラグ９３０を介してソース電極９３４とソース領域９２４との間を電気的に接続するパワーＭＯＳＦＥＴ９００が考えられる（金属プラグを用いた半導体装置としては、例えば、特許文献１参照。）。
　背景技術に係るパワーＭＯＳＦＥＴ９００は、交互に配列されたｎ－型コラム領域９１３及びｐ－型コラム領域９１５で構成されたスーパージャンクション構造を有し、かつ、ｎ－型コラム領域９１３及びｐ－型コラム領域９１５の表面側である上面側（以下、単に上面側ということもある。）から見てソース電極９３４が形成された領域である能動素子部Ｒ１及び上面側から見てゲートパッド電極９３５が形成された領域であるゲートパッド部Ｒ２が画定されたパワー半導体装置である。
　能動素子部Ｒ１は、ｎ＋型の低抵抗半導体層９１２と、所定の方向に沿って所定の間隔で配列された複数のｎ－型コラム領域９１３と、所定の方向に沿ってｎ－型コラム領域９１３と交互に配列された複数のｐ－型コラム領域９１５と、ｎ－型コラム領域９１３及びｐ－型コラム領域９１５の表面に形成されたｐ型のベース領域９１６と、上面側から見てｎ－型コラム領域９１３が存在する領域内に形成され、ベース領域９１６を貫通してｎ－型コラム領域９１３に達する深さ位置まで形成されたトレンチ９１８と、トレンチ９１８の内周面に形成されたゲート絶縁膜９２０と、ゲート絶縁膜９２０を介してトレンチ９１８の内部に埋め込まれてなるゲート電極９２２と、ベース領域９１６の表面に配置されるとともに少なくとも一部がトレンチ９１８の内周面に露出するように形成されたｎ＋型のソース領域９２４と、ソース領域９２４、ゲート絶縁膜９２０及びゲート電極９２２を少なくとも覆う層間絶縁膜９２６と、上面側から見てｐ－型コラム領域９１５が存在する領域内に形成され、層間絶縁膜９２６を貫通して少なくともベース領域９１６に達するコンタクトホール９２８と、コンタクトホール９２８の内部に所定の金属が充填されてなる金属プラグ９３０と、金属プラグ９３０の底面に接触するように形成され、ベース領域９１６よりも不純物濃度が高いｐ＋型拡散領域９３２と、層間絶縁膜９２６上に形成され、金属プラグ９３０を介してベース領域９１６、ソース領域９２４及びｐ＋型拡散領域９３２と電気的に接続されたソース電極９３４と、低抵抗半導体層９１２の表面に形成されたドレイン電極９３６とを備える。
　ゲートパッド部Ｒ２は、低抵抗半導体層９１２と、ｎ－型コラム領域９１３と、ｐ－型コラム領域９１５と、ベース領域９１６と、層間絶縁膜９２６と、層間絶縁膜９２６上に形成されたゲートパッド電極９３５と、低抵抗半導体層９１２上に形成されたドレイン電極９３６とを備える（スーパージャンクション構造を有し、能動素子部及びゲートパッド部が画定されたパワー半導体装置としては、例えば、特許文献２参照。）。
　背景技術に係るパワーＭＯＳＦＥＴ９００によれば、金属プラグ９３０を備えるため、ソース電極とソース領域とが直接接触しているパワー半導体装置の場合とは異なり、径が大きいコンタクトホールを形成する必要がなく、微細化されたパワーＭＯＳＦＥＴとすることができる。その結果、パワーＭＯＳＦＥＴ９００は、電子機器の低コスト化及び小型化の要請に適うパワーＭＯＳＦＥＴとなる。
　また、パワーＭＯＳＦＥＴ９００によれば、交互に配列されたｎ－型コラム領域９１３及びｐ－型コラム領域９１５で構成されたスーパージャンクション構造を有するため、高い耐圧を維持しながらオン抵抗を下げることができる。
特開平６－２５２０９０号公報 特開２０１２－１６０７０６号公報
　しかしながら、パワーＭＯＳＦＥＴ９００のような構造では、所定の方向に沿って見たときにゲートパッド部Ｒ２に最も近いトレンチ（以下、特定のトレンチという。）９１８Ａに形成されているゲート絶縁膜（以下、特定のゲート絶縁膜という。）９２０Ａ付近に損傷が起こりやすくなる場合がある。つまり、パワーＭＯＳＦＥＴ９００には、破壊耐量の大きなパワーＭＯＳＦＥＴとすることが困難となる場合があるという問題がある。なお、このような問題は、パワーＭＯＳＦＥＴ９００だけでなく、パワー半導体装置全般に発生し得る問題である。
　そこで、本発明は上記した問題を解決するためになされたものであり、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができかつ、破壊耐量の大きなパワー半導体装置を提供することを目的とする。また、そのようなパワー半導体装置の製造方法を提供することを目的とする。
　特定のゲート絶縁膜付近で損傷が起こりやすくなる原因を、パワーＭＯＳＦＥＴ９００の場合を例にとって説明する。
　まず、上記したパワーＭＯＳＦＥＴ９００においては、ソース電極９３４は、金属プラグ９３０を介して、ソース領域９２４だけでなく、ベース領域９１６及びｐ＋型拡散領域９３２とも電気的に接続されている（図１８参照。）。このため、アバランシェ降伏時及びボディダイオードの逆回復時には、発生する電子正孔対のうち正孔（ホール）ｈ（図１８の符号ｈで示す白丸参照。）は、ベース領域９１６、ｐ＋型拡散領域９３２及び金属プラグ９３０を介してソース電極９３４に引き抜かれる。
　ここで、ゲートパッド部Ｒ２には金属プラグ９３０が存在しないため、ゲートパッド部Ｒ２で生じた正孔ｈは、ベース領域９１６を介してゲートパッド部Ｒ２付近の金属プラグ９３０により回収される。しかし、ゲートパッド部Ｒ２付近の金属プラグ９３０にはゲートパッド部Ｒ２からの正孔ｈが集中するため、ゲートパッド部Ｒ２付近の金属プラグ９３０だけでは、正孔ｈが十分に回収されない場合がある。ゲートパッド部Ｒ２付近の金属プラグ９３０で回収されなかった正孔ｈはトレンチ９１８Ａの近辺を通過し、別の金属プラグ９３０により回収される。このとき、正孔ｈが特定のゲート絶縁膜９２０Ａや、特定のゲート絶縁膜９２０Ａと特定のゲート絶縁膜に対応するゲート電極（以下、特定のゲート電極という。）９２２Ａとの界面、又は、ｎ－型コラム領域９１３と特定のゲート絶縁膜９２０Ａとの界面に損傷を与え、いわゆるゲート破壊又は特定のゲート絶縁膜９２０Ａの劣化による電気的特性の変動に至る場合がある（図１８参照。）。
　なお、パワーＭＯＳＦＥＴ９００とキャリア型が逆のパワーＭＯＳＦＥＴにおいては、発生した電子正孔対のうち電子が上記した正孔ｈと同様の挙動を示す。このため、パワーＭＯＳＦＥＴ９００とキャリア型が逆のパワーＭＯＳＦＥＴにおいても、上記と同様の理由により、パワーＭＯＳＦＥＴと同様の問題が生じ得る。
　本発明は上記の知見に基づいて完成されたものであり、以下の構成からなる。
［１］本発明のパワー半導体装置は、交互に配列された第１導電型コラム領域及び第２導電型コラム領域で構成されたスーパージャンクション構造を有し、かつ、前記第１導電型コラム領域及び前記第２導電型コラム領域の表面側である上面側から見て能動素子電極が形成された領域である能動素子部及び前記上面側から見てゲートパッド電極が形成された領域であるゲートパッド部が画定されたパワー半導体装置であって、前記能動素子部は、低抵抗半導体層と、所定の方向に沿って所定の間隔で配列された複数の前記第１導電型コラム領域と、前記所定の方向に沿って前記第１導電型コラム領域と交互に配列された複数の前記第２導電型コラム領域と、前記第１導電型コラム領域及び前記第２導電型コラム領域の表面に形成された第２導電型のベース領域と、前記上面側から見て前記第１導電型コラム領域が存在する領域内に形成され、前記ベース領域を貫通して前記第１導電型コラム領域に達する深さ位置まで形成されたトレンチと、前記トレンチの内周面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極と、前記ベース領域の表面に配置されるとともに少なくとも一部が前記トレンチの内周面に露出するように形成された第１導電型高濃度拡散領域と、前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を少なくとも覆う層間絶縁膜と、前記上面側から見て少なくとも前記第２導電型コラム領域が存在する領域内に形成され、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達するコンタクトホールと、前記コンタクトホールの内部に所定の金属が充填されてなる金属プラグと、前記金属プラグの底面に接触するように形成され、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域と、前記層間絶縁膜上に形成され、前記金属プラグを介して前記ベース領域、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と電気的に接続された前記能動素子電極とを備え、前記ゲートパッド部は、前記能動素子部と共通する前記低抵抗半導体層と、前記第１導電型コラム領域と、前記第２導電型コラム領域と、前記能動素子部と共通する前記ベース領域と、前記能動素子部と共通する前記層間絶縁膜と、前記層間絶縁膜上に形成された前記ゲートパッド電極とを備え、前記所定の方向に平行かつ前記ゲートパッド部を含む所定の断面で前記パワー半導体装置を見たとき、前記能動素子部は、前記第２導電型コラム領域のうち前記ゲートパッド部に最も近い所定の第２導電型コラム領域と、前記トレンチと接している前記第１導電型コラム領域のうち前記ゲートパッド部に最も近い所定の第１導電型コラム領域との間に、１以上の前記第１導電型コラム領域を備えることを特徴とする。
［２］本発明のパワー半導体装置においては、前記能動素子部は、前記上面側から見て前記所定の第１導電型コラム領域と前記所定の第２導電型コラム領域との間の前記第１導電型コラム領域が形成されている領域にも、前記コンタクトホール、前記金属プラグ及び前記第２導電型高濃度拡散領域を備えることが好ましい。
［３］本発明のパワー半導体装置においては、前記所定の断面で見たとき、前記能動素子部は、前記上面側から見て前記第２導電型コラム領域が形成されている領域１つにつき、それぞれ前記コンタクトホール、前記金属プラグ及び第２導電型高濃度拡散領域を複数組備えることが好ましい。
［４］本発明のパワー半導体装置においては、前記能動素子部は、前記トレンチ、前記ゲート絶縁膜及び前記ゲート電極を複数組備え、前記能動素子部では、前記第１導電型高濃度拡散領域は、互いに隣接する２つの前記トレンチ間において、前記トレンチと前記トレンチに最も近い前記金属プラグとの間のみに形成されていることが好ましい。
［５］本発明のパワー半導体装置においては、前記所定の金属は、タングステンであることが好ましい。
［６］本発明のパワー半導体装置においては、前記能動素子部は、前記トレンチ、前記ゲート絶縁膜及び前記ゲート電極を複数組備え、前記能動素子部では、互いに隣接する２つの前記ゲート電極の間隔は、２．５μｍ以上であることが好ましい。
［７］本発明のパワー半導体装置においては、前記能動素子部は、前記トレンチ、前記ゲート絶縁膜及び前記ゲート電極を複数組備え、前記能動素子部では、互いに隣接する２つの前記ゲート電極の間隔は、前記金属プラグの幅の５倍以上であることが好ましい。
［８］本発明のパワー半導体装置においては、前記コンタクトホールは、前記第１導電型高濃度拡散領域の底面よりも深い深さ位置まで形成されていることが好ましい。
［９］本発明のパワー半導体装置においては、前記層間絶縁膜と前記第１導電型高濃度拡散領域との境界面を基準としたとき、前記ベース領域の最深部の深さ位置は、０．５μｍ～２．０μｍの範囲内にあることが好ましい。
［１０］本発明のパワー半導体装置においては、前記第２導電型高濃度拡散領域は、前記金属プラグの前記底面から前記ベース領域を貫通して前記第２導電型コラム領域又は前記第１導電型コラム領域に達するように形成されていることが好ましい。
［１１］本発明のパワー半導体装置の製造方法は、本発明のパワー半導体装置を製造するためのパワー半導体装置の製造方法であって、低抵抗半導体層、所定の方向に沿って所定の間隔で配列された複数の第１導電型コラム領域、及び、前記所定の方向に沿って前記第１導電型コラム領域と交互に配列された複数の第２導電型コラム領域を備える半導体基体を準備する半導体基体準備工程と、製造後に能動素子部に画定され、かつ、前記第１導電型コラム領域及び前記第２導電型コラム領域の表面側である上面側から見て前記第１導電型コラム領域が存在する領域内に、トレンチを形成するトレンチ形成工程と、前記トレンチの内周面にゲート絶縁膜を形成した後、前記ゲート絶縁膜を介して前記トレンチの内部にゲート電極を形成するゲート電極形成工程と、前記第１導電型コラム領域及び前記第２導電型コラム領域の表面から前記トレンチの最底部よりも浅い深さ位置まで第２導電型のベース領域を形成するベース領域形成工程と、前記ベース領域の表面に、少なくとも一部が前記トレンチの内周面に露出するように第１導電型高濃度拡散領域を形成する第１導電型高濃度拡散領域形成工程と、前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を少なくとも覆う層間絶縁膜を形成する層間絶縁膜形成工程と、製造後に前記能動素子部に画定され、かつ、前記上面側から見て少なくとも前記第２導電型コラム領域が存在する領域内に、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達するようにコンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホールの底面に接触し、かつ、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域を形成する第２導電型高濃度拡散領域形成工程と、前記コンタクトホールの内部に所定の金属を充填することによって金属プラグを形成する金属プラグ形成工程と、製造後に能動素子部に画定される第１領域の前記層間絶縁膜上に、前記金属プラグを介して前記ベース領域、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と電気的に接続された能動素子部電極を形成し、製造後にゲートパッド部に画定される第２領域の前記層間絶縁膜上に、前記能動素子部電極と離隔しているゲートパッド電極を形成する電極形成工程とをこの順序で含み、前記トレンチ形成工程では、前記所定の方向に平行かつ製造後に前記第２領域を含む所定の断面で前記半導体基体を見たとき、前記第１領域において、前記第２導電型コラム領域のうち前記第２領域に最も近い所定の第２導電型コラム領域と、前記トレンチの形成後に前記トレンチと接触する前記第１導電型コラム領域のうち前記第２領域に最も近い所定の第１導電型コラム領域との間に、１以上の前記第１導電型コラム領域が存在するように、前記トレンチを形成することを特徴とする。
　本発明のパワー半導体装置によれば、金属プラグを備えるため、パワーＭＯＳＦＥＴ９００の場合と同様に、径が大きいコンタクトホールを形成する必要がなく、微細化されたパワー半導体装置とすることができる。その結果、本発明に係るパワー半導体装置は、電子機器の低コスト化及び小型化の要請に適うパワー半導体装置となる。
　また、本発明のパワー半導体装置によれば、交互に配列された第１導電型コラム領域及び第２導電型コラム領域で構成されたスーパージャンクション構造を有するため、パワーＭＯＳＦＥＴ９００の場合と同様に、高い耐圧を維持しながらオン抵抗を下げることができる。
　また、本発明のパワー半導体装置によれば、金属プラグを備え、かつ、所定の断面でパワー半導体装置を見たとき、能動素子部は、第２導電型コラム領域のうちゲートパッド部に最も近い所定の第２導電型コラム領域と、トレンチと接触している第１導電型コラム領域のうちゲートパッド部に最も近い所定の第１導電型コラム領域との間に、１以上の第１導電型コラム領域を備える（言い換えれば、ゲートパッド部に近い場所にトレンチと接触していない第１導電型コラム領域を備える）ため、金属プラグの構成をパワーＭＯＳＦＥＴ９００と同様とした場合でも、ゲートパッド部と特定のトレンチとの間に金属プラグを多く配置することができる。このため、本発明のパワー半導体装置によれば、ゲートパッド部で生じた電子正孔対の正孔又は電子がゲートパッド部付近の金属プラグで十分に回収されなかった場合でも、特定のトレンチの近辺を通過する前に別の金属プラグで回収することができる（後述する図３参照。）。
　その結果、本発明のパワー半導体装置によれば、アバランシェ降伏時及びボディダイオードの逆回復時に、正孔又は電子が特定のゲート絶縁膜や、特定のゲート絶縁膜と特定のゲート電極との界面、又は、ｎ－型コラム領域と特定のゲート絶縁膜との界面に損傷を与え、いわゆるゲート破壊又は特定のゲート絶縁膜の劣化による電気的特性の変動に至ることを防ぐことができる。このため、本発明のパワー半導体装置は、破壊耐量の大きなパワー半導体装置となる。
　従って、本発明のパワー半導体装置は、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きなパワー半導体装置となる。
　本発明のパワー半導体装置の製造方法によれば、金属プラグを形成し、半導体基体準備工程では複数の第１導電型コラム領域及び複数の第２導電型コラム領域を備える半導体基体を準備し、かつ、トレンチ形成工程では、所定の断面で半導体基体を見たとき、製造後に能動素子部に画定される第１領域において、所定の第２導電型コラム領域と所定の第１導電型コラム領域との間に１以上の第１導電型コラム領域が存在するようにトレンチを形成するため、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きな本発明のパワー半導体装置を製造することができる。
　なお、本発明のパワー半導体装置の「高い耐圧を維持しながらオン抵抗を下げることができる」という効果は、上記した従来のパワーＭＯＳＦＥＴ９００にも同様の効果があることからわかるように、スーパージャンクション構造を有しないパワー半導体装置と比較した場合の効果である。
　本発明のパワー半導体装置（例えば、後述する実施形態１に係るパワー半導体装置１００参照。）は、スーパージャンクション構造を有する従来のパワー半導体装置（例えば、背景技術に係るパワーＭＯＳＦＥＴ９００）と比較すると、トレンチを１本減らすことになるため、この観点からは「オン抵抗を下げる」ということはできない。しかし、微細化されたパワー半導体装置においては、トレンチの数が１本異なることによる性能の差異はほとんどない。この観点からは、本発明のパワー半導体装置は、「スーパージャンクション構造を有する従来のパワー半導体装置と比較して、オン抵抗はほとんど上がらず高い耐圧を維持できる」という効果があるといえる。
実施形態１に係るパワー半導体装置１００の一部を示す断面図（以下、「パワー半導体装置の一部を示す断面図」については、単に「断面図」と記載する。）である。図１は、後述する図２のＡ１－Ａ１断面に対応する。符号１１０は半導体基体を示す。 実施形態１に係るパワー半導体装置１００の一部を示す平面図（上面図ともいえる。以下、「パワー半導体装置の一部を示す平面図」については、単に「平面図」と記載する。）である。図２においては、ゲート電極１２２及び金属プラグ１３０の構成を見やすくするために、ゲート電極１２２、金属プラグ１３０、ゲートパッド電極１３５、ゲートフィンガー１３８以外の構成要素については表示をしていない又は符号を表示していない。また、図２においては、ゲートフィンガー１３８より外側の構造（耐圧領域等）についても表示をしていない。 実施形態１に係るパワー半導体装置１００におけるアバランシェ降伏時及びボディダイオードの逆回復時において、正孔ｈがｐ＋型拡散領域１３２及び金属プラグ１３０を介してソース電極１３４に引き抜かれる様子を説明するために示す断面図である。図３における矢印は正孔ｈの移動経路をおおまかに示すものである。また、当該矢印の太さは正孔ｈの量を簡易的に表したものであり、太い矢印で示す経路は、多くの正孔ｈが移動する経路である。これは、図１８でも同様である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図４（ａ）～図４（ｄ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図５（ａ）～図５（ｄ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図６（ａ）～図６（ｄ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図７（ａ）～図７（ｄ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図８（ａ）～図８（ｃ）は各工程図である。 実施形態２に係るパワー半導体装置１０２の断面図である。 実施形態３に係るパワー半導体装置１０４の断面図である。 実施形態４に係るパワー半導体装置１０６の断面図である。 実施形態５に係るパワー半導体装置１０８の断面図である。 変形例１に係るパワー半導体装置１００Ａの断面図である。 変形例２に係るパワー半導体装置１００Ｂの平面図である。図１４においては、ゲート電極１２２及び金属プラグ１３０の構成を見やすくするために、ゲート電極１２２、金属プラグ１３０、ゲートパッド電極１３５、ゲートフィンガー１３８以外の構成要素については表示をしていない又は符号を表示していない。また、図１４においては、ゲートフィンガー１３８より外側の構造（耐圧領域等）についても表示をしていない。 変形例３に係るパワー半導体装置１００Ｃの断面図である。 変形例４に係るパワー半導体装置１００Ｄの断面図である。 背景技術に係るパワーＭＯＳＦＥＴ９００の断面図である。符号９１０は半導体基体を示す。 背景技術に係るパワーＭＯＳＦＥＴ９００におけるアバランシェ降伏時及びボディダイオードの逆回復時において、正孔ｈがｐ＋型拡散領域９３２及び金属プラグ９３０を介してソース電極９３４に引き抜かれる様子を説明するために示す断面図である。
　以下、本発明のパワー半導体装置及びパワー半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の構成要素の寸法や位置関係を厳密に反映したものではない。また、各実施形態間で形状等が異なる構成要素であっても、本質的な機能が同様である場合には、各実施形態のそれぞれで同様の符号を用いる。
［実施形態１］
１．実施形態１に係るパワー半導体装置１００の構成
　実施形態１に係るパワー半導体装置１００は、ＤＣ－ＤＣコンバーターなど各種電源装置等に用いられるトレンチゲートパワーＭＯＳＦＥＴである。実施形態１に係るパワー半導体装置１００の耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
　実施形態１に係るパワー半導体装置１００は、図１に示すように、交互に配列されたｎ－型コラム領域１１３及びｐ－型コラム領域１１５で構成されたスーパージャンクション構造を有し、かつ、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面側である上面側から見てソース電極１３４が形成された領域である能動素子部Ｒ１及び上面側から見てゲートパッド電極１３５が形成された領域であるゲートパッド部Ｒ２が画定されたパワー半導体装置である。
　能動素子部Ｒ１は、ｎ＋型の低抵抗半導体層１１２と、所定の方向に沿って所定の間隔で配列された複数のｎ－型コラム領域１１３と、所定の方向に沿ってｎ－型コラム領域１１３と交互に配列された複数のｐ－型コラム領域１１５と、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面に形成されたｐ型のベース領域１１６と、上面側から見てｎ－型コラム領域１１３が存在する領域内に形成され、ベース領域１１６を貫通してｎ－型コラム領域１１３に達する深さ位置まで形成されたトレンチ１１８と、トレンチ１１８の内周面に形成されたゲート絶縁膜１２０と、ゲート絶縁膜１２０を介してトレンチ１１８の内部に埋め込まれてなるゲート電極１２２と、ベース領域１１６の表面に配置されるとともに一部がトレンチ１１８の内周面に露出するように形成されたｎ＋型のソース領域１２４と、ベース領域１１６、ソース領域１２４、ゲート絶縁膜１２０及びゲート電極１２２を覆う層間絶縁膜１２６と、上面側から見て少なくともｐ－型コラム領域１１５が存在する領域内に形成され、層間絶縁膜１２６を貫通して少なくともベース領域１１６に達するコンタクトホール１２８と、コンタクトホール１２８の内部に所定の金属が充填されてなる金属プラグ１３０と、金属プラグ１３０の底面に接触するように形成され、ベース領域１１６よりも不純物濃度が高いｐ＋型拡散領域１３２と、層間絶縁膜１２６上に形成され、金属プラグ１３０を介してベース領域１１６、ソース領域１２４及びｐ＋型拡散領域１３２と電気的に接続されたソース電極１３４と、低抵抗半導体層１１２上に形成されたドレイン電極１３６とを備える。
　ゲートパッド部Ｒ２は、能動素子部Ｒ１と共通する低抵抗半導体層１１２と、ｎ－型コラム領域１１３と、ｐ－型コラム領域１１５と、能動素子部Ｒ１と共通するベース領域１１６と、能動素子部Ｒ１と共通する層間絶縁膜１２６と、層間絶縁膜１２６上に形成されたゲートパッド電極１３５と、能動素子部Ｒ１と共通するドレイン電極１３６を備える。なお、ゲートパッド部Ｒ２におけるｎ－型コラム領域１１３及びｐ－型コラム領域１１５は、能動素子部Ｒ１におけるｎ－型コラム領域１１３及びｐ－型コラム領域１１５と同様の構成及び機能を有する。
　ゲートパッド電極１３５には、ゲートフィンガー１３８が電気的に接続されている（図２参照。）。なお、上面側から見てゲートフィンガー１３８が形成されている領域は、能動素子部Ｒ１にもゲートパッド部Ｒ２にも含まれない。
　所定の方向に平行かつゲートパッド部Ｒ２を含む所定の断面（例えば、図１に示す断面。）でパワー半導体装置１００を見たとき、能動素子部Ｒ１は、ｐ－型コラム領域１１５のうちゲートパッド部Ｒ２に最も近い所定のｐ－型コラム領域１１５Ａと、トレンチ１１８と接触しているｎ－型コラム領域１１３のうちゲートパッド部Ｒ２に最も近い所定のｎ－型コラム領域１１３Ａとの間に、１つのｎ－型コラム領域１１３Ｂを備える。ｎ－型コラム領域１１３Ｂは、ｎ－型コラム領域１１３のうちトレンチ１１８と接触していないものである。
　パワー半導体装置１００は、ｎ－型コラム領域１１３が存在する領域のうちゲートパッド部Ｒ２に最も近い１以上の領域（実施形態１では１つの領域）にトレンチ１１８、ゲート絶縁膜１２０及びゲート電極１２２が形成されていないパワー半導体装置であるともいえる。
　なお、実施形態１では、第１導電型の不純物がｎ型の不純物、第２導電型の不純物がｐ型の不純物である。このため、パワー半導体装置１００では、ｎ－型コラム領域１１３が第１導電型コラム領域に対応し、ｐ－型コラム領域１１５が第２導電型コラム領域に対応する。また、ソース領域１２４が第１導電型高濃度拡散領域に対応し、ｐ＋型拡散領域１３２が第２導電型高濃度拡散領域に対応する。さらに、実施形態１では、ソース電極１３４が能動素子電極に対応する。
　所定のｐ－型コラム領域１１５Ａは、所定の位置にあるｐ－型コラム領域１１５に特別な符号を付しただけであり、構成としては他のｐ－型コラム領域１１５と同様である。また、所定のｎ－型コラム領域１１３Ａ及びｎ－型コラム領域１１３Ｂと他のｎ－型コラム領域１１３との関係も同様である。このため、本明細書では、単に「ｐ－型コラム領域１１５」と記載した場合には所定のｐ－型コラム領域１１５Ａも含まれ、単に「ｎ－型コラム領域１１３」と記載した場合には所定のｎ－型コラム領域１１３Ａ及びｎ－型コラム領域１１３Ｂも含まれる。
　パワー半導体装置１００の能動素子部Ｒ１は、トレンチ１１８、ゲート絶縁膜１２０及びゲート電極１２２を複数組備える。
　実施形態１に係るパワー半導体装置１００において、トレンチ１１８、ゲート電極１２２、ソース領域１２４、コンタクトホール１２８及び金属プラグ１３０は、いずれも平面的に見てストライプ状に形成されている（図２参照。）。なお、ゲート電極１２２は、図示しない接続部でゲートパッド電極１３５又はゲートフィンガー１３８と接続されている。
　互いに隣接する２つのゲート電極１２２の間隔（ピッチ幅）は、金属プラグ１３０の幅（ストライプ幅）の５倍以上である。また、互いに隣接する２つのゲート電極１２２の間隔は、例えば２．５μｍ以上であり、例えば１０μｍである。
　本明細書及び各図面においては、本発明におけるトレンチ１１８、ゲート絶縁膜１２０及びゲート電極１２２それぞれのうち、所定の方向に沿って見たときにゲートパッド部Ｒ２に最も近いものについては、特定のトレンチ１１８Ａ、特定のゲート絶縁膜１２０Ａ及び特定のゲート電極１２２Ａとして説明する。特定のトレンチ１１８Ａ、特定のゲート絶縁膜１２０Ａ及び特定のゲート電極１２２Ａの構成は、それぞれトレンチ１１８、ゲート絶縁膜１２０及びゲート電極１２２と同様である。このため、本明細書では、単に「トレンチ１１８」と記載した場合には特定のトレンチ１１８Ａも含まれ、単に「ゲート絶縁膜１２０」と記載した場合には特定のゲート絶縁膜１２０Ａも含まれ、単に「ゲート電極１２２」と記載した場合には特定のゲート電極１２２Ａも含まれる。
　本明細書において、「互いに隣接する」とは、全体的に見る場合のみならず、所定の断面で見る場合を含む概念である。トレンチを例に出して説明すると、例えば、トレンチが格子状になっており、トレンチ同士が互いに連結されている場合であっても、所定の断面で見るときに隣り合っている（互いに連結されていない）場合には「互いに隣接する２つのトレンチ」に含まれる。また、本明細書において「互いに隣接する構成要素の間」に該当する位置には、構成要素同士を結ぶ直線上にある位置だけではなく、当該直線上から多少ずれた位置も含まれる。
　低抵抗半導体層１１２の厚さは、例えば１００μｍ～４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。ベース領域１１６の下面から低抵抗半導体層１１２の上面までの距離は、例えば５μｍ～１２０μｍの範囲内にある。層間絶縁膜１２６とソース領域１２４との境界面を基準としたとき、ベース領域１１６の最深部の深さ位置は、例えば０．５μｍ～２．０μｍの範囲内にある。ベース領域１１６の不純物濃度は、例えば５×１０１６ｃｍ－３～１×１０１８ｃｍ－３の範囲内にある。
　実施形態１に係るパワー半導体装置１００においては、低抵抗半導体層１１２付近に存在するｎ－型の領域により、複数のｎ－型コラム領域１１３はそれぞれ接続されている。ｎ－型コラム領域１１３は、ｎ－型の領域のうちｐ－型コラム領域１１５が形成されていない部分の一部で構成されているともいえる。
　なお、複数のｎ－型コラム領域１１３は接続されていなくてもよい。本発明においては、種々のスーパージャンクション構造を用いることができる。
　パワー半導体装置１００においては、ｎ－型コラム領域１１３とｐ－型コラム領域１１５とはおおむね同じ幅であり、ｎ－型コラム領域１１３とｐ－型コラム領域１１５とでチャージバランスが取れた状態となっている。ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の幅は、例えばそれぞれ６μｍである。ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の不純物濃度は、例えばそれぞれ５×１０１４ｃｍ－３～５×１０１６ｃｍ－３の範囲内にある。
　層間絶縁膜１２６とソース領域１２４との境界面を基準としたとき、ソース領域１２４の最深部の深さ位置は、例えば０．１μｍ～０．４μｍの範囲内にある。ソース領域１２４の不純物濃度は、例えば５×１０１９ｃｍ－３～２×１０２０ｃｍ－３の範囲内にある。
　トレンチ１１８の深さは、例えば３μｍである。ゲート絶縁膜１２０は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１２２は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコン膜からなる。層間絶縁膜１２６は、ＣＶＤ法により形成された厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
　コンタクトホール１２８及び金属プラグ１３０のストライプ幅は、例えば０．５μｍである。
　コンタクトホール１２８の内表面には、バリアメタル（図示せず）が形成されており、金属プラグ１３０は、当該バリアメタルを介して所定の金属がコンタクトホール１２８の内部に充填されてなる。所定の金属は、例えば、タングステンである。
　実施形態１に係るパワー半導体装置１００においては、能動素子部Ｒ１は、上面側から見て、所定のｎ－型コラム領域１１３Ａと所定のｐ－型コラム領域１１５Ａとの間のｎ－型コラム領域１１３Ｂが形成されている領域にも、コンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域１３２を備える。
　パワー半導体装置１００においては、所定の断面で見たとき、能動素子部Ｒ１は、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面側から見てｐ－型コラム領域１１５が形成されている領域１つにつき、それぞれコンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域１３２を２組備える。
　また、パワー半導体装置１００では、ソース領域１２４は、互いに隣接する２つのトレンチ１１８の間において、トレンチ１１８とトレンチ１１８に最も近い金属プラグ１３０との間のみに形成されている。言い換えれば、互いに隣接する２つの金属プラグ１３０の間には、ソース領域１２４は形成されていない。
　互いに隣接する２つのトレンチ１１８の間において、金属プラグ１３０は、等間隔のピッチで形成されている。あるトレンチ１１８と当該トレンチ１１８に最も近い金属プラグ１３０との間隔は、互いに隣接する２つの金属プラグ１３０の間隔と等しい。このような構成とすることにより、アバランシェ降伏時及びボディダイオードの逆回復時において、ｎ－型コラム領域１１３で発生したキャリア（正孔）をｐ－型コラム領域１１５、ベース領域１１６、ｐ＋型拡散領域１３２、金属プラグ１３０を介してソース電極１３４に均等に引き抜くことができるという効果が得られる。
　金属プラグ１３０の間隔は、金属プラグ１３０の幅と同じ長さ又はそれ以上の長さであり、例えば０．５μｍ以上である。
　ｐ＋型拡散領域１３２の最深部の深さ位置は、ソース領域１２４よりも深くなるように形成されている。ｐ＋型拡散領域１３２の不純物濃度は、ベース領域１１６の不純物濃度よりも高く、例えば、５×１０１８ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。
　ソース電極１３４は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ－Ｃｕ系の合金）からなる。ドレイン電極１３６は、Ｔｉ－Ｎｉ－Ａｕなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて０．５μｍとなるように形成されている。
　パワー半導体装置１００では、アバランシェ降伏時及びボディダイオードの逆回復時における正孔ｈの挙動は、図３に示すようになる。詳細はパワー半導体装置１００の効果とともに後述する。
２．実施形態１に係るパワー半導体装置の製造方法
　実施形態１に係るパワー半導体装置１００は、以下に示す実施形態１に係るパワー半導体装置の製造方法により製造することができる。
（１）半導体基体１１０準備工程
　まず、ｎ＋型の低抵抗半導体層１１２、所定の方向に沿って所定の間隔で配列された複数のｎ－型コラム領域１１３、及び、所定の方向に沿ってｎ－型コラム領域１１３と交互に配列された複数のｐ－型コラム領域１１５を備える半導体基体１１０を準備する。
　上記のような半導体基体１１０は、例えば、以下のようにして準備することができる。
　最初に、ｎ＋型の低抵抗半導体層１１２及び低抵抗半導体層１１２上に形成されたｎ－型の領域１１４を備える半導体基体を準備する（図４（ａ）参照。）。このような半導体基体１１０としては適宜の半導体基体を用いることができ、例えばｎ＋型の低抵抗半導体層１１２上にエピタキシャル成長法によってｎ－型の領域１１４を形成してなる半導体基体を用いることができる。
　次に、ｎ－型の領域１１４の表面を酸化し、酸化膜１１４’を形成する（図４（ｂ）参照。）。次に、ｐ－型コラム領域１１５に対応する開口を有するマスク（図示せず。）を酸化膜１１４’上に形成し、当該マスクを用いてエッチングを行うことにより、ｎ－型の領域１１４に開口部を形成する（図４（ｃ）参照。）。次に、エピタキシャル成長法によってｐ－型の半導体層１１５’を形成する（図４（ｄ）参照）。次に、ＣＭＰ法によってｎ－型の領域１１４の開口部内部を除いてｐ－型の半導体層１１５’を除去することによりｐ－型コラム領域１１５を形成し、その後酸化膜１１４’をエッチングにより除去する（図５（ａ）参照。）。
（２）トレンチ１１８形成工程
　次に、トレンチ１１８に対応する開口を有するマスク（図示せず。）をｎ－型の領域１１４の表面に形成し、当該マスクを用いてエッチングを行うことにより、製造後に能動素子部Ｒ１に画定され、かつ、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面側である上面側から見てｎ－型コラム領域１１３が存在する領域内にトレンチ１１８を形成する（図５（ｂ）参照。）。エッチング後、マスクを除去し、犠牲酸化によりトレンチ１１８の表面を整える。
　ここで、実施形態１におけるトレンチ１１８形成工程では、所定の方向に平行かつ製造後にゲートパッド部Ｒ２に画定される第２領域Ｐ２を含む所定の断面（例えば、図５（ｂ）に示す断面。）で半導体基体１１０を見たとき、以下のようにトレンチ１１８を形成する。すなわち、製造後に能動素子部Ｒ１に画定される第１領域Ｐ１において、ｐ－型コラム領域１１５のうち第２領域Ｐ２に最も近い所定のｐ－型コラム領域１１５Ａと、トレンチ１１８の形成後にトレンチ１１８と接触するｎ－型コラム領域１１３のうち第２領域Ｐ２に最も近い所定のｎ－型コラム領域１１３Ａとの間に、ｎ－型コラム領域１１３Ｂが存在するように、トレンチ１１８を形成する。
　つまり、実施形態１におけるトレンチ１１８形成工程では、第１領域Ｐ１におけるｎ－型コラム領域１１３が存在する領域のうち、第２領域Ｐ２に最も近い１以上の領域（実施形態１では１つの領域）には、トレンチ１１８を形成しない。
（３）ゲート電極１２２形成工程
　次に、トレンチ１１８の内周面を含むｎ－型の領域１１４の表面上に熱酸化により熱酸化膜１２０’を形成する（図５（ｃ）参照。）。このとき、トレンチ１１８の内周面の熱酸化膜がゲート絶縁膜１２０となる。その後、当該熱酸化膜１２０’上にポリシリコン１２２’を堆積させる。次に、当該ポリシリコン１２２’全面にｎ型不純物（例えば、リン）をイオン注入し（図５（ｄ）参照。）、熱拡散させる。次に、トレンチ１１８の内部を除いてポリシリコンを除去する。これにより、トレンチ１１８の内部にゲート絶縁膜１２０を介してゲート電極１２２を形成する（図６（ａ）参照。）。
（４）ベース領域１１６形成工程
　次に、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面に熱酸化膜１２０’を介してｐ型不純物（例えばボロン）をイオン注入する（図６（ｂ）参照。）。次に、当該ｐ型不純物を熱拡散させてｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面からトレンチ１１８の最底部よりも浅い深さ位置までベース領域１１６を形成する（図６（ｃ）参照。）。
（５）ソース領域１２４形成工程（第１導電型高濃度拡散領域形成工程）
　次に、ソース領域１２４、ゲート絶縁膜１２０及びゲート電極１２２に対応する開口を有するマスクＭ１を熱酸化膜１２０’上に形成し、当該マスクＭ１を介してｎ型不純物（例えばヒ素）をイオン注入する（図６（ｄ）参照。）。次に、当該ｎ型不純物を熱拡散することにより、ベース領域１１６の表面に、少なくとも一部がトレンチ１１８の内周面に露出するようにソース領域１２４を形成する（図７（ａ）参照。）。
（６）層間絶縁膜１２６形成工程
　次に、ベース領域１１６、ソース領域１２４、ゲート絶縁膜１２０及びゲート電極１２２を覆う層間絶縁膜１２６を形成する（図７（ｂ）参照。）。具体的には、熱酸化膜１２０’及びゲート電極１２２上にＣＶＤ法によりＢＰＳＧ膜を形成する。これにより、熱酸化膜１２０’及びＢＰＳＧ膜で構成された層間絶縁膜１２６を形成する。
（７）コンタクトホール１２８形成工程
　次に、コンタクトホール１２８に対応する開口を有するマスク（図示せず。）を層間絶縁膜１２６の表面に形成する。次に、当該マスクを用いて、製造後に能動素子部Ｒ１に画定され、かつ、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面側から見てｐ－型コラム領域１１５が存在する領域内に、層間絶縁膜１２６を貫通してベース領域１１６に達するようにエッチングを行うことによりコンタクトホール１２８を形成する。エッチング後、マスクを除去する（図７（ｃ）参照。）。
（８）ｐ＋型拡散領域１３２形成工程（第２導電型高濃度拡散領域形成工程）
　次に、層間絶縁膜１２６及びコンタクトホール１２８の底面に、ベース領域１１６よりも高い不純物濃度でｐ型不純物（例えばボロン）をイオン注入する（図７（ｄ）参照。）。次に、当該ｐ型不純物を熱拡散することにより、コンタクトホール１２８の底面に接触するｐ＋型拡散領域１３２を形成する。（図８（ａ）参照。）。
（９）金属プラグ１３０形成工程
　次に、スパッタ法によりコンタクトホール１２８の内側面にバリアメタル（図示せず。）を成膜し、当該バリアメタルを活性化させる。次に、ＣＶＤ法により当該バリアメタル上にタングステンを成膜することにより、コンタクトホール１２８の内部に当該バリアメタルを介してタングステンを充填する。次に、ＣＭＰ法によって層間絶縁膜１２６上のタングステンを除去することにより、コンタクトホール１２８の内部にのみタングステンを残し、金属プラグ１３０を形成する（図８（ｂ）参照。）。なお、バリアメタルの組成としては、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、モリブデンシリコン（ＭоＳｉ）等を挙げることができる。
　なお、金属プラグ１３０を形成することにより、コンタクトホール１２８の底面に接触しているｐ＋型拡散領域１３２が金属プラグ１３０の底面に接触するようになる。
（１０）ソース電極１３４、ゲートパッド電極１３５及びドレイン電極１３６形成工程
　次に、スパッタ法により、製造後に能動素子部Ｒ１に画定される第１領域Ｐ１の層間絶縁膜１２６上にＡｌ－Ｃｕ系の合金を成膜し、金属プラグ１３０を介してベース領域１１６、ソース領域１２４及びｐ＋型拡散領域１３２と電気的に接続するソース電極１３４を形成する。また、同じくスパッタ法により、製造後にゲートパッド部Ｒ２に画定される第２領域Ｐ２の層間絶縁膜１２６上に、ソース電極１３４とは離隔しているゲートパッド電極１３５を形成する。さらに、同じくスパッタ法により、層間絶縁膜１２６上に、ゲートパッド電極１３５と電気的に接続されたゲートフィンガー１３８を形成する。ソース電極１３４、ゲートパッド電極１３５及びゲートフィンガー１３８は、一括して形成した後にエッチング等で離隔させてもよいし、別々に形成してもよい。
　本工程では、低抵抗半導体層１１２上にＴｉ、Ｎｉ、Ａｕの順で金属膜を成膜し、ドレイン電極１３６も形成する（図８（ｃ）参照。）。
　このようにして、実施形態１に係るパワー半導体装置１００を製造することができる。
３．実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法の効果
　実施形態１に係るパワー半導体装置１００によれば、金属プラグ１３０を備えるため、パワーＭＯＳＦＥＴ９００の場合と同様に、径が大きいコンタクトホールを形成する必要がなく、微細化されたパワー半導体装置とすることができる。その結果、実施形態１に係るパワー半導体装置１００は、電子機器の低コスト化及び小型化の要請に適うパワー半導体装置となる。
　また、実施形態１に係るパワー半導体装置１００によれば、交互に配列されたｎ－型コラム領域１１３及びｐ－型コラム領域１１５で構成されたスーパージャンクション構造を有するため、パワーＭＯＳＦＥＴ９００の場合と同様に、高い耐圧を維持しながらオン抵抗を下げることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、金属プラグ１３０を備え、かつ、所定の断面でパワー半導体装置１００を見たとき、能動素子部Ｒ１は、所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間にｎ－型コラム領域１１３Ｂ（言い換えれば、ゲートパッド部Ｒ２に近い場所にトレンチ１１８と接触していないｎ－型コラム領域を備える）ため、金属プラグ１３０の構成をパワーＭＯＳＦＥＴ９００と同様とした場合でも、ゲートパッド部Ｒ２と特定のトレンチ１１８Ａとの間に金属プラグ１３０を多く配置することができる。このため、実施形態１に係るパワー半導体装置１００によれば、ゲートパッド部Ｒ２で生じた電子正孔対の正孔ｈがゲートパッド部Ｒ２付近の金属プラグ１３０で十分に回収されなかった場合でも、特定のトレンチ１１８Ａの近辺を通過する前に別の金属プラグ１３０で回収することができる（図３参照。）。
　その結果、実施形態１に係るパワー半導体装置１００によれば、アバランシェ降伏時及びボディダイオードの逆回復時に、正孔ｈが特定のゲート絶縁膜１２０Ａや、特定のゲート絶縁膜１２０Ａと特定のゲート電極１２２Ａとの界面、又は、ｎ－型コラム領域１１３と特定のゲート絶縁膜１２０Ａとの界面に損傷を与え、いわゆるゲート破壊又は特定のゲート絶縁膜１２０Ａの劣化による電気的特性の変動に至ることを防ぐことができる。このため、実施形態１に係るパワー半導体装置１００は、破壊耐量の大きなパワー半導体装置となる。
　従って、実施形態１に係るパワー半導体装置１００は、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きなパワー半導体装置となる。
　また、実施形態１に係るパワー半導体装置１００によれば、上面側から見てｎ－型コラム領域１１３Ｂが形成されている領域にも、コンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域１３２を備えるため、ゲートパッド部Ｒ２から特定のゲート絶縁膜１２０Ａまでの間に存在する金属プラグ１３０を増やして正孔の回収率を高くすることができ、その結果、正孔が特定のゲート絶縁膜１２０Ａや、特定のゲート絶縁膜１２０Ａと特定のゲート電極１２２Ａとの界面、又は、ｎ－型コラム領域１１３と特定のゲート絶縁膜１２０Ａとの界面に損傷を与え、いわゆるゲート破壊又は特定のゲート絶縁膜１２０Ａの劣化による電気的特性の変動に至るのを一層確実に防ぐことができる。このため、実施形態１に係るパワー半導体装置１００は、一層破壊耐量を大きくすることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、所定の断面で見たとき、能動素子部Ｒ１は、上面側から見てｐ－型コラム領域１１５が形成されている領域１つにつき、それぞれコンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域１３２を２組備えるため、当該構成によってもゲートパッド部Ｒ２から特定のゲート絶縁膜１２０Ａまでの間に存在する金属プラグ１３０を増やして正孔の回収率を高くすることができ、その結果、正孔が特定のゲート絶縁膜１２０Ａや、特定のゲート絶縁膜１２０Ａと特定のゲート電極１２２Ａとの界面、又は、ｎ－型コラム領域１１３と特定のゲート絶縁膜１２０Ａとの界面に損傷を与え、いわゆるゲート破壊又は特定のゲート絶縁膜１２０Ａの劣化による電気的特性の変動に至るのを一層確実に防ぐことができる。この観点からも、実施形態１に係るパワー半導体装置１００は、一層破壊耐量を大きくすることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、所定の断面で見たとき、能動素子部Ｒ１は、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面側から見てｐ－型コラム領域１１５が形成されている領域１つにつき、それぞれコンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域を２組備えるため、平面的に見てトレンチ１１８とｐ＋型拡散領域との間隔が短くなる。従って、アバランシェ降伏時及びボディダイオードの逆回復時において、トレンチ１１８の底部で発生したキャリア（正孔）がソース電極１３４に引き抜かれるまでの移動距離が短くなり、ベース領域１１６と金属プラグ１３０との間に高い電位差が発生し難くなる。このため、ソース領域１２４（ｎ型）、ベース領域１１６（ｐ型）及びｎ－型コラム領域１１３（第１導電型コラム領域、ｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし難くなり、その結果、パワー半導体装置１００は、半導体装置全体としての破壊耐量（特に、ＭＯＳＦＥＴのアバランシェ破壊及びｄｉ／ｄｔ破壊に対する耐量）を一層大きくすることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、ソース領域１２４とベース領域１１６との境界面の面積が狭くなってベース領域１１６のキャリア（正孔）がソース領域１２４に入り込み難くなるため、やはり上記した寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし難くなり、当該観点からも、パワー半導体装置１００は、半導体装置全体としての破壊耐量を一層大きくすることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、ｐ－型コラム領域１１５が形成されている領域１つにつき、それぞれコンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域を１組のみ備える場合よりもコンタクト抵抗を低減することが可能となる。
　また、実施形態１に係るパワー半導体装置１００によれば、ソース領域１２４は、互いに隣接する２つのトレンチ１１８の間において、トレンチ１１８とトレンチ１１８に最も近い金属プラグ１３０との間のみに形成されているため、「ソース領域１２４とベース領域１１６との境界面」の面積を狭くして正孔ｈをソース領域１２４に入り込み難くすることができ、その結果、ソース領域１２４（ｎ型）、ベース領域１１６（ｐ型）及びｎ－型コラム領域１１３（第１導電型コラム領域、ｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）をオンし難くすることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、所定の金属がタングステンであるため、微細な（径又は幅が小さい）コンタクトホール１２８内に充填しやすいタングステンを用いて微細な金属プラグ１３０を形成することができ、その結果、パワー半導体装置１００を微細化しやすくすることができる。
　ところで、ソース電極がソース領域と直接コンタクトされたパワー半導体装置においては、層間絶縁膜がある領域と層間絶縁膜がない領域（コンタクトの領域）とでゲート電極に段差ができる。このため、実装時にソース電極上でワイヤボンディングすると、当該段差部分（層間絶縁膜とコンタクトの領域との境界部分の角部）に超音波による応力が集中し、パワー半導体装置が破壊されるおそれがある。これに対して、実施形態１に係るパワー半導体装置１００によれば、タングステンを用いてコンタクトホール１２８及び金属プラグ１３０を微細化することができるため、層間絶縁膜１２６がある領域と層間絶縁膜１２６がない領域（金属プラグ１３０が形成されている領域）とで段差ができにくくすることができ、その結果、ソース電極１３４を比較的平らに成膜することができる。従って、実施形態１に係るパワー半導体装置１００によれば、実装時にソース電極１３４上でワイヤボンディングしても、層間絶縁膜１２６の一部に超音波による応力が集中することを防ぐことができ、その結果、パワー半導体装置１００が破壊されることを防ぐことができる。
　また、実施形態１に係るパワー半導体装置１００によれば、互いに隣接する２つのゲート電極１２２の間隔が２．５μｍ以上であるため、ゲート容量を小さくすることができる。その結果、スイッチングの際、（パワー半導体装置１００と接続される）ゲートドライブ回路がゲート電極１２２に対して出し入れする電荷量を減らすことができ、ドライブ損失を低減することができる。
　すなわち、（１）ターンオンの際には、ゲートドライブ回路は、ゲート電極１２２に対しプラスバイアスを与え、ゲート電流を流し込む。ゲート電流量に通電時間を掛け算すると、ゲート電荷量となる。ゲート容量が小さくなるとゲート電荷量が減るため、ゲート電流量と通電時間との積が小さくて済むことになる。その結果、ゲート電流量を減らすか、通電時間を短くするか、いずれかが可能となり、結果的に、ドライブ回路側の電力損失を低減することができる。
　また、（２）ターンオフの際には、ゲートドライブ回路は、ゲート電極１２２に対しマイナスバイアスまたは０バイアスを与え、ゲート電流を引き抜く。このとき、（ａ）ゲート電荷量が少なくなったとき、ゲート電流量を以前と同等に維持して、通電時間を短くした場合には、ゲート電流量と通電時間の積が小さくて済むため、ゲートドライブ回路がゲート電極に対して出し入れする電荷量を減らすことができる。その結果、ドライブ損失を低減することができる。
　また、（ｂ）パワー半導体装置１００のスイッチング速度を意図的に遅くし、回路にリンギングやノイズが発生するのを避けるために、ゲート電極１２２とゲートドライブ回路との間に大きめの外付けゲート抵抗を挿入した場合でも、当該外付けゲート抵抗は、ゲート電流量を絞る効果があり、通電時間を長くし、スイッチング時間を引き延ばすことができることから、ゲート電流量と通電時間の積であるゲート電荷量は小さいままであり、その結果、ドライブ損失を低減することができる。
　従って、上記（１）及び（２）で記載したように、スイッチングの際、ゲートドライブ回路がゲート電極１２２に対して出し入れする電荷量を減らすことができ、その結果、ドライブ損失を低減することができる。
　なお、ゲート電荷量が少なくなったとき、ゲート電流量を以前と同等に維持して通電時間を短くすると、スイッチング速度を速め、回路を高速動作させることができる。しかしながら、スイッチング速度が速くなると、回路にリンギングやノイズが発生する可能性が増え、パワー半導体装置１００がアバランシェ状態に入ったり、ボディダイオードの逆回復の際、急峻なｄｉ／ｄｔにさらされる可能性が増える。しかしながら、実施形態１に係るパワー半導体装置１００によれば、前述のように破壊に対する耐量を強くしているから、実動作上、パワー半導体装置１００が破壊に至る危険は低減される。
　また、パワー半導体装置１００のスイッチング速度を意図的に遅くし、回路にリンギングやノイズが発生するのを避けるために、ゲート電極１２２とゲートドライブ回路との間に大きめの外付けゲート抵抗を挿入した場合であっても、外付けゲート抵抗は、ゲート電流量を絞る効果があり、通電時間を長くし、スイッチング時間を引き延ばすことができる。その結果、スイッチング速度が遅くなり、スイッチング時間が長くなることから、ｄｖ／ｄｔが緩慢になり、回路にリンギングやノイズが発生するのを避けることができる。
　従って、実施形態１に係るパワー半導体装置１００によれば、ゲート容量が減ることによって、ドライブ損失を低減する効果を失うことなくスイッチング速度の調整しろを広くすることができ、その結果、アプリケーション回路からの要請に幅広く答えることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、互いに隣接する２つのゲート電極１２２の間隔が金属プラグ１３０の幅の５倍以上であり、互いに隣接する２つのゲート電極１２２の間隔が金属プラグ１３０に対して広くなり、ゲート電極１２２の体積を相対的に小さくできるため、このことによっても、ゲート容量を小さくすることができる。その結果、スイッチングの際、ゲートドライブ回路がゲート電極１２２に対して出し入れする電荷量を減らすことができ、ドライブ損失を低減することができる。
　また、実施形態１に係るパワー半導体装置１００によれば、互いに隣接する２つのゲート電極１２２の間隔が金属プラグ１３０の幅の５倍以上であるため、このことによっても、ゲート容量が減ることによって、ドライブ損失を低減する効果を失うことなくスイッチング速度の調整しろを広くすることができ、その結果、アプリケーション回路からの要請に幅広く答えることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、コンタクトホール１２８がソース領域１２４の底面よりも深い深さ位置まで形成されているため、コンタクトホール１２８の底部に形成するｐ＋型拡散領域１３２とソース領域１２４との接触に起因してソース領域１２４の不純物濃度や領域面積が設計時から変わってしまうことを防ぐことができ、その結果、パワー半導体装置１００の特性が変わってしまうという不具合を防ぐことができる。
　また、実施形態１に係るパワー半導体装置１００によれば、層間絶縁膜１２６とソース領域１２４との境界面を基準としたとき、ベース領域１１６の深さが０．５μｍ～２．０μｍの範囲内にあるため、製造過程において不純物を高温で長時間拡散する必要がなく、微細化構造に適したパワー半導体装置となる。
　実施形態１に係るパワー半導体装置の製造方法によれば、金属プラグ１３０を形成し、半導体基体１１０準備工程では複数のｎ－型コラム領域１１３及び複数のｐ－型コラム領域１１５を備える半導体基体１１０を準備し、かつ、トレンチ１１８形成工程では、所定の断面で半導体基体１１０を見たとき、第１領域Ｐ１において、所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間にｎ－型コラム領域１１３Ｂが存在するようにトレンチ１１８を形成するため、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きな実施形態１に係るパワー半導体装置１００を製造することができる。
［実施形態２］
　実施形態２に係るパワー半導体装置１０２は、基本的には実施形態１に係るパワー半導体装置１００と同様の構成を有するが、コンタクトホール、金属プラグ及びｐ＋型拡散領域の組の数が実施形態１に係るパワー半導体装置１００の場合とは異なる。すなわち、実施形態２に係るパワー半導体装置１０２においては、図９に示すように、所定の断面で見たとき、能動素子部Ｒ１は、ｎ－型コラム領域１１３及びｐ－型コラム領域１１５の表面側から見てｎ－型コラム領域１１３又はｐ－型コラム領域１１５が形成されている領域１つにつき、それぞれコンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域１３２を１組備える。
　実施形態２に係るパワー半導体装置１０２は、コンタクトホール、金属プラグ及びｐ＋型拡散領域の組の数が実施形態１に係るパワー半導体装置１００の場合とは異なるが、金属プラグ１３０を備え、スーパージャンクション構造を有し、かつ、所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間にｎ－型コラム領域１１３Ｂを備えるため、実施形態１に係るパワー半導体装置１００の場合と同様に、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きなパワー半導体装置となる。
　なお、実施形態２に係るパワー半導体装置１０２は、コンタクトホール、金属プラグ及びｐ＋型拡散領域の組の数以外の点においては実施形態１に係るパワー半導体装置１００と同様の構成を有するため、実施形態１に係るパワー半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態３］
　実施形態３に係るパワー半導体装置１０４は、基本的には実施形態１に係るパワー半導体装置１００と同様の構成を有するが、上面側から見て第１導電型コラム領域（ｎ－型コラム領域１１３Ｂ）が形成されている領域にコンタクトホール、金属プラグ及びｐ＋型拡散領域が形成されていない点で実施形態１に係るパワー半導体装置１００の場合とは異なる（図１０参照。）。
　実施形態３に係るパワー半導体装置１０４は、上面側から見てｎ－型コラム領域１１３Ｂが形成されている領域にコンタクトホール、金属プラグ及びｐ＋型拡散領域が形成されていない点で実施形態１に係るパワー半導体装置１００の場合とは異なるが、金属プラグ１３０を備え、スーパージャンクション構造を有し、かつ、所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間にｎ－型コラム領域１１３Ｂを備えるため、実施形態１に係るパワー半導体装置１００の場合と同様に、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きなパワー半導体装置となる。
　なお、実施形態３に係るパワー半導体装置１０４は、上面側から見てｎ－型コラム領域１１３Ｂが形成されている領域にコンタクトホール、金属プラグ及びｐ＋型拡散領域が形成されていない点以外の点においては実施形態１に係るパワー半導体装置１００と同様の構成を有するため、実施形態１に係るパワー半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態４］
　実施形態４に係るパワー半導体装置１０６は、基本的には実施形態１に係るパワー半導体装置１００と同様の構成を有するが、コンタクトホール、金属プラグ及びｐ＋型拡散領域の深さが実施形態１に係るパワー半導体装置１００の場合とは異なる。すなわち実施形態４に係るパワー半導体装置１０６においては、図１１に示すように、ｐ＋型拡散領域１３２は、金属プラグ１３０の底面からベース領域１１６を貫通してｐ－型コラム領域１１５に達するように形成されている。また、実施形態４では、上記の構成に伴ってコンタクトホール１２８及び金属プラグ１３０の深さも実施形態１より深くなっている。
　このように、実施形態４に係るパワー半導体装置１０６は、コンタクトホール、金属プラグ及びｐ＋型拡散領域の深さが実施形態１に係るパワー半導体装置１００の場合とは異なるが、金属プラグ１３０を備え、スーパージャンクション構造を有し、かつ、所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間にｎ－型コラム領域１１３Ｂを備えるため、実施形態１に係るパワー半導体装置１００の場合と同様に、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きなパワー半導体装置となる。
　また、実施形態４に係るパワー半導体装置１０６によれば、ｐ＋型拡散領域１３２は、金属プラグ１３０の底面からベース領域１１６を貫通してｐ－型コラム領域１１５に達するように形成されている、つまり、ｐ＋型拡散領域１３２が深く形成されているため、ｐ＋型拡散領域１３２の底部とｐ－型コラム領域１１５との境界面近傍における電界強度が大きくなる。このため、当該境界面近傍ではインパクトイオン化が起こりやすくなり、アバランシェ降伏時に電子正孔対が発生しやすくなる。当該境界面近傍で発生する電子正孔対の正孔又は電子は、ゲート絶縁膜１２０近辺を通過することなく、発生した場所の付近に存在するｐ＋型拡散領域１３２及び金属プラグ１３０を介してソース電極１３４に回収される。その結果、実施形態４に係るパワー半導体装置１０６ではアバランシェ降伏に伴うゲート破壊及びゲート絶縁膜１２０の劣化による電気的特性の変動が発生し難くなる。従って、実施形態４に係るパワー半導体装置１０６によれば、半導体装置全体としての破壊耐量を一層大きくすることができる。
　また、実施形態４に係るパワー半導体装置１０６によれば、ｐ－型コラム領域１１５に達するｐ＋型拡散領域１３２の存在により電界強度が分散し、トレンチ１１８の底部とｎ－型コラム領域１１３との境界面近傍での電界強度が低減される。つまり、実施形態４に係るパワー半導体装置１０６では、アバランシェ降伏時に発生する正孔が電界により加速される度合い（キャリアのエネルギー）が低減されるため、アバランシェ降伏に伴うゲート破壊及びゲート絶縁膜１２０の劣化による電気的特性の変動は発生し難くなる。従って、実施形態４に係るパワー半導体装置１０６によれば、この観点からも半導体装置全体としての破壊耐量を一層大きくすることができる。
　なお、実施形態４に係るパワー半導体装置１０６は、コンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域の深さ以外の点においては実施形態１に係るパワー半導体装置１００と同様の構成を有するため、実施形態１に係るパワー半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態５］
　実施形態５に係るパワー半導体装置１０８は、基本的には実施形態１に係るパワー半導体装置１００と同様の構成を有するが、コンタクトホール、金属プラグ及びｐ＋型拡散領域の組の数が実施形態１に係るパワー半導体装置１００の場合とは異なる。すなわち、実施形態５に係るパワー半導体装置１０８においては、図１２に示すように、所定の断面で見たとき、能動素子部Ｒ１は、上面側から見てｎ－型コラム領域１１３又はｐ－型コラム領域１１５が形成されている領域１つにつき、コンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域１３２を４組備える。
　なお、コンタクトホール、金属プラグ及び第２導電型高濃度拡散領域（上記各実施形態におけるｐ＋型拡散領域）の組の数は、１組、２組又は４組に限定されるものではない。本発明のパワー半導体装置は、上面側から見て第１導電型コラム領域又は第２導電型コラム領域が形成されている領域１つにつき、それぞれコンタクトホール、金属プラグ及び第２導電型高濃度拡散領域を３組又は５組以上備えていてもよい。また、１つの第１導電型コラム領域あたりの上記組の数と１つの第２導電型コラム領域あたりの上記組の数とは、同じであってもよいし、異なっていてもよい。さらに、本発明のパワー半導体装置は、第１導電型コラム領域が形成されている領域と第２導電型コラム領域が形成されている領域との境界上にコンタクトホール、金属プラグ及び第２導電型高濃度拡散領域を備えていてもよい。
　実施形態５に係るパワー半導体装置１０８は、コンタクトホール、金属プラグ及びｐ＋型拡散領域の組の数が実施形態１に係るパワー半導体装置１００の場合とは異なるが、金属プラグ１３０を備え、スーパージャンクション構造を有し、かつ、所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間にｎ－型コラム領域１１３Ｂを備えるため、実施形態１に係るパワー半導体装置１００の場合と同様に、電子機器の低コスト化及び小型化の要請を満たし、高い耐圧を維持しながらオン抵抗を下げることができ、かつ、破壊耐量の大きなパワー半導体装置となる。
　また、実施形態５に係るパワー半導体装置１０８によれば、実施形態１に係るパワー半導体装置１００よりも、１つの領域あたりのコンタクトホール１２８、金属プラグ１３０及びｐ＋型拡散領域１３２の組の数が多いため、コンタクト抵抗を一層低減することが可能となる。
　なお、実施形態５に係るパワー半導体装置１０８は、コンタクトホール、金属プラグ及びｐ＋型拡散領域の組の数以外の点においては実施形態１に係るパワー半導体装置１００と同様の構成を有するため、実施形態１に係るパワー半導体装置１００が有する効果のうち該当する効果を有する。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間のｎ－型コラム領域１１３Ｂの数が１つである場合を例にとって説明したが、本発明はこれに限定されるものではない。所定のｐ－型コラム領域１１５Ａと所定のｎ－型コラム領域１１３Ａとの間のｎ－型コラム領域１１３Ｂの数は、２つ以上であってもよい（例えば、図１３に示す変形例１参照。）。
（３）上記各実施形態においては、金属プラグ１３０及びコンタクトホール１２８を平面的に見てストライプ状に形成したが（図２参照。）、本発明はこれに限定されるものではない。金属プラグ及びコンタクトホールを平面的に見て円状（立体的に見て柱状）、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
（４）上記各実施形態においては、ゲート電極１２２及びトレンチ１１８を平面的に見てストライプ状に形成したが（図２参照。）、本発明はこれに限定されるものではない。ゲート電極及びトレンチを平面的に見て格子状又は四角形形状（立体的に見て柱状）等に形成してもよい。
（５）本発明は、ゲートフィンガーの外側にトレンチや金属プラグが存在するパワー半導体装置にも適用することができる（例えば、図１４に示す変形例２参照。）。
（６）上記各実施形態においては、パワー半導体装置として、ＭＯＳＦＥＴに本発明を適用したが、本発明はこれに限定されるものではない。パワー半導体装置として、ＩＧＢＴ、サイリスタ、トライアック、ダイオード等適宜のパワー半導体装置に本発明を適用してもよい。
（７）上記各実施形態においては、コンタクトホール１２８をベース領域１１６に達するように形成したが、本発明はこれに限定されるものではない。コンタクトホールを第２導電型コラム領域に達するように形成してもよい。この場合には、アバランシェ降伏時において、正孔をソース電極に一層引き抜きやすくなる、という効果がある。
（８）上記実施形態１，３，４，５及び変形例１においては、ソース領域１２４を、互いに隣接する２つのトレンチ１１８間において、トレンチ１１８とトレンチ１１８に最も近い金属プラグ１３０との間のみに形成したが、本発明はこれに限定されるものではない。例えば、ソース領域１２４を、互いに隣接する金属プラグ１３０の間に形成してもよい（図１５参照。）。
（９）上記各実施形態及び各変形例においては、コンタクトホール１２８を、ソース領域１２４の底面よりも深い深さ位置まで形成したが、本発明はこれに限定されるものではない。コンタクトホール１２８を、ソース領域１２４の底面よりも浅い深さ位置まで形成してもよい（図１６参照。）。
　１００，１０２，１０４，１０６，１０８，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ…パワー半導体装置、１１０，９１０…半導体基体、１１２，９１２…低抵抗半導体層、１１３，９１３…ｎ－型コラム領域、１１３Ａ…所定のｎ－型コラム領域、１１４…ｎ－型の領域、１１３Ｂ…所定のｐ－型コラム領域と所定のｎ－型コラム領域との間のｎ－型コラム領域、１１４'…酸化膜、１１５，９１５…ｐ－型コラム領域、１１５Ａ…所定のｐ－型コラム領域、１１６，９１６…ベース領域、１１８，９１８…トレンチ、１１８Ａ，９１８Ａ…特定のトレンチ、１２０，９２０…ゲート絶縁膜、１２０Ａ，９２０Ａ…特定のゲート絶縁膜、１２２，９２２…ゲート電極、１２２Ａ，９２２Ａ…特定のゲート電極、１２２’…ポリシリコン層、１２４，９２４…ソース領域、１２６，９２６…層間絶縁膜、１２８，９２８…コンタクトホール、１３０，９３０…金属プラグ、１３２，９３２…ｐ＋型拡散領域、１３４，９３４…ソース電極、１３５，９３５…ゲートパッド電極、１３６，９３６…ドレイン電極、１３８…ゲートフィンガー、９００…パワーＭＯＳＦＥＴ、ｈ…正孔、Ｍ１…マスク、Ｐ１…製造後に能動素子部に画定される第１領域、Ｐ２…製造後にゲートパッド部に画定される第２領域、Ｒ１…能動素子部、Ｒ２…ゲートパッド部

Claims (11)

  1. 　交互に配列された第１導電型コラム領域及び第２導電型コラム領域で構成されたスーパージャンクション構造を有し、かつ、前記第１導電型コラム領域及び前記第２導電型コラム領域の表面側である上面側から見て能動素子電極が形成された領域である能動素子部及び前記上面側から見てゲートパッド電極が形成された領域であるゲートパッド部が画定されたパワー半導体装置であって、
    　前記能動素子部は、
    　低抵抗半導体層と、
    　所定の方向に沿って所定の間隔で配列された複数の前記第１導電型コラム領域と、
    　前記所定の方向に沿って前記第１導電型コラム領域と交互に配列された複数の前記第２導電型コラム領域と、
    　前記第１導電型コラム領域及び前記第２導電型コラム領域の表面に形成された第２導電型のベース領域と、
    　前記上面側から見て前記第１導電型コラム領域が存在する領域内に形成され、前記ベース領域を貫通して前記第１導電型コラム領域に達する深さ位置まで形成されたトレンチと、
    　前記トレンチの内周面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極と、
    　前記ベース領域の表面に配置されるとともに少なくとも一部が前記トレンチの内周面に露出するように形成された第１導電型高濃度拡散領域と、
    　前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を少なくとも覆う層間絶縁膜と、
    　前記上面側から見て少なくとも前記第２導電型コラム領域が存在する領域内に形成され、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達するコンタクトホールと、
    　前記コンタクトホールの内部に所定の金属が充填されてなる金属プラグと、
    　前記金属プラグの底面に接触するように形成され、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域と、
    　前記層間絶縁膜上に形成され、前記金属プラグを介して前記ベース領域、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と電気的に接続された前記能動素子電極とを備え、
    　前記ゲートパッド部は、
    　前記能動素子部と共通する前記低抵抗半導体層と、
    　前記第１導電型コラム領域と、
    　前記第２導電型コラム領域と、
    　前記能動素子部と共通する前記ベース領域と、
    　前記能動素子部と共通する前記層間絶縁膜と、
    　前記層間絶縁膜上に形成された前記ゲートパッド電極とを備え、
    　前記所定の方向に平行かつ前記ゲートパッド部を含む所定の断面で前記パワー半導体装置を見たとき、前記能動素子部は、前記第２導電型コラム領域のうち前記ゲートパッド部に最も近い所定の第２導電型コラム領域と、前記トレンチと接している前記第１導電型コラム領域のうち前記ゲートパッド部に最も近い所定の第１導電型コラム領域との間に、１以上の前記第１導電型コラム領域を備えることを特徴とするパワー半導体装置。
  2. 　前記能動素子部は、前記上面側から見て前記所定の第１導電型コラム領域と前記所定の第２導電型コラム領域との間の前記第１導電型コラム領域が形成されている領域にも、前記コンタクトホール、前記金属プラグ及び前記第２導電型高濃度拡散領域を備えることを特徴とする請求項１に記載のパワー半導体装置。
  3. 　前記所定の断面で見たとき、前記能動素子部は、前記上面側から見て前記第２導電型コラム領域が形成されている領域１つにつき、それぞれ前記コンタクトホール、前記金属プラグ及び第２導電型高濃度拡散領域を複数組備えることを特徴とする請求項１又は２に記載のパワー半導体装置。
  4. 　前記能動素子部は、前記トレンチ、前記ゲート絶縁膜及び前記ゲート電極を複数組備え、
    　前記能動素子部では、前記第１導電型高濃度拡散領域は、互いに隣接する２つの前記トレンチ間において、前記トレンチと前記トレンチに最も近い前記金属プラグとの間のみに形成されていることを特徴とする請求項１～３のいずれかに記載のパワー半導体装置。
  5. 　前記所定の金属は、タングステンであることを特徴とする請求項１～４のいずれかに記載のパワー半導体装置。
  6. 　前記能動素子部は、前記トレンチ、前記ゲート絶縁膜及び前記ゲート電極を複数組備え、
    　前記能動素子部では、互いに隣接する２つの前記ゲート電極の間隔は、２．５μｍ以上であることを特徴とする請求項１～５のいずれかに記載のパワー半導体装置。
  7. 　前記能動素子部は、前記トレンチ、前記ゲート絶縁膜及び前記ゲート電極を複数組備え、
    　前記能動素子部では、互いに隣接する２つの前記ゲート電極の間隔は、前記金属プラグの幅の５倍以上であることを特徴とする請求項１～６のいずれかに記載のパワー半導体装置。
  8. 　前記コンタクトホールは、前記第１導電型高濃度拡散領域の底面よりも深い深さ位置まで形成されていることを特徴とする請求項１～７のいずれかに記載のパワー半導体装置。
  9. 　前記層間絶縁膜と前記第１導電型高濃度拡散領域との境界面を基準としたとき、前記ベース領域の最深部の深さ位置は、０．５μｍ～２．０μｍの範囲内にあることを特徴とする請求項１～８のいずれかに記載のパワー半導体装置。
  10. 　前記第２導電型高濃度拡散領域は、前記金属プラグの前記底面から前記ベース領域を貫通して前記第２導電型コラム領域又は前記第１導電型コラム領域に達するように形成されていることを特徴とする請求項１～９のいずれかに記載のパワー半導体装置。
  11. 　請求項１～１０のいずれかに記載のパワー半導体装置を製造するためのパワー半導体装置の製造方法であって、
    　低抵抗半導体層、所定の方向に沿って所定の間隔で配列された複数の第１導電型コラム領域、及び、前記所定の方向に沿って前記第１導電型コラム領域と交互に配列された複数の第２導電型コラム領域を備える半導体基体を準備する半導体基体準備工程と、
    　製造後に能動素子部に画定され、かつ、前記第１導電型コラム領域及び前記第２導電型コラム領域の表面側である上面側から見て前記第１導電型コラム領域が存在する領域内に、トレンチを形成するトレンチ形成工程と、
    　前記トレンチの内周面にゲート絶縁膜を形成した後、前記ゲート絶縁膜を介して前記トレンチの内部にゲート電極を形成するゲート電極形成工程と、
    　前記第１導電型コラム領域及び前記第２導電型コラム領域の表面から前記トレンチの最底部よりも浅い深さ位置まで第２導電型のベース領域を形成するベース領域形成工程と、
    　前記ベース領域の表面に、少なくとも一部が前記トレンチの内周面に露出するように第１導電型高濃度拡散領域を形成する第１導電型高濃度拡散領域形成工程と、
    　前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を少なくとも覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
    　製造後に前記能動素子部に画定され、かつ、前記上面側から見て少なくとも前記第２導電型コラム領域が存在する領域内に、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達するようにコンタクトホールを形成するコンタクトホール形成工程と、
    　前記コンタクトホールの底面に接触し、かつ、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域を形成する第２導電型高濃度拡散領域形成工程と、
    　前記コンタクトホールの内部に所定の金属を充填することによって金属プラグを形成する金属プラグ形成工程と、
    　製造後に能動素子部に画定される第１領域の前記層間絶縁膜上に、前記金属プラグを介して前記ベース領域、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と電気的に接続された能動素子部電極を形成し、製造後にゲートパッド部に画定される第２領域の前記層間絶縁膜上に、前記能動素子部電極と離隔しているゲートパッド電極を形成する電極形成工程とをこの順序で含み、
    　前記トレンチ形成工程では、前記所定の方向に平行かつ前記第２領域を含む所定の断面で前記半導体基体を見たとき、前記第１領域において、前記第２導電型コラム領域のうち前記第２領域に最も近い所定の第２導電型コラム領域と、前記トレンチの形成後に前記トレンチと接触する前記第１導電型コラム領域のうち前記第２領域に最も近い所定の第１導電型コラム領域との間に、１以上の前記第１導電型コラム領域が存在するように、前記トレンチを形成することを特徴とするパワー半導体装置の製造方法。
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