TWI636572B - 功率半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的功率半導體裝置，具有超級結結構，包括：低電阻半導體層、n-型柱形區域、p-型柱形區域、基極區域、溝槽、閘極絕緣膜、閘電極、源極區域、層間絕緣膜、接觸孔、金屬塞、p+型擴散區域、源電極、以及閘極焊盤電極，並且，主動元件部，在距離閘極焊盤部最近的規定的p-型柱形區域，與與溝槽接觸的n-型柱形區域中距離閘極焊盤部最近的規定的n-型柱形區域之間，具備n-型柱形區域。本發明的功率半導體裝置，是一種符合低成本化以及小型化要求的，並且能夠在維持高耐壓的同時降低導通電阻的，具有高擊穿耐量的功率半導體裝置。

Description

功率半導體裝置及其製造方法
本發明涉及功率半導體裝置以及功率半導體裝置的製造方法。
近年來，伴隨著對電子器件的低成本化以及小型化的要求，微細化的功率MOSFET被普遍需求。作為這樣的功率MOSFET，如第17圖所示，可以想到是一種藉由金屬塞(Plug)930將源電極934與源極區域924之間電氣連接的功率MOSFET900(作為使用金屬塞的半導體裝置，例如參照專利文獻1)。
習知技術所涉及的功率MOSFET900，是一種：具有由交互排列的n-型柱形區域913以及p-型柱形區域915所構成的超級結(Super Junction)結構的，並且劃分有：從作為n-型柱形區域913以及p-型柱形區域915的表面側的上端面側(以下也簡稱為上端面側)看作為形成有源電極934的區域的主動元件部R1、以及從上端面看作為形成有閘極焊盤(gate pad)電極935的區域的閘極焊盤部R2，的功率半導體裝置。
主動元件部R1，包括：n+型低電阻半導體層912；沿規定的方向按規定的間隔排列的複數個n-型柱形區域913；沿規定的方向與n-型柱形區域913交互排列的複數個p-型柱形區域915；形成於n-型柱形區域913以及p-型柱形區域915表面的p型基極區域916；形成於從上端面側看存在有n-型柱形區域913的區域內的，並且被形成為：在貫穿p型基極區域916後直至到達n-型柱形區域913的深度位置上的溝槽918；形成於溝槽918的內周面上的閘極絕緣膜920；經由閘極絕緣膜920埋設至溝槽918內部的閘電極922；配置於p型基極區域916的表面的，並 且被形成為至少一部分暴露在溝槽918的內周面上的n+型源極區域924；至少覆蓋n+型源極區域924、閘極絕緣膜920、以及閘電極922的層間絕緣膜926；形成於從上端面側看存在有p-型柱形區域915的區域內的，並且貫穿層間絕緣膜926後至少到達p型基極區域916的接觸孔928；在接觸孔928的內部填充規定的金屬後形成的金屬塞930；被形成為與金屬塞930的底面接觸的，並且比p型基極區域916摻雜物濃度更高的p+型擴散區域932；形成於層間絕緣膜926上的，並且經由金屬塞930與p型基極區域916、n+型源極區域924、以及p+型擴散區域932電氣連接的源電極934；以及形成於低電阻半導體層912表面的汲電極936。
閘極焊盤部R2，包括：低電阻半導體層912；n-型柱形區域913；p-型柱形區域915；p型基極區域916；層間絕緣膜926；形成於層間絕緣膜926上的閘極焊盤電極935；以及形成於低電阻半導體層912上的汲電極936(作為具有超級結結構的，並且劃分有主動元件部以及閘極焊盤部的功率半導體裝置，例如，參照專利文獻2)。
根據習知技術涉及的功率MOSFET900，由於具備了金屬塞930，因此不同於源電極與源極區域直接接觸的功率半導體裝置，從而不必再形成大直徑的接觸孔，從而就能夠成為一種微細化的功率MOSFET。其結果就是：習知技術涉及的功率MOSFET900是一種符合電子器件低成本化以及小型化要求的功率MOSFET。
另外，根據功率MOSFET900，由於具有由交互排列的n-型柱形區域913以及p-型柱形區域915所構成的超級結結構，因此就能夠在維持高耐壓的同時減低導通電阻。
先行技術文獻
(專利文獻1)特開平6-252090號公報
(專利文獻2)特開2012-160706號公報
然而，在這樣的功率MOSFET900的構造中，在沿規定的方向看時，在形成於距離閘極焊盤部R2最近的溝槽(以下，稱為特定的溝槽)918A上的閘極絕緣膜(以下，稱為特定的閘極絕緣膜)920A的附近容易引起損傷。即，功率MOSFET900本身存在有很難成為擊穿耐量大的功率MOSFET的問題。另外，這樣的問題不僅只存在於功率MOSFET900，而是會產生於所有的功率半導體裝置中。
因此，本發明鑒於上述的問題，目的是提供一種：能夠滿足電子器件低成本化以及小型化要求的，並且能夠在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置及其製造方法。
對於在特定的閘極絕緣膜附近容易引起損傷的原因，將列舉功率MOSFET900情況進行說明。
首先，在上的功率MOSFET900中，源電極934經由金屬塞930，並非僅與源極區域924，而是一同與p型基極區域916以及p+型擴散區域932電氣連接(參照第18圖)。因此，在雪崩擊穿時以及體二極體反向恢復時，產生的電子空穴對中的空穴(hole)h(參照第18圖中用符號h表示的白圈)就會經由基極區域916、p+型擴散區域932以及金屬塞930被吸引至源電極934。
此處，由於閘極焊盤部R2處不存在金屬塞930，因此閘極焊盤部R2處產生的空穴h，就會經由基極區域916藉由閘極焊盤部R2附近的金屬塞930回收。但是，由於有來自閘極焊盤部R2的空穴h會集中於閘極焊盤部R2附近的金屬塞930處，因此僅僅依靠閘極焊盤部R2附近的金屬塞930，從而有可能無法充 分地回收空穴h。而沒有藉由閘極焊盤部R2附近的金屬塞930回收的空穴h就會藉由溝槽918附近，並且被別的金屬塞930回收。此時，空穴h就會對特定的閘極絕緣膜920A、特定的閘極絕緣膜920A與對應特定的閘極絕緣膜的閘電極(以下，稱為特定的閘電極)922A的介面，或是n-型柱形區域913與特定的閘極絕緣膜920A的介面造成損傷，並且可能因閘極擊穿或特定的閘極絕緣膜920A退化最終導致電氣特性發生變動(參照第18圖)。
再有，在載流子類型與功率MOSFET900相反的功率MOSFET中，所產生的電子空穴對中的電子展示出與上述空穴h同樣的運動狀態。因此，即便是在載流子類型與功率MOSFET900相反的功率MOSFET中，基於與上述同樣的理由，同樣會產生與功率MOSFET同樣的問題。
本發明是基於上述情況而完成，並且由以下的構成所組成。
(1)本發明的功率半導體裝置，具有由交互排列的第一導電型柱形區域以及第二導電型柱形區域所構成的超級結結構，並且劃分有：從作為所述第一導電型柱形區域以及所述第二導電型柱形區域的表面側的上端面側看作為形成有主動元件電極的區域的主動元件部、以及從所述上端面看作為形成有閘極焊盤電極的區域的閘極焊盤部，其中所述主動元件部，包括：低電阻半導體層；沿規定的方向按規定的間隔排列的複數個所述第一導電型柱形區域；沿所述規定的方向與所述第一導電型柱形區域交互排列的複數個所述第二導電型柱形區域；形成於所述第一導電型柱形區域以及所述第二導電型柱形區域表面的第二導電型基極區域；從上端面側看形成於存在有所述第一導電型柱形區域的區域內的，並且被形成為：在貫穿所述基極區域後直至到達所述第一導電型柱 形區域的深度位置上的溝槽；形成於所述溝槽的內周面上的閘極絕緣膜；經由所述閘極絕緣膜埋設至所述溝槽內部的閘電極；配置於所述基極區域的表面的，同時被形成為至少有一部分暴露在所述溝槽的內周面上的第一導電型高濃度擴散區域；至少覆蓋所述第一導電型高濃度擴散區域、所述閘極絕緣膜、以及所述閘電極的層間絕緣膜；形成於從所述上端面側看存在有所述第二導電型柱形區域的區域內的，並且在貫穿所述層間絕緣膜後至少到達所述基極區域的接觸孔；在所述接觸孔的內部填充規定的金屬後形成的金屬塞；被形成為與所述金屬塞的底面接觸的，並且比所述基極區域的摻雜物濃度更高的第二導電型高濃度擴散區域；以及形成於所述層間絕緣膜上的，並且經由所述金屬塞與所述基極區域、所述第一導電型高濃度擴散區域、以及所述第二導電型高濃度擴散區域電氣連接的所述主動元件電極，所述閘極焊盤部，包括：與所述主動元件部共通的所述低電阻半導體層；所述第一導電型柱形區域；所述第二導電型柱形區域；與所述主動元件部共通的所述基極區域；與所述主動元件部共通的所述層間絕緣膜；以及形成於所述層間絕緣膜上的所述閘極焊盤電極，其中，從與所述規定的方向相平行的，並且包含所述閘極焊盤部的規定的截面看所述功率半導體裝置時，所述主動元件部在所述第二導電型柱形區域中距離所述閘極焊盤部最近的規定的第二導電型柱形區域，與同所述溝槽相接觸的所述第一導電型柱形區域中距離所述閘極焊盤部最近的規定的第一導電型柱形區域之間，具備至少一個所述第一導電型柱形區域。
(2)在本發明的功率半導體裝置中，理想的情況是：所述主動元件部，從所述上端面側看在所述規定的第一導電型柱形區域與所述規定的第二導 電型柱形區域之間形成有所述第一導電型柱形區域的區域上也具備：所述接觸孔、所述金屬塞、以及所述第二導電型高濃度擴散區域。
(3)在本發明的功率半導體裝置中，理想的情況是：在從所述規定的截面上看時，所述主動元件部在每個從所述上端面側看形成有所述第二導電型柱形區域的區域上，分別具備複數組所述接觸孔、所述金屬塞、以及所述第二導電型高濃度擴散區域。
(4)在本發明的功率半導體裝置中，理想的情況是：所述主動元件部具備複數組所述溝槽、所述閘極絕緣膜、以及所述閘電極，並且在所述主動元件部中，所述第一導電型高濃度擴散區域僅形成在：彼此相鄰的兩個所述溝槽間的，所述溝槽與距離所述溝槽最近的所述金屬塞之間。
(5)在本發明的功率半導體裝置中，理想的情況是：所述規定的金屬為鎢。
(6)在本發明的功率半導體裝置中，理想的情況是：所述主動元件部具備複數組所述溝槽、所述閘極絕緣膜、以及所述閘電極，並且在所述主動元件部中，彼此相鄰的兩個所述溝槽的間隔至少為2.5μm。
(7)在本發明的功率半導體裝置中，理想的情況是：所述主動元件部具備複數組所述溝槽、所述閘極絕緣膜、以及所述閘電極，並且在所述主動元件部中，彼此相鄰的兩個所述閘電極的間隔為所述金屬塞的寬度的至少五倍。
(8)在本發明的功率半導體裝置中，理想的情況是：所述接觸孔被形成為：直至比所述第一導電型高濃度擴散區域的底面更深的深度位置上。
(9)在本發明的功率半導體裝置中，理想的情況是：在以所述層間絕緣膜與所述第一導電型高濃度擴散區域之間的介面為基準時，所述基極區域的最深部的深度位置在0.5μm至2.0μm範圍內。
(10)在本發明的功率半導體裝置中，理想的情況是：所述第二導電型高濃度擴散區域被形成為：從所述金屬塞的所述底面貫穿所述基極區域後到達所述第二導電型柱形區域或所述第一導電型柱形區域。
(11)本發明的功率半導體裝置的製造方法，用於製造本發明的功率半導體裝置，其中依次包括：半導體基體準備程序，準備具有：低電阻半導體層、沿規定的方向按規定的間隔排列的複數個所述第一導電型柱形區域、以及沿所述規定的方向與所述第一導電型柱形區域交互排列的複數個所述第二導電型柱形區域的半導體基體；溝槽形成程序，在製造後被劃分為主動元件部的，並且，從作為所述第一導電型柱形區域以及所述第二導電型柱形區域的表面側的上端面側看存在有所述第一導電型柱形區域的區域上，形成溝槽；閘電極形成程序，在所述溝槽的內周面形成閘極絕緣膜後，經由所述閘極絕緣膜在所述溝槽的內部形成閘電極；基極區域形成程序，將第二導電型基極區域形成在從所述第一導電型柱形區域以及所述第二導電型柱形區域的表面開始直至比所述溝槽的最底部更深的深度位置上；第一導電型高濃度擴散區域形成程序，在所述基極區域的表面形成第一導電型高濃度擴散區域，從而使其至少有一部分暴露在所述溝槽的內周面上；層間絕緣膜形成程序，形成至少覆蓋所述第一導電型高濃度擴散區域、所述閘極絕緣膜、以及所述閘電極的層間絕緣膜；接觸孔形成程序，在製造後被劃分為所述主動元件部的，並且從所述上端面看至少存在有所述第二導電型柱形區域的區域內，形成接觸孔從而使其在貫穿所述層間絕 緣膜後至少到達所述基極區域；第二導電型高濃度擴散區域形成程序，形成於所述接觸孔的底面相接觸的，並且比所述基極區域摻雜物濃度更高的第二導電型高濃度擴散區域；金屬塞形成程序，藉由在所述接觸孔的內部填充規定的金屬從而形成金屬塞；以及電極形成程序，在製造後被劃分為主動元件部的第一區域的所述層間絕緣膜上，經由所述金屬塞形成與所述基極區域、所述第一導電型高濃度擴散區域、以及所述第二導電型高濃度擴散區域電氣連接的主動元件部電極，並且在製造後被劃分為閘極焊盤部的第二區域的所述層間絕緣膜上，形成與所述主動元件部電極隔開的閘極焊盤電極，其中，在所述溝槽形成程序中，形成所述溝槽從而使：從與所述規定的方向相平行的，並且在製造後包含所述第二區域的規定的截面看所述半導體基體時，在所述第一區域中，所述第二導電型柱形區域中距離所述第二區域最近的規定的第二導電型柱形區域，與所述溝槽形成後同所述溝槽相接觸的所述第一導電型柱形區域中距離所述第二區域最近的規定的第一導電型柱形區域之間，存在至少一個所述第一導電型柱形區域。
根據本發明的功率半導體裝置，由於具備了金屬塞，因此能夠與功率MOSFET900一樣，不必再形成大直徑的接觸孔，從而能夠成為一種被微細化的功率半導體裝置。其結果就是：本發明所涉及的功率半導體裝置，是一種符合電子元件低成本化以及小型化要求的功率半導體裝置。
另外，根據本發明的功率半導體裝置，由於具有由交互排列的第一導電型柱形區域以及第二導電型柱形區域所構成的超級結結構，因此與功率MOSFET900一樣，能夠在維持高耐壓的同時降低電阻。
另外，根據本發明的功率半導體裝置，由於具備金屬塞，並且，從規定的截面看功率半導體裝置時，主動元件部在第二導電型柱形區域中距離閘極焊盤部最近的規定的第二導電型柱形區域，與同溝槽相接觸的第一導電型柱形區域中距離閘極焊盤部最近的規定的第一導電型柱形區域之間，具備至少一個第一導電型柱形區域(換言之，具備在距離閘極焊盤部近的位置上未與溝槽接觸的第一導電型柱形區域)，因此，即便是在金屬塞的構成上與功率MOSFET900相同，也能夠在閘極焊盤部與特定的溝槽之間配置複數個金屬塞。 所以，根據本發明的功率半導體裝置，即便是在閘極焊盤部所產生的電子空穴對中的空穴或電子無法被閘極焊盤部附近的金屬塞充分回收的情況下，也能夠在其藉由特定的溝槽附近之前，藉由別的金屬塞回收(參照後述第3圖)。
其結果就是，根據本發明的功率半導體裝置，就能夠防止：在雪崩擊穿時以及體二極體反向恢復時，空穴或電子對特定的閘極絕緣膜、以及特定的閘極絕緣膜與特定的閘電極之間的介面，或是n-型柱形區域與特定的閘極絕緣膜之間的介面造成損傷，從而防止因閘極擊穿或特定的閘極絕緣膜退化最終導致電氣特性發生變動。因此，本發明的功率半導體裝置，就成為了一種具備大擊穿耐量的功率半導體裝置。
因此，本發明的功率半導體裝置，是一種：能夠滿足電子元件低成本化以及小型化要求的，並且能夠在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置。
根據本發明的功率半導體裝置的製造方法，由於：會形成金屬塞，並且在半導體基體準備程序中準備的是具備複數個第一導電型柱形區域以及複數個第二導電型柱形區域的半導體基體，而且，在溝槽形成程序中，是形 成溝槽從而使：從規定的截面看半導體基體時，在製造後被劃分為主動元件部的第一區域中，規定的第二導電型柱形區域與規定的第一導電型柱形區域之間存在至少一個第一導電型柱形區域，因此能夠製造：滿足電子元件低成本化以及小型化要求的，並且在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置。
再有，本發明的功率半導體裝置的“在維持高耐壓的同時減低導通電阻”這一效果由於上述以往的功率MOSFET900也具有同樣的效果，因此可以明白，這一效果是與不具備超級結結構的功率半導體裝置相比較後的效果。
本發明的功率半導體裝置(例如，參照後述的實施方式一所涉及的功率半導體裝置100)，與具備超級結結構的以往的功率半導體裝置(例如，習知技術中的功率MOSFET900)相比，由於減少了一條溝槽，因此從此觀點來說，並不能降低“導通電阻”。但是，在微細化的功率半導體裝置中，溝槽數量上存在有一條的不同幾乎不會給性能帶來差異。因此從此觀點來說，本發明的功率半導體裝置可以說，具備“與具備超級結結構的以往的功率半導體裝置相比，在導通電阻幾乎不會升高的情況下維持高耐壓”的效果。
100、102、104、106、108、100A、100B、100C、100D‧‧‧功率半導體裝置
110、910‧‧‧半導體基體
112、912‧‧‧低電阻半導體層
113、913‧‧‧n-型柱形區域
113A‧‧‧規定的n-型柱形區域
114‧‧‧n-型區域
113B‧‧‧n-型柱形區域
114’‧‧‧氧化膜
115、915‧‧‧p-型柱形區域
115A‧‧‧規定的p-型柱形區域
116、916‧‧‧基極區域
118、918‧‧‧溝槽
118A、918A‧‧‧特定的溝槽
120、920‧‧‧閘極絕緣膜
120A、920A‧‧‧特定的閘極絕緣膜
122、922‧‧‧閘電極
122A、922A‧‧‧特定的閘電極
122’‧‧‧多晶矽層
124、924‧‧‧源極區域
126、926‧‧‧層間絕緣膜
128、928‧‧‧接觸孔
130、930‧‧‧金屬塞
132、932‧‧‧p+型擴散區域
134、934‧‧‧源電極
135、935‧‧‧閘極焊盤電極
136、936‧‧‧汲電極
138‧‧‧閘極指
900‧‧‧功率MOSFET
h‧‧‧空穴
M1‧‧‧掩膜
P1‧‧‧第一區域
P2‧‧‧第二區域
R1‧‧‧主動元件部
R2‧‧‧閘極焊盤部
第1圖是實施方式一涉及的功率半導體裝置100的一部分截面圖(以下，將“功率半導體裝置的一部分截面圖”簡稱為“截面圖”)。第1圖對應後述的第2圖中A1-A1截面。符號110則表示半導體基體。
第2圖是實施方式一涉及的功率半導體裝置100的一部分平面圖(也稱為上端面圖。以下，將“功率半導體裝置的一部分平面圖”簡稱為“平面圖”)。在第2圖中，為了便於查看閘電極122以及金屬塞130的構成，並沒有 標示出除：閘電極122、金屬塞130、閘極焊盤電極135、以及閘極指(gate finger)138之外的構成要素或符號。另外，在第2圖中，比閘極指138更外側的構造(耐壓區域等)也沒有進行標示。
第3圖是實施方式一涉及的功率半導體裝置100中在雪崩擊穿時以及體二極體反向恢復時，用於對空穴h經由p+型擴散區域132以及金屬塞130被源電極134所吸引的情況進行說明的截面圖。第3圖中的箭頭標示空穴h的大致移動路徑。另外，該箭頭的粗細是為了便於標示空穴h的量，用粗箭頭表示的路徑為多數空穴h的移動路徑。這在第18圖中同樣如此。
第4圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第4圖(a)至第4圖(d)是各程序圖。
第5圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第5圖(a)至第5圖(d)是各程序圖。
第6圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第6圖(a)至第6圖(d)是各程序圖。
第7圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第7圖(a)至第7圖(d)是各程序圖。
第8圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中： 第8圖(a)至第8圖(c)是各程序圖。
第9圖是實施方式二涉及的功率半導體裝置102的截面圖。
第10圖是實施方式三涉及的功率半導體裝置104的截面圖。
第11圖是實施方式四涉及的功率半導體裝置106的截面圖。
第12圖是實施方式五涉及的功率半導體裝置108的截面圖。
第13圖是變形例一涉及的功率半導體裝置100A的截面圖。
第14圖是變形例二涉及的功率半導體裝置100B的截面圖。在第14圖中，為了便於查看閘電極122以及金屬塞130的構成，並沒有標示出除：閘電極122、金屬塞130、閘極焊盤電極135、以及閘極指138之外的構成要素或符號。 另外，在第14圖中，比閘極指138更外側的構造(耐壓區域等)也沒有進行標示。
第15圖是變形例三涉及的功率半導體裝置100C的截面圖。
第16圖是變形例四涉及的功率半導體裝置100D的截面圖。
第17圖是習知技術涉及的功率MOSFET900的截面圖。符號910則表示半導體基體。
第18圖是習知技術涉及的功率MOSFET900中在雪崩擊穿時以及體二極體反向恢復時，用於對空穴h經由p+型擴散區域932以及金屬塞930被源電極934所吸引的情況進行說明的截面圖。
以下，將依據圖式中所示的實施方式，對本發明的功率半導體裝置以及功率半導體裝置的製造方法進行說明。另外，各圖式僅為簡圖，並不一定嚴謹地反映實際尺寸。再有，各實施方式間即便在形狀等上存有差異，但是在本質上具備同樣功能的情況下，各實施方式則各自使用同樣的符號。
實施方式一
1.實施方式一涉及的功率半導體裝置100的構成
實施方式一涉及的功率半導體裝置100為用於DC-DC轉換器等的各種電源裝置等中的溝槽閘極功率MOSFET。實施方式一涉及的功率半導體裝置100的耐壓為300V以上，例如為600V。
實施方式一涉及的功率半導體裝置100如第1圖所示，具有由交互排列的n-柱形區域113以及p-柱形區域115所構成的超級結結構，並且劃分有：從作為n-柱形區域113以及p-柱形區域115的表面側的上端面側看作為形成有源電極134的區域的主動元件部R1、以及從上端面看作為形成有閘極焊盤電極135的區域的閘極焊盤部R2。
主動元件部R1，包括：n+型低電阻半導體層112；沿規定的方向按規定的間隔排列的複數個n-柱形區域113；沿所述規定的方向與n-柱形區域113交互排列的複數個p-柱形區域115；形成於n-柱形區域113以及p-柱形區域115表面的p型基極區域116；從上端面側看形成於存在有n-柱形區域113的區域內的，並且被形成為：在貫穿基極區域116後直至到達n-柱形區域113的深度位置上的溝槽118；形成於溝槽118的內周面上的閘極絕緣膜120；經由閘極絕緣膜120埋設至溝槽118內部的閘電極122；配置於基極區域116的表面的，同時被形成為有一部分暴露在溝槽118的內周面上的n+型源極區域124；至少覆蓋基極區域116、源極區域124、閘極絕緣膜120、以及閘電極122的層間絕緣膜126；形成於從上端面側看存在有p-柱形區域115的區域內的，並且在貫穿層間絕緣膜126後至少到達基極區域116的接觸孔128；在接觸孔128的內部填充規定的金屬後形成的金屬塞130；被形成為與金屬塞130的底面接觸的，並且比基 極區域116的摻雜物濃度更高的p+型擴散區域132；形成於層間絕緣膜126上的，並且經由金屬塞130與基極區域116、源極區域124、以及p+型擴散區域132電氣連接的源電極134；以及形成在低電阻半導體層112上的汲電極136。
閘極焊盤部R2，包括：與主動元件部R1共通的低電阻半導體層112；n-柱形區域113；p-柱形區域115；與主動元件部R1共通的基極區域116；與主動元件部R1共通的層間絕緣膜126；形成於層間絕緣膜126上的閘極焊盤電極135、以及與主動元件部R1共通的汲電極136。再有，閘極焊盤部R2中的n-柱形區域113以及p-柱形區域115，與主動元件部R1中的n-柱形區域113以及p-柱形區域115具有同樣的構成以及功能。
閘極焊盤電極135處電氣連接有閘極指138(參照第2圖)。另外，從上端面側看形成有閘極指138的區域，既不包含在主動元件部R1中也不包含在閘極焊盤部R2中。
從與規定的方向相平行的，並且包含閘極焊盤部R2的規定的截面(例如，第1圖所示的截面)看功率半導體裝置100時，主動元件部R1在p-柱形區域115中距離閘極焊盤部R2最近的規定的p-柱形區域115A，與同溝槽118相接觸的n-柱形區域113中距離閘極焊盤部R2最近的規定的n-柱形區域113A之間，具備一個n-柱形區域113B。在n-柱形區域113中的n-柱形區域113B不與溝槽118相接觸。
功率半導體裝置100也可稱為是一種：在存在有n-柱形區域113的區域中距離閘極焊盤部R2最近的至少一個區域(在實施方式一中為一個區域)上，未形成有溝槽118、閘極絕緣膜120、以及閘電極122的功率半導體裝置。
另外，在實施方式一中，第一導電型摻雜物為n型摻雜物，第二導電型摻雜物為p型摻雜物。因此，在功率半導體裝置100中，n-柱形區域113對應第一導電型柱形區域，p-柱形區域115對應第二導電型柱形區域。另外，源極區域124對應第一導電型高濃度擴散區域，p+型擴散區域132對應第二導電型高濃度擴散區域。再有，在實施方式一中，源電極134對應主動元件電極。
規定的p-柱形區域115A只是對在位於規定的位置上的p-柱形區域115附加上了特殊的符號。作為構成來說，其與其他的p-柱形區域115是相同的。另外，規定的n-柱形區域113A以及n-柱形區域113B與其他的n-柱形區域113的關係同樣如此。因此，在本說明書中，單單記載‘‘p-柱形區域115”的情況下也包含有規定的p-柱形區域115A，單單記載“n-柱形區域113”的情況下也包含有規定的n-柱形區域113A以及n-柱形區域113B。
功率半導體裝置100的主動元件部R1具備複數組溝槽118、閘極絕緣膜120、以及閘電極122。
在實施方式一涉及的功率半導體裝置100中，溝槽118、閘電極122、源極區域124、接觸孔128、以及金屬塞130均從平面上看被形成為呈條紋狀(參照第2圖)。再有，閘電極122藉由未圖示的連結部與閘極焊盤電極135或閘極指138連接。
彼此連接的兩個閘電極122的間隔(間距寬度)為金屬塞130寬度(條紋寬度)的至少五倍。另外，彼此相鄰的兩個閘電極122的間隔例如至少為2.5μm，例如為10μm。
在本說明書以及各圖式中，關於本發明中的溝槽118、閘極絕緣膜120、以及閘電極122的各自中，在沿規定的方向看時距離閘極焊盤部R2最 近的一個，將以規定的溝槽118A、規定的閘極絕緣膜120A、以及規定的閘電極122A來進行說明。規定的溝槽118A、規定的閘極絕緣膜120A、以及規定的閘電極122A的構成，分別與溝槽118、閘極絕緣膜120、以及閘電極122的構成相同。因此，在本說明書中，單單記載“溝槽118”的情況下也包含有規定的溝槽118A，單單記載“閘極絕緣膜120”的情況下也包含有規定的閘極絕緣膜120A，單單記載“閘電極122”的情況下也包含有規定的閘電極122A。
在本說明書中，“彼此相鄰”是指：不僅是從整體上看，也包含從規定的截面上看的情況。以溝槽為例說明的話，例如，在溝槽為格子狀，並且溝槽與溝槽相連的情況下，從規定的切割面上看彼此相鄰(彼此不相連)也包含在“彼此相鄰的兩個溝槽”中。另外，在本說明書中，“彼此相鄰的兩個溝槽之間”不僅是指位於從平面上看時溝槽與溝槽之間的直線上的位置，也包含位於從該直線上多少有些偏差的位置上。
低電阻半導體層112的厚度例如在100μm至400μm範圍內，低電阻半導體層112的摻雜物濃度例如在1×1019cm-3至1×1020cm-3範圍內。從基極區域116的下端面至低電阻半導體層112的上端面的距離，例如為5μm至120μm範圍內。在以層間絕緣膜126與源極區域124的介面為基準時，基極區域116的最深部的深度位置例如為0.5μm至2.0μm範圍內。基極區域116的摻雜物濃度例如為5×1016cm-3至1×1018cm-3範圍內。
在實施方式一涉及的功率半導體裝置100中，由於低電阻半導體層112附近存在的n-型區域，複數個n-柱形區域113彼此連接。n-柱形區域113也可以說是由n-型區域中未形成有p-柱形區域115的部分中的一部分所構成的。
再有，複數個n-柱形區域113可以不彼此連接。在本發明中，能夠使用多種超級結結構。
在功率半導體裝置100中，n-柱形區域113與p-柱形區域115幾乎為相同寬度，並且n-柱形區域113與p-柱形區域115處於電荷平衡的狀態下。 n-柱形區域113以及p-柱形區域115的寬度例如各自為6μm。n-柱形區域113以及p-柱形區域115的摻雜物濃度例如各自為5×1014cm-3至1×1016cm-3範圍內。
在以層間絕緣膜126與源極區域124的介面為基準時，源極區域124的最深部的深度位置，例如為0.1μm至0.4μm範圍內。源極區域124的摻雜物濃度例如為5×1019cm-3至2×1020cm-3範圍內。
溝槽118的深度例如為3μm。閘極絕緣膜120是由藉由熱氧化法形成的厚度例如為100nm的二氧化矽膜構成的。閘電極122是由藉由CVD法以及離子注入法形成的低電阻多晶矽膜構成的。層間絕緣膜126是由藉由CVD法形成的厚度例如為1000nm的PSG膜構成的。
接觸孔128以及金屬塞130的條紋寬度，例如為0.5μm。
接觸孔128的內表面上形成有勢壘金屬(未圖示)，並且金屬塞130是規定的金屬經由該勢壘金屬後被填充至接觸孔128的內部從而形成的。規定的金屬例如為鎢。
在實施方式一涉及的功率半導體裝置100中，主動元件部R1從上端面側看在規定的n-柱形區域113A與規定的p-柱形區域115A之間形成有n-柱形區域113B的區域上也具備：接觸孔128、金屬塞130、以及p+型擴散區域132。
在功率半導體裝置100中，從規定的截面看時，主動元件部R1在每個從n-柱形區域113以及p-柱形區域115的表面側看時形成有p-柱形區域115的區域上，分別具備兩組接觸孔128、金屬塞130、以及p+型擴散區域132。
另外，在功率半導體裝置100中，源極區域124僅形成在：彼此相鄰的兩個溝槽118之間的，溝槽118與距離溝槽118最近的金屬塞130之間。 換言之，彼此相鄰的兩個金屬塞130之間未形成有源極區域124。
在彼此相鄰的兩個溝槽118之間，金屬塞130是以等間隔的間距形成的。某個溝槽118與距離該溝槽118最近的金屬塞130之間的間隔，與彼此相鄰的兩個金屬塞130之間的間隔相等。藉由這樣的構成，在雪崩擊穿時以及體二極體反向恢復時，就能夠獲得：使n-柱形區域113處產生的載流子(空穴)經由p-柱形區域115、基極區域116、p+型擴散區域132、以及金屬塞130，均等地吸引至源電極134處的效果。
金屬塞130的間隔與金屬塞130的寬度為一樣長或更長，例如為0.5μm。
p+型擴散區域132的最深部的深度位置被形成為比源極區域124更深。p+型擴散區域132的摻雜物濃度比基極區域116更高，例如在5×1018cm-3至1×1020cm-3範圍內。
源電極134由藉由濺射法(Sputtering)形成的厚度例如為4μm的鋁系金屬(例如，Al-Cu系合金)構成。汲電極136由Ti-Ni-Au等的多層金屬膜形成，例如被形成為多層金屬膜整體厚度為0.5μm。
在功率半導體裝置100中，在雪崩擊穿時以及體二極體反向恢復時空穴h運動就會如第3圖所示。具體將與功率半導體裝置100的效果一同後述。
2.實施方式一涉及的功率半導體裝置的製造方法
實施方式一涉及的功率半導體裝置100，能夠藉由下述實施方式一涉及的功率半導體裝置的製造方法來進行製造。
(1)半導體基體110準備程序
首先，準備具備n+型低電阻半導體層112、沿規定的方向按規定的間隔排列的複數個n-柱形區域113、以及沿所述規定的方向與n-柱形區域113交互排列的複數個p-柱形區域115的半導體基體110。
上述半導體基體110例如能夠如下述般進行準備。
首先，準備具備n+型低電阻半導體層112以及形成在n+型低電阻半導體層112上的n-型區域114的半導體基體(參照第4圖(a))。作為這樣半導體基體110，可以使用適宜的半導體基體，例如可以使用由在n+型低電阻半導體層112上藉由外延生長法形成n-型區域114後構成的半導體基體。
接下來，對n-型區域114的表面進行氧化，並且形成氧化膜114’(參照第4圖(b))。接著，在氧化膜114’上形成具有對應p-柱形區域115的開口的掩膜(未圖示)，並且藉由使用該掩膜進行蝕刻，從而在氧化膜114’上形成開口部(參照第4圖(c))。接著，藉由外延生長法形成p-半導體層115’(參照第4圖(d))。接著，藉由CMP法在除n-型區域114的開口部內部以外的位置上將p-半導體層115’去除，從而形成p-柱形區域115，然後再藉由蝕刻去除氧化膜114’(參照第5圖(a))。
(2)溝槽118形成程序
在n-型區域114的表面形成具有對應溝槽118的開口的掩膜(未圖示)，並且藉由使用該掩膜進行蝕刻，從而在：製造後被劃分在主動元件部R1的，並且從作為n-柱形區域113以及p-柱形區域115的表面側的上端面側看存在有n-柱形區域113的區域內形成溝槽118(參照第5圖(b))。然後，在蝕刻後，去除掩膜，並藉由犧牲氧化來平整溝槽118的表面。
這裡，在實施方式一中的溝槽118形成程序中，在從與規定的方向相平行並且在製造後被劃分在閘極焊盤部R2的，包含第二區域P2的規定的截面(參照第5圖(b)所示的截面)看半導體基體110時，按如下方法來形成溝槽118。即，形成溝槽118，使：在製造後被劃分在主動元件部R1的第一區域P1中的，p-柱形區域115中距離第二區域P2最近的規定的p-柱形區域115A，與溝槽118形成後與溝槽118接觸的n-柱形區域113中距離第二區域P2最近的規定n-柱形區域113A之間，存在有n-柱形區域113B。
也就是，在實施方式一中的溝槽118形成程序中，在第一區域P1中存在有n-柱形區域113的區域中距離第二區域P2最近的至少一個區域(在實施方式一中為一個區域)上，不形成溝槽118。
(3)閘電極122形成程序
接下來，在包含有溝槽118的內周面的n-型區域114的表面上藉由熱氧化法形成熱氧化膜120’(參照第5圖(c))。此時，溝槽118的內周面的熱氧化膜就會成為閘極絕緣膜120。然後，在該熱氧化膜120’上使多晶矽層122’堆積。接著，在該多晶矽層122’的整個面上將n型摻雜物(例如，磷)離子注入(參照第5圖(d))，並使其熱擴散。接著，除溝槽118的內部以外 將多晶矽去除。藉由這樣，在溝槽118的內部藉由閘極絕緣膜120形成閘電極122(參照第6圖(a))。
(4)基極區域116形成程序
接下來，在n-柱形區域113以及p-柱形區域115的表面上藉由熱氧化膜120’將p型摻雜物(例如，硼)離子注入(參照第6圖(b))。接著，使該p型摻雜物熱擴散後，使基極區域116形成在從n-柱形區域113以及p-柱形區域115的表面開始直至比溝槽118最底部更淺的深度位置上(參照第6圖(c))。
(5)源極區域124形成程序(第一導電型高濃度擴散區域形成程序)
接下來，將具有對應源極區域124、閘極絕緣膜120、以及閘電極122的開口的掩膜M1形成在熱氧化膜120’上，並且藉由該掩膜M1將n型摻雜物(例如，砷)離子注入(參照第6圖(d))。接著，藉由使該n型摻雜物熱擴散，從而在基極區域116的表面上，形成源極區域124使其至少有一部分暴露在溝槽118的內周面上(參照第7圖(a))。
(6)層間絕緣膜126形成程序
接著，形成覆蓋基極區域116、源極區域124、閘極絕緣膜120、以及閘電極122的層間絕緣膜126(參照第7圖(b))。具體為：在熱氧化膜120，以及閘電極122上藉由CVD法形成BPSG膜。藉由這樣，來形成由熱氧化膜120’以及BPSG膜構成的層間絕緣膜126。
(7)接觸孔128形成程序
接下來，將具有對應接觸孔128的開口的掩膜(未圖示)形成在層間絕緣膜126的表面。接著，使用該掩膜，在製造後被劃分在主動元件部R1的，並且從作為n-柱形區域113以及p-柱形區域115的表面側的上端面側看存在有n-柱形區域113的區域內，藉由進行蝕刻來形成接觸孔128使其在貫穿層間絕緣膜126後到達基極區域116。蝕刻後，將掩膜去除(參照第7圖(c))。
(8)p+型擴散區域132形成程序(第二導電型高濃度擴散區域形成程序)
接下來，在層間絕緣膜126以及接觸孔128的底面離子注入摻雜物濃度比基極區域116更高的p型摻雜物(例如硼)(參照第7圖(d))。接著，藉由使該p型摻雜物熱擴散，形成與接觸孔128的底面相接觸的p+型擴散區域132(參照第8圖(a))。
(9)金屬塞130形成程序
接下來，藉由濺射法在接觸孔128的內側面上將勢壘金屬(未圖示)成膜，使該勢壘金屬活性化。下一步，藉由CVD法在該勢壘金屬上藉由將鎢成膜，從而經由該勢壘金屬向接觸孔128的內部填充鎢。接著，藉由利用MP法將層間絕緣膜126上的鎢去除，從而使得鎢僅在接觸孔128的內部殘留，從而形成金屬塞130(參照第8圖(b))。作為勢壘金屬的組成成分，可以列舉氮化鈦(TiN)、鎢化鈦(TiW)、矽化鉬(MoSi)等。
再有，藉由形成金屬塞130，與接觸孔128的底面相接觸的p+型擴散區域132就會與金屬塞130的底面相接觸。
(10)源電極134、閘極焊盤電極135、以及汲電極136形成程序
接下來，藉由濺射法，在製造後被劃分在主動元件部R1的第一區域P1的層間絕緣膜126上使Al-Cu系合金成膜，並且形成經由金屬塞130與基極區域116、源極區域124、以及p+型擴散區域132電氣連接的源電極134。 另外，同樣是藉由濺射法，在製造後被劃分在有閘極焊盤部R2的第二區域P2的層間絕緣膜126上，形成與源電極134隔開的閘極焊盤電極135。進一步地，同樣藉由濺射法，在層間絕緣膜126上，形成與閘極焊盤電極135電氣連接的閘極指138。可以是在一次性形成源電極134、閘極焊盤電極135、以及閘極指138後，利用蝕刻等分隔開，另外，也可以是分別來形成。
在本程序中，在低電阻半導體層112上依次以Ti、Ni、Au的順序將金屬膜成膜，從而也形成汲電極136(參照第8圖(c))。
藉由上述程序，就能夠製造實施方式一涉及的功率半導體裝置100。
3.實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法的效果
根據實施方式一涉及的功率半導體裝置100，由於具備了金屬塞130，因此與功率MOSFET900一樣，不必再形成大直徑的接觸孔，從而能夠成為一種微細化的功率半導體裝置。其結果就是：實施方式一所涉及的功率半導體裝置100，是一種符合電子元件低成本化以及小型化要求的功率半導體裝置。
另外，根據實施方式一涉及的功率半導體裝置100，由於具有由交互排列的n-柱形區域113以及p-柱形區域115所構成的超級結結構，因此與功率MOSFET900一樣，能夠在維持高耐壓的同時降低電阻。
另外，根據實施方式一涉及的功率半導體裝置100，由於具備金屬塞130，並且，從規定的截面看功率半導體裝置100時，主動元件部R1在規定的p-柱形區域115A，與規定的n-柱形區域113A之間，具備n-柱形區域113B(換言之，具備在距離閘極焊盤部R2近的位置上未與溝槽118接觸的n-型柱形區域)，因此，即便是在金屬塞130的構成上與功率MOSFET900相同，也能夠在閘極焊盤部R2與特定的溝槽118A之間配置複數個金屬塞130。所以，根據實施方式一涉及的功率半導體裝置100，即便是在閘極焊盤部R2所產生的空穴h無法被閘極焊盤部R2附近的金屬塞130充分回收的情況下，也能夠在其藉由特定的溝槽118A附近之前，藉由別的金屬塞130回收(參照第3圖)。
其結果就是，根據實施方式一涉及的功率半導體裝置100，就能夠防止：在雪崩擊穿時以及體二極體反向恢復時，空穴h對特定的閘極絕緣膜120A、以及特定的閘極絕緣膜120A與特定的閘電極122A之間的介面，或是n-型柱形區域113與特定的閘極絕緣膜120A之間的介面造成損傷，從而防止因閘極擊穿或特定的閘極絕緣膜120A退化最終導致電氣特性發生變動。因此，實施方式一涉及的功率半導體裝置100，就成為了一種具備大擊穿耐量的功率半導體裝置。
因此，實施方式一涉及的功率半導體裝置100，是一種：能夠滿足電子元件低成本化以及小型化要求的，並且能夠在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置。
另外，根據實施方式一涉及的功率半導體裝置100，從上端面側看形成有n-柱形區域113B的區域上也具備：接觸孔128、金屬塞130、以及p+型擴散區域132，因此就能夠增加存在於閘極焊盤部R2至特定的閘極絕緣膜 120A之間的金屬塞130的數量從而提高空穴的回收率，其結果就是：能夠進一步防止：在雪崩擊穿時以及體二極體反向恢復時，空穴h對特定的閘極絕緣膜120A、以及特定的閘極絕緣膜120A與特定的閘電極122A之間的介面，或是n-型柱形區域113與特定的閘極絕緣膜120A之間的介面造成損傷，從而進一步防止因閘極擊穿或特定的閘極絕緣膜120A退化最終導致電氣特性發生變動。因此，實施方式一涉及的功率半導體裝置100，就能夠進一步提升擊穿耐量。
另外，根據實施方式一涉及的功率半導體裝置100，從規定的截面看時，主動元件部R1在每個從n-柱形區域113以及p-柱形區域115的表面側看時形成有p-柱形區域115的區域上，分別具備兩組接觸孔128、金屬塞130、以及p+型擴散區域132，因此根據該構成，也能夠增加存在於閘極焊盤部R2至特定的閘極絕緣膜120A之間的金屬塞130的數量從而提高空穴的回收率，其結果就是：能夠進一步防止：在雪崩擊穿時以及體二極體反向恢復時，空穴h對特定的閘極絕緣膜120A、以及特定的閘極絕緣膜120A與特定的閘電極122A之間的介面，或是n-型柱形區域113與特定的閘極絕緣膜120A之間的介面造成損傷，從而進一步防止因閘極擊穿或特定的閘極絕緣膜120A退化最終導致電氣特性發生變動。因此，從此觀點來說，實施方式一涉及的功率半導體裝置100，也能夠進一步提升擊穿耐量。
另外，根據實施方式一涉及的功率半導體裝置100，從規定的截面看時，主動元件部R1在每個從n-柱形區域113以及p-柱形區域115的表面側看時形成有p-柱形區域115的區域上，分別具備兩組接觸孔128、金屬塞130、以及p+型擴散區域132，因此從平面上看溝槽118與p+型擴散區域132的間隔就會變短。因此，在雪崩擊穿時以及體二極體反向恢復時，溝槽118底部產生的 載流子(空穴)在直到被源電極134吸引為止的移動距離就會變短，從而在基極區域116與金屬塞130之間就不易產生高電位差。所以，由源極區域124(n型)、基極區域116(p型)、以及n-柱形區域113(第一導電型柱形區域、n型)所構成的寄生電晶體(寄生npn電晶體)就會變得不易導通，其結果就是：功率半導體裝置100能夠進一步提升作為半導體裝置整體的擊穿耐量(特別是，MOSFET相對於雪崩擊穿時以及di/dt擊穿的耐量)。
另外，根據實施方式一涉及的功率半導體裝置100，由於源極區域124與基極區域116之間的介面的面積變窄從而基極區域116的載流子(空穴)變得不易進入源極區域124中，因此上述的寄生電晶體(寄生npn電晶體)也會變得不易導通，從此觀點來說，功率半導體裝置100能夠進一步提升作為半導體裝置整體的擊穿耐量。
另外，根據實施方式一涉及的功率半導體裝置100，相比在每個形成有p-柱形區域115的區域上分別僅具備一組接觸孔128、金屬塞130、以及p+型擴散區域132的情況，就能夠更加降低接觸電阻。
另外，根據實施方式一涉及的功率半導體裝置100，由於源極區域124僅形成在：彼此相鄰的兩個溝槽118間的，溝槽118與距離溝槽118最近的金屬塞130之間，因此就能夠將“源極區域124與基極區域116之間的介面”的面積變小從而使空穴h不易進入源極區域124中，其結果就是：能夠使由源極區域124(n型)、基極區域116(p型)、以及n-柱形區域113(第一導電型柱形區域、n型)所構成的寄生電晶體(寄生npn電晶體)變得不易導通。
另外，根據實施方式一涉及的功率半導體裝置100，由於規定的金屬為鎢，因此就能夠使用容易填充至細微的(直徑較小的)接觸孔128內的 鎢來形成細微的金屬塞130，其結果就是：能夠容易使功率半導體裝置100微細化。
然而，在源電極與源極區域直接接觸的功率半導體裝置中，有層間絕緣膜的區域與無層間絕緣膜的區域(接觸的區域)之間閘電極會產生落差，因此安裝時如果在源電極上進行焊絲接合的話，該落差部分(層間絕緣膜與接觸的區域的介面部分的角部)就會因超聲波導致應力集中從而有可能會損壞功率半導體裝置。相對於此，根據實施方式一涉及的功率半導體裝置100，由於使用鎢從而能夠容易使接觸孔128以及金屬塞130微細化，所以有層間絕緣膜126的區域與無層間絕緣膜126的區域(金屬塞130形成的區域)之間就不容易產生落差，其結果就是：能夠使源電極134平整地成膜。因此，根據實施方式一涉及的功率半導體裝置100，即便是在安裝時在源電極134上進行焊絲接合，也能夠防止因超聲波導致在層間絕緣膜126的一部分上的應力集中，其結果就是：能夠防止功率半導體裝置100被損壞。
另外，根據實施方式一涉及的功率半導體裝置100，由於相互鄰接的兩個閘電極122的間隔至少為2.5μm，因此能夠減小閘極電容。其結果就是：在進行開關轉換時，能夠減低(與功率半導體裝置100連接的)閘極驅動電路相對於閘電極122進出的電荷量，從而能夠降低驅動損耗。
即，(1)在開啟時(Turn ON)，閘極驅動電路相對於閘電極122施加正偏置(Plus bias)，並流通閘極電流。將閘極電流量與通電時間相乘後，得到閘極電荷量。由於一旦閘極電容變小則閘極電荷量就會減少，因此閘極電流量與通電時間的乘積就會維持在較小的水平上。其結果就是：能夠減少閘極 電流量、或能夠縮短通電時間，從而在結果上能夠降低驅動電路一側的電力損耗。
另外，(2)在關斷時(Turn OFF)，閘極驅動電路相對於閘電極122施加負偏置(Minus bias)，並吸引閘極電流。此時，(a)在閘極電荷量變少時，如果在將閘極電流量維持在與之前同等的水平上，並且縮短通電時間的情況下，由於閘極電流量與通電時間的乘積就會維持在較小的水平上，因此就能夠減少閘極驅動電路相對於閘電極的進出電荷量。其結果就是：能夠降低驅動損耗。
另外，(b)即便是在有意放慢MOSFET的開關速度，並且為了避免電路上產生振鈴和噪音，在閘電極122與閘極驅動電路之間插入大的外置閘極電容的情況下，由於該外置閘極電容具有壓縮閘極電流量的效果，並且能夠延長通電時間，從而延長開關時間，因此作為閘極電流量與通電時間的乘積的閘極電荷量就會維持在較小的水平上，其結果就是：能夠降低驅動損耗。
因此，如上述(1)以及(2)中記載般，在開關轉換時，就能夠減少閘極驅動電路相對於閘電極122的進出電荷量，其結果就是：能夠降低驅動損耗。
再有，在閘極電荷量變少時，將閘極電流量維持在與之前同等的水平上並縮短通電時間的話，雖然可以加快開關速度，並且能夠使電路高速運行，但是，一旦加快開關速度，就會增加電路中振鈴和噪音產生的可能性，並且可能導致MOSFET進入雪崩狀態，或是增加體二極體反向恢復時處於急劇地di/dt狀態中的可能性。不過，根據實施方式一涉及的功率半導體裝置100，由於 如前述般相對於MOSFET雪崩擊穿以及di/dt擊穿具有很強的耐量，因此，實際運行中MOSFET被破壞的危險就會被降低。
另外，即便是在有意放慢MOSFET的開關速度，並且為了避免電路上產生振鈴和噪音，在閘電極126與閘極驅動電路之間插入大的外置閘極電容的情況下，由於該外置閘極電容具有壓縮閘極電流量的效果，並且能夠延長通電時間，從而延長開關時間。其結果就是：由於開關速度放緩，並且開關時間延長，因此能夠dv/dt就會放緩，從而避免電路中產生振鈴和噪音。
因此，根據實施方式一涉及的功率半導體裝置100，藉由減少閘極電容，從而能夠在不失去減低驅動損耗的效果的情況下擴大開關速度的調整幅度，其結果就是：能夠廣泛滿足來自於應用電路(Application circuit)的需求。
另外，根據實施方式一涉及的功率半導體裝置100，由於彼此相鄰的兩個閘電極122的間隔為金屬塞130的寬度的至少五倍，並且彼此相鄰的兩個閘電極122的間隔相對於金屬塞130變寬，從而能夠相對地減小閘電極122的體積，因此從此意義上來說，也能夠減小閘極電容。其結果就是：在開關轉換時，能夠減少閘極驅動電路相對於閘電極122的進出電荷量，從而降低驅動損耗。
另外，根據實施方式一涉及的功率半導體裝置100，由於彼此相鄰的兩個閘電極122的間隔為金屬塞130的寬度的至少五倍，因此從此意義上來說，也能夠藉由減小閘極電容，從而能夠在不失去減低驅動損耗的效果的情況下擴大開關速度的調整幅度，其結果就是：能夠廣泛滿足來自於應用電路的需求。
另外，根據實施方式一涉及的功率半導體裝置100，由於接觸孔128被形成至比源極區域124的底面更深的深度位置上，因此就能夠防止因接觸孔128的底部上形成的p+型擴散區域132與源極區域124之間的接觸所導致的源極區域124的摻雜物濃度及區域面積與設計時相比產生變化，其結果就是：能夠防止功率半導體裝置100的特性發生改變。
另外，根據實施方式一涉及的功率半導體裝置100，在以層間絕緣膜126與源極區域124之間的介面為基準時，由於基極區域116的深度在0.5μm至2.0μm範圍內，因此是一種：在製造過程中就無需使摻雜物在高溫下長時間進行擴散的，適合於微細化製造的功率半導體裝置。
根據實施方式一涉及的功率半導體裝置的製造方法，由於：會形成金屬塞130，並且在半導體基體110準備程序中準備的是具備複數個n-柱形區域113以及複數個p-柱形區域115的半導體基體100，而且，在溝槽118形成程序中，是形成溝槽118從而使：從規定的截面看半導體基體110時，在第一區域P1中，規定的p-柱形區域115A與規定的n-柱形區域113B之間存在有n-柱形區域113B，因此能夠製造：滿足電子元件低成本化以及小型化要求的，並且在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的實施方式一涉及的功率半導體裝置100。
實施方式二
實施方式二涉及的功率半導體裝置102基本上與實施方式一涉及的功率半導體裝置100具有同樣的構成，但是在：接觸孔、金屬塞、以及p+型擴散區域的組數上不同於實施方式一涉及的功率半導體裝置100。即，在實施方式二涉及的功率半導體裝置102中，如第9圖所示，在從規定的介面看時，主動 元件部R1在每個從n-柱形區域113以及p-柱形區域115的表面側看時形成有n-柱形區域113或p-柱形區域115的區域上，分別具備一組接觸孔128、金屬塞130、以及p+型擴散區域132。
實施方式二涉及的功率半導體裝置102雖然在接觸孔、金屬塞、以及p+型擴散區域的組數上不同於實施方式一涉及的功率半導體裝置100，但是由於同樣具備金屬塞130、具有超級結結構、並且，在規定的p-柱形區域115A與規定的n-柱形區域113A之間具備有n-柱形區域113B，因此，與實施方式一涉及的功率半導體裝置100一樣，是一種滿足電子元件低成本化以及小型化要求的，並且在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置。
再有，實施方式二涉及的功率半導體裝置102由於除了接觸孔、金屬塞、以及p+型擴散區域的組數以外與實施方式一涉及的功率半導體裝置100具有同樣的構成，因此也同樣具有實施方式一涉及的功率半導體裝置100所具有的效果。
實施方式三
實施方式三涉及的功率半導體裝置104基本上與實施方式一涉及的功率半導體裝置100具有同樣的構成，但是在：從上端面側看在形成有第一導電型柱形區域(n-柱形區域113B)上未形成有接觸孔、金屬塞、以及p+型擴散區域這一點上不同於實施方式一涉及的功率半導體裝置100(參照圖第10圖)。
實施方式三涉及的功率半導體裝置104雖然在從上端面側看在形成有n-柱形區域113B上未形成有接觸孔、金屬塞、以及p+型擴散區域這一點上 不同於實施方式一涉及的功率半導體裝置100，但是由於同樣具備金屬塞130、具有超級結結構、並且，在規定的p-柱形區域115A與規定的n-柱形區域113A之間具備有n-柱形區域113B，因此，與實施方式一涉及的功率半導體裝置100一樣，是一種滿足電子元件低成本化以及小型化要求的，並且在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置。
再有，實施方式三涉及的功率半導體裝置104由於除了：從上端面側看在形成有n-柱形區域113B上未形成有接觸孔、金屬塞、以及p+型擴散區域以外與實施方式一涉及的功率半導體裝置100具有同樣的構成，因此也同樣具有實施方式一涉及的功率半導體裝置100所具有的效果。
實施方式四
實施方式四涉及的功率半導體裝置106基本上與實施方式一涉及的功率半導體裝置100具有同樣的構成，但是在：接觸孔、金屬塞、以及P+型擴散區域的深度上不同於實施方式一涉及的功率半導體裝置100。即，在實施方式四涉及的功率半導體裝置106中，如第11圖所示，P+型擴散區域132被形成為：從金屬塞130的底面開始在貫穿基極區域116後直至到達p-型柱形區域115。 另外，在實施方式四中，伴隨著上述構成，接觸孔128以及金屬塞130的深度也變得比實施方式一更深。
像這樣，實施方式四涉及的功率半導體裝置106雖然在接觸孔、金屬塞、以及P+型擴散區域的深度上不同於實施方式一涉及的功率半導體裝置100，但是由於同樣具備金屬塞130、具有超級結結構、並且，在規定的p-柱形區域115A與規定的n-柱形區域113A之間具備有n-柱形區域113B，因此，與實施方式一涉及的功率半導體裝置100一樣，是一種滿足電子元件低成本化以及 小型化要求的，並且在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置。
另外，根據實施方式四涉及的功率半導體裝置106，P+型擴散區域132被形成為：從金屬塞130的底面開始在貫穿基極區域116後直至到達p-型柱形區域115，也就是說，由於P+型擴散區域132被形成得較深，因此P+型擴散區域132的底部與p-型柱形區域115之間的介面附近的電場強度就會變大。 所以，在該介面附近就容易引發碰撞電離效應，從而在雪崩擊穿時容易產生電子空穴對。該介面附近產生出的電子空穴對的空穴或電子就會在不藉由閘極絕緣膜120附近的情況下，經由位於產生電子空穴對的位置附近的P+型擴散區域132以及金屬塞130，被源電極134回收。其結果就是：在實施方式四涉及的功率半導體裝置106中，不容易產生：伴隨雪崩擊穿所帶來的閘極擊穿以及閘極絕緣膜120的退化所導致的電氣特性發生改變。因此，根據實施方式四涉及的功率半導體裝置106，就能夠進一步提升半導體裝置整體的擊穿耐量。
另外，根據實施方式四涉及的功率半導體裝置106，由於存在有到達p-型柱形區域115的P+型擴散區域132，因此電場強度就會得到分散，從而溝槽118的底部與n-型柱形區域113之間的介面附近的電場強度就會得到降低。 也就是說，在實施方式四涉及的功率半導體裝置106中，由於在雪崩擊穿時產生的空穴因電場而加速的勢頭(載流子的能量)就會得以減弱，因此就不容易產生：伴隨雪崩擊穿所帶來的閘極擊穿以及閘極絕緣膜120的退化所導致的電氣特性發生改變。因此，根據實施方式四涉及的功率半導體裝置106，就能夠進一步提升半導體裝置整體的擊穿耐量。
再有，實施方式四涉及的功率半導體裝置106由於除了：接觸孔、金屬塞、以及P+型擴散區域的深度以外與實施方式一涉及的功率半導體裝置100具有同樣的構成，因此也同樣具有實施方式一涉及的功率半導體裝置100所具有的效果。
實施方式五
實施方式五涉及的功率半導體裝置108基本上與實施方式一涉及的功率半導體裝置100具有同樣的構成，但是在：接觸孔、金屬塞、以及p+型擴散區域的組數上不同於實施方式一涉及的功率半導體裝置100。即，在實施方式五涉及的功率半導體裝置108中，如第12圖所示，在從規定的介面看時，主動元件部R1在每個從上端面看形成有n-柱形區域113或p-柱形區域115的區域上，具備四組接觸孔128、金屬塞130、以及p+型擴散區域132。
另外，接觸孔、金屬塞、以及第二導電型高濃度擴散區域(上述各實施方式中的P+型擴散區域)的組數並不限於一組、兩組、或四組。在本發明的功率半導體裝置中，也可以是：在每個從上端面看形成有第一導電型柱形區域或第二導電型柱形區域的區域上，分別具備三組或五組接觸孔、金屬塞、以及第二導電型高濃度擴散區域。而且，單個第一導電型柱形區域的上述組數與單個第二導電型柱形區域的上述組數可以是相同的，也可以是不同的。再有，在本發明的功率半導體裝置中，也可以是：在形成有第一導電型柱形區域的區域與形成有第二導電型柱形區域的區域之間的介面上具備接觸孔、金屬塞、以及第二導電型高濃度擴散區域。
實施方式五涉及的功率半導體裝置108雖然在接觸孔、金屬塞、以及p+型擴散區域的組數上不同於實施方式一涉及的功率半導體裝置100，但是 由於同樣具備金屬塞130、具有超級結結構、並且，在規定的p-柱形區域115A與規定的n-柱形區域113A之間具備有n-柱形區域113B，因此，與實施方式一涉及的功率半導體裝置100一樣，是一種滿足電子元件低成本化以及小型化要求的，並且在維持高耐壓的同時減低導通電阻的，具備高擊穿耐量的功率半導體裝置。
另外，根據實施方式五涉及的功率半導體裝置108，由於在單個區域上的接觸孔128、金屬塞130、以及P+型擴散區域132的組數比實施方式一涉及的功率半導體裝置100更多，因此就能夠進一步降低接觸電阻。
再有，實施方式五涉及的功率半導體裝置108由於除了接觸孔、金屬塞、以及p+型擴散區域的組數以外與實施方式一涉及的功率半導體裝置100具有同樣的構成，因此也同樣具有實施方式一涉及的功率半導體裝置100所具有的效果。
以上，基於上述實施方式對本發明進行了說明，本發明並不僅限於上述實施方式。本發明能夠在不脫離本發明主旨的範圍內在各種各樣的形態下實施，例如，可以為如下的變形。
(1)上述實施方式中記載的構成要素的數量、材質、形狀、位置、大小等僅為示例，因此能夠在不有損本發明效果的範圍內進行變更。
(2)在上述各實施方式中，雖然是以：在規定的p-型柱形區域115A與規定的n-型柱形區域113A之間的n-型柱形區域113B的數量為一個為例進行了說明，但本發明不僅限於此。也可以是：在規定的p-型柱形區域115A與規定的n-型柱形區域113A之間的n-型柱形區域113B的數量為至少兩個(例如，參照第13圖所示的變形例一)。
(3)在上述各實施方式中，雖然金屬塞130以及接觸孔128從平面上看是形成為條紋狀(參照第2圖)，但本發明不僅限於此。也可以是：金屬塞以及接觸孔從平面上看形成為圓形(從立體上看呈柱狀)、四角形的框狀、圓形的框狀、或格子狀等。
(4)在上述各實施方式中，雖然閘電極122以及溝槽118從平面上看是形成為條紋狀(參照第2圖)，但本發明不僅限於此。也可以是：閘電極以及溝槽從平面上看形成為格子狀或四角形狀(從立體上看呈柱狀)等。
(5)本發明也能夠適用於，在閘極指的外側存在有溝槽或金屬塞的功率半導體裝置(例如，參照第14圖所示的變形例二)。
(6)在上述各實施方式中，雖然是將本發明適用於了MOSFET，但本發明不僅限於此。也可以將本發明適用於IGBT、晶閘管、三端雙向交流開關(TRIAC)、二極體等適宜的功率半導體裝置。
(7)在上述各實施方式中，雖然接觸孔128形成為到達基極區域116，但本發明不僅限於此。接觸孔也可以形成為到達第二導電型柱形區域。 此情況下，在雪崩擊穿時，就具有更加容易將空穴吸引至源電極的效果。
(8)在上述實施方式一、三、四、五以及變形例一中，雖然是將源極區域124僅形成在：彼此相鄰的兩個溝槽118之間的，溝槽118與距離溝槽118最近的金屬塞130之間，但本發明不僅限於此。例如，也可以是：將源極區域124形成在：彼此相鄰的金屬塞130之間(參照第15圖)。
(9)在上述各實施方式以及各變形例中，雖然是將接觸孔128形成至比源極區域124的底面更深的深度位置上，但本發明不僅限於此。也可 以是將接觸孔128形成至比源極區域124的底面更淺的深度位置上(參照第16圖)。

Claims (11)

  1. 一種功率半導體裝置，具有由交互排列的一第一導電型柱形區域以及一第二導電型柱形區域所構成的一超級結結構，並且劃分有：從作為該第一導電型柱形區域以及該第二導電型柱形區域的表面側的上端面側看作為形成有一主動元件電極的區域的一主動元件部、以及從上端面看作為形成有一閘極焊盤電極的區域的一閘極焊盤部，其中：該主動元件部，包括：一低電阻半導體層；沿規定的方向按規定的間隔排列的複數個該第一導電型柱形區域；沿該規定的方向與該第一導電型柱形區域交互排列的複數個該第二導電型柱形區域；形成於該第一導電型柱形區域以及該第二導電型柱形區域表面的一第二導電型基極區域；從上端面側看形成於存在有該第一導電型柱形區域的區域內的，並且被形成為：在貫穿該基極區域後直至到達該第一導電型柱形區域的深度位置上的一溝槽；形成於該溝槽的內周面上的一閘極絕緣膜；經由該閘極絕緣膜埋設至該溝槽內部的一閘電極；配置於該基極區域的表面的且同時被形成為至少有一部分暴露在該溝槽的內周面上的一第一導電型高濃度擴散區域；至少覆蓋該第一導電型高濃度擴散區域、該閘極絕緣膜、以及該閘電極的層間絕緣膜；形成於從該上端面側看存在有該第二導電型柱形區域的區域內的，並且在貫穿該層間絕緣膜後至少到達該基極區域的一接觸孔；在該接觸孔的內部填充規定的金屬後形成的一金屬塞；被形成為與該金屬塞的底面接觸的，並且比該基極區域的摻雜物濃度更高的一第二導電型高濃度擴散區域；以及形成於該層間絕緣膜上的，並且經由該金屬塞與該基極區域、該第一導電型高濃度擴散區域、以及該第二導電型高濃度擴散區域電氣連接的該主動元件電極，該閘極焊盤部，包括：與該主動元件部共通的該低電阻半導體層；該第一導電型柱形區域；該第二導電型柱形區域；與該主動元件部共通的該基極區域；與該主動元件部共通的該層間絕緣膜；以及形成於該層間絕緣膜上的該閘極焊盤電極，其中，從與該規定的方向相平行的，並且包含該閘極焊盤部的規定的截面看該功率半導體裝置時，該主動元件部在該第二導電型柱形區域中距離該閘極焊盤部最近的規定的該第二導電型柱形區域，與同該溝槽相接觸的該第一導電型柱形區域中距離該閘極焊盤部最近的規定的該第一導電型柱形區域之間，具備至少一個該第一導電型柱形區域。
  2. 如申請專利範圍第1項所述之功率半導體裝置，其中該主動元件部，從該上端面側看在該規定的第一導電型柱形區域與該規定的第二導電型柱形區域之間形成有該第一導電型柱形區域的區域上也具備該接觸孔、該金屬塞、以及該第二導電型高濃度擴散區域。
  3. 如申請專利範圍第1項或第2項所述之功率半導體裝置，其中在從該規定的截面上看時，該主動元件部在每個從該上端面側看形成有該第二導電型柱形區域的區域上，分別具備複數組該接觸孔、該金屬塞、以及該第二導電型高濃度擴散區域。
  4. 如申請專利範圍第1項或第2項所述之功率半導體裝置，其中該主動元件部具備複數組該溝槽、該閘極絕緣膜、以及該閘電極，並且在該主動元件部中，該第一導電型高濃度擴散區域僅形成在彼此相鄰的兩個該溝槽間的，該溝槽與距離該溝槽最近的該金屬塞之間。
  5. 如申請專利範圍第1項或第2項所述之功率半導體裝置，其中該規定的金屬為鎢。
  6. 如申請專利範圍第1項或第2項所述之功率半導體裝置，其中該主動元件部具備複數組該溝槽、該閘極絕緣膜、以及該閘電極，並且在該主動元件部中，彼此相鄰的兩個該溝槽的間隔至少為2.5μm。
  7. 如申請專利範圍第1項或第2項所述之功率半導體裝置，其中該主動元件部具備複數組該溝槽、該閘極絕緣膜、以及該閘電極，並且在該主動元件部中，彼此相鄰的兩個該閘電極的間隔為該金屬塞的寬度的至少五倍。
  8. 如申請專利範圍第1項或第2項所述之功率半導體裝置，其中該接觸孔被形成為直至比該第一導電型高濃度擴散區域的底面更深的深度位置上。
  9. 如申請專利範圍第1項或第2項所述之功率半導體裝置，其中在以該層間絕緣膜與該第一導電型高濃度擴散區域之間的介面為基準時，該基極區域的最深部的深度位置在0.5μm至2.0μm範圍內。
  10. 如申請專利範圍第1項或第2項項所述之功率半導體裝置，其中該第二導電型高濃度擴散區域被形成為從該金屬塞的該底面貫穿該基極區域後到達該第二導電型柱形區域或該第一導電型柱形區域。
  11. 一種用於製造如申請專利範圍第1項至第10項中任意一項所述之功率半導體裝置的功率半導體裝置的製造方法，其依次包括：半導體基體準備程序，準備具有：該低電阻半導體層、沿規定的方向按規定的間隔排列的複數個該第一導電型柱形區域、以及沿該規定的方向與該第一導電型柱形區域交互排列的複數個該第二導電型柱形區域的一半導體基體；溝槽形成程序，在製造後被劃分為該主動元件部的，並且，從作為該第一導電型柱形區域以及該第二導電型柱形區域的表面側的上端面側看存在有該第一導電型柱形區域的區域上形成溝槽；閘電極形成程序，在該溝槽的內周面形成閘極絕緣膜後，經由該閘極絕緣膜在該溝槽的內部形成該閘電極；基極區域形成程序，將第二導電型基極區域形成在從該第一導電型柱形區域以及該第二導電型柱形區域的表面開始直至比該溝槽的最底部更深的深度位置上；第一導電型高濃度擴散區域形成程序，在該基極區域的表面形成第一導電型高濃度擴散區域，從而使其至少有一部分暴露在該溝槽的內周面上；層間絕緣膜形成程序，形成至少覆蓋該第一導電型高濃度擴散區域、該閘極絕緣膜、以及該閘電極的該層間絕緣膜；接觸孔形成程序，在製造後被劃分為該主動元件部的，並且從該上端面看至少存在有該第二導電型柱形區域的區域內，形成該接觸孔從而使其在貫穿該層間絕緣膜後至少到達該基極區域；第二導電型高濃度擴散區域形成程序，形成於該接觸孔的底面相接觸的，並且比該基極區域摻雜物濃度更高的該第二導電型高濃度擴散區域；金屬塞形成程序，藉由在該接觸孔的內部填充規定的金屬從而形成該金屬塞；以及電極形成程序，在製造後被劃分為主動元件部的第一區域的該層間絕緣膜上，經由該金屬塞形成與該基極區域、該第一導電型高濃度擴散區域、以及該第二導電型高濃度擴散區域電氣連接的主動元件部電極，並且在製造後被劃分為閘極焊盤部的第二區域的該層間絕緣膜上，形成與該主動元件部電極隔開的閘極焊盤電極，其中，在該溝槽形成程序中，形成該溝槽從而使與該規定的方向相平行的，並且在製造後包含該第二區域的規定的截面看該半導體基體時，在該第一區域中，該第二導電型柱形區域中距離該第二區域最近的規定的第二導電型柱形區域，與該溝槽形成後同該溝槽相接觸的該第一導電型柱形區域中距離該第二區域最近的規定的第一導電型柱形區域之間，存在至少一個該第一導電型柱形區域。
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