TWI655769B - 功率半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的功率半導體裝置，其包含半導體基板，由複數個第一導電型柱形區域以及複數個第二導電型柱形區域構成超級結構造；複數個溝槽；閘極絕緣膜；閘電極；層間絕緣膜；接觸孔，在相互鄰接的兩個溝槽之間分別形成有兩個以上；金屬塞，在接觸孔的內部填充金屬後形成；以及電極，其中，第一導電型高濃度擴散區域僅被形成在：相互鄰接的兩個溝槽之間的，溝槽與距離溝槽最近的金屬塞之間。藉由本發明的功率半導體裝置，就能夠提供一種符合電子元件低成本化以及小型化要求的，並且具有高擊穿耐量的功率半導體裝置。

Description

功率半導體裝置及其製造方法
本發明涉及功率半導體裝置以及功率半導體裝置的製造方法。
近年來，伴隨著對電子元件的低成本化以及小型化的要求，微細化的功率MOSFET被普遍需求。作為這樣的功率MOSFET，可以想到是一種藉由金屬塞(Plug)將源電極與源極區域之間電氣連接的功率MOSFET(參照習知技術所涉及的功率MOSFET900，第22圖。作為使用金屬塞的半導體裝置，例如參照專利文獻1)。
習知技術所涉及的功率MOSFET900包括半導體基板910，具有低電阻半導體層912；漂移層914，被形成在低電阻半導體層912上；p型基極區域918，被形成在漂移層914的表面上；以及源極區域920，被形成在基極區域918的表面；複數個溝槽922，被形成在貫穿基極區域918並到達漂移層914的深度位置上，並且，使源極區域920的一部分暴露在內周面上；閘極絕緣膜924，被形成在溝槽922的內周面上；閘電極926，被藉由閘極絕緣膜924填埋在溝槽922的內部；層間絕緣膜928，覆蓋基極區域918、源極區域920、閘極絕緣膜924、以及閘電極926；接觸孔(Contact hole)930，在相互鄰接的兩個溝槽922之間分別形成有一個，並且貫穿層間絕緣膜928且至少到達基極區域918；金屬塞932，在接觸孔930的內部填充金屬後形成；源電極936，被形成在層間絕緣膜928上，並且藉由金屬塞932與基極區域918以及源極區域920電氣連接；以及汲電極938，被形成在低電阻半導體層912的表面。
其中，半導體基板910與金屬塞932的底面相接觸，並且，藉由金屬塞932與源電極936電氣接觸，並且，更進一步具有摻雜物濃度比基極區域918更高的p+型高濃度擴散區域934。
根據習知技術涉及的功率MOSFET900，由於具備了貫穿層間絕緣膜928且至少到達基極區域918的接觸孔930、以及在接觸孔930的內部填充金屬後形成的金屬塞932，因此如源電極936與源極區域920直接接觸的功率半導體裝置般，不必再形成大直徑的接觸孔，從而就能夠成為一種微細化的功率MOSFET。其結果就是：習知技術涉及的功率MOSFET900是一種符合電子元件低成本化以及小型化要求的功率MOSFET。
先行技術文獻
專利文獻1：特開平6-252090號公報
然而，在習知技術涉及的功率MOSFET900中，直徑相對較小的金屬塞932是在相互鄰接的兩個溝槽922之間被分別形成有一個。
因此，從平面上看溝槽922與p+型高濃度擴散區域934之間的間隔d2就變得較長(參照第23圖)。所以：(1)在雪崩擊穿(Avalanche breakdown)時以及二極體反向恢復時，(作為相對容易產生空穴的部位的)溝槽922的底部產生的空穴在直到被源電極936吸引的期間內會移動較長的距離，從而基極區域918與金屬塞932之間就容易產生高電位差，導致容易使由源極區域920(n型)、基極區域918(p型)、以及漂移層914(n型)所構成的寄生npn電晶體導通(參照第23圖)。另外，(2)由於“源極區域920與基極區域918的介面”的面積變大導致基極區域918中的空穴容易進入源極區域920中，因此以這個觀點來看，也會容易使上述的寄生npn電晶體導通(參照第23圖)。
其結果就是：容易引起雪崩擊穿或di/dt擊穿，導致想要提供擊穿耐量大的功率MOSFET變得很困難。另外，這樣的問題不僅只發生於功率MOSFET中，而是會發生於所有功率半導體裝置。
因此，本發明鑒於上述的問題，目的是提供一種：能夠在滿足電子元件低成本化以及小型化要求的同時，具備高擊穿耐量的功率半導體裝置。並且，提供這樣的功率半導體裝置的製造方法。
1.本發明的功率半導體裝置，其包括半導體基板，具有低電阻半導體層；複數個第一導電型柱形區域以及複數個第二導電型柱形區域，被形成在所述低電阻半導體層上，並且被沿規定的方向交互形成；第二導電型基極區域，被形成在所述複數個第一導電型柱形區域以及所述複數個第二導電型柱形區域的表面上；以及第一導電型高濃度擴散區域，被形成在所述基極區域的表面中的規定位置上，其中，所述複數個第一導電型柱形區域以及所述複數個第二導電型柱形區域構成超級結(Super Junction)構造；複數個溝槽，被形成在從平面上看形成有所述第一導電型柱形區域的區域內的，貫穿所述基極區域並到達所述第一導電型柱形區域的深度位置上，並且，使所述第一導電型高濃度擴散區域的一部分暴露在內周面上；閘極絕緣膜，被形成在所述溝槽的內周面上；閘電極，被藉由所述閘極絕緣膜填埋在所述溝槽的內部；層間絕緣膜，覆蓋所述基極區域、所述第一導電型高濃度擴散區域、所述閘極絕緣膜、以及所述閘電極；接觸孔，在相互鄰接的兩個所述溝槽之間分別形成有兩個以上，並且貫穿所述層間絕緣膜並至少到達所述基極區域；金屬塞，在所述接觸孔的內 部填充金屬後形成；以及電極，被形成在所述層間絕緣膜上，並且藉由所述金屬塞與所述基極區域以及所述第一導電型高濃度擴散區域電氣連接，其中，所述半導體基板更具有與所述金屬塞的底面相接觸的，並且，藉由所述金屬塞與所述電極電氣接觸的，並且，摻雜物濃度比所述基極區域更高的第二導電型高濃度擴散區域，在所述半導體基板中，所述第一導電型高濃度擴散區域僅被形成在：相互鄰接的兩個所述溝槽之間的，所述溝槽與距離該溝槽最近的所述金屬塞之間。
在本說明書中，“相互鄰接的兩個溝槽”不僅是指從整體上看時的情況，也包含從規定的介面上看時溝槽相互鄰接的情況。例如，在溝槽為格子狀，並且溝槽與溝槽相連的情況下，從規定的切割面上看相互鄰接也包含在“相互鄰接的兩個溝槽”中。另外，在本說明書中，“相互鄰接的兩個溝槽之間”不僅是指位於從平面上看時溝槽與溝槽之間的直線上的位置，也包含位於從該直線上多少有些偏差的位置上。
2.在本發明的功率半導體裝置中，理想的情況是在相互鄰接的兩個所述溝槽之間，距離所述溝槽最近的所述金屬塞與所述第一導電型高濃度擴散區域相接觸的位置，位於從平面上看形成有所述第二導電型柱形區域的區域外側。
3.在本發明的功率半導體裝置中，理想的情況是在相互鄰接的兩個所述溝槽之間，距離所述溝槽最近的所述金屬塞被形成在從平面上看形成有所述第二導電型柱形區域的區域外側。
4.在本發明的功率半導體裝置中，理想的情況是所述金屬為鎢。
5.在本發明的功率半導體裝置中，理想的情況是相互鄰接的兩個所述閘電極的間隔為2.5μm以上。
6.在本發明的功率半導體裝置中，理想的情況是相互鄰接的兩個所述閘電極的間隔為所述金屬塞的寬度的五倍以上。
7.在本發明的功率半導體裝置中，理想的情況是所述接觸孔被形成至比所述第一導電型高濃度擴散區域的底面更深的深度位置上。
8.在本發明的功率半導體裝置中，理想的情況是所述基極區域的最深部的厚度在0.5μm至2.0μm範圍內。
9.本發明的功率半導體裝置的製造方法，用於製造上述1至8中任意一段所述的功率半導體裝置，其依次包括半導體基板準備步驟，準備具有低電阻半導體層；以及被形成在所述低電阻半導體層上的，並且沿規定的方向交互形成的複數個第一導電型柱形區域以及複數個第二導電型柱形區域的，並且由所述複數個第一導電型柱形區域以及所述複數個第二導電型柱形區域構成超級結構造的半導體基板；溝槽形成步驟，在形成有所述第一導電型柱形區域的區域內，形成複數個溝槽；閘電極形成步驟，在所述溝槽的內周面上形成閘極絕緣膜後，藉由所述閘極絕緣膜在所述溝槽的內部形成閘電極；基極區域形成步驟，將第二導電型基極區域形成在從所述複數個第一導電型柱形區域以及所述複數個第二導電型柱形區域的表面開始直至比所述溝槽最底部更淺的深度位置上；第一導電型高濃度擴散區域形成步驟，在所述基極區域的表面中的規定區域上，形成第一導電型高濃度擴散區域並使其至少一部分暴露在所述溝槽的內周面上；層間絕緣膜形成步驟，形成覆蓋所述基極區域、所述第一導電型高濃度擴散區域、所述閘極絕緣膜、以及所述閘電極的層間絕緣膜；接觸孔形成 步驟，形成在相互鄰接的兩個所述溝槽之間分別形成有兩個以上的，並且貫穿所述層間絕緣膜並至少到達所述基極區域的所述接觸孔；第二導電型高濃度擴散區域形成步驟，形成與所述接觸孔的底面相接觸的，並且摻雜物濃度比所述基極區域更高的第二導電型高濃度擴散區域；金屬塞形成步驟，藉由向所述接觸孔的內部填充金屬從而形成金屬塞；以及電極形成步驟，在所述層間絕緣膜上，形成經由所述金屬塞與所述基極區域、所述第一導電型高濃度區域、以及所述第二導電型高濃度擴散區域電氣連接的電極，其中，在所述接觸孔形成步驟中，在形成距離所述溝槽最近的所述金屬塞時，使所述第一導電型高濃度擴散區域僅被形成在：相互鄰接的兩個所述溝槽之間的，所述溝槽與距離該溝槽最近的所述金屬塞之間。
10.在本發明的功率半導體裝置的製造方法中，理想的情況是所述半導體基板準備步驟依次包括：第一步驟，準備層積有低電阻半導體層、以及被形成在所述低電阻半導體層上的，並且摻雜物濃度比所述低電阻半導體層更低的第一導電型半導體層的半導體基板；第二步驟，藉由以絕緣膜為掩膜的蝕刻，形成規定深度的複數個第二導電型柱形用溝槽，並使其在所述第一導電型半導體層的表面上沿規定的方向排列；第三步驟，在所述第二導電型柱形用溝槽的內部，藉由使第二導電型半導體材料外延生長至超出所述絕緣膜的表面高度的高度位置從而形成第二導電型填埋層；第四步驟，將所述第二導電型填埋層中超出所述絕緣膜的表面高度的部分去除；第五步驟，對所述第二導電型填埋層的表面進行蝕刻使其比所述絕緣膜的底面的深度位置更深從而形成第二導電型柱形區域。
根據本發明的功率半導體裝置以及功率半導體裝置的製造方法，由於具備了被形成為貫穿層間絕緣膜並至少到達基極區域的接觸孔，以及在接觸孔的內部填充金屬後形成的金屬塞，因此能夠與習知技術所涉及的功率MOSFET900一樣，如同源電極與源極區域直接接觸的功率半導體裝置般不必再形成大直徑的接觸孔，從而是一種被微細化的功率半導體裝置。其結果就是：是一種符合電子元件低成本化以及小型化要求的功率半導體裝置。
本發明的功率半導體裝置以及功率半導體裝置的製造方法，具備在相互鄰接的兩個溝槽之間分別形成有兩個以上的，並且貫穿層間絕緣膜並至少到達基極區域的接觸孔，以及在接觸孔的內部填充金屬後形成的金屬塞。
藉由這樣的構成，從平面上看溝槽與第二導電型高濃度擴散區域之間的間隔d1就比習知技術所涉及的功率MOSFET900中的該間隔d2更短(參照第8圖)。因此：(1)在雪崩擊穿時以及二極體反向恢復時，(作為載流子(Carrier)(例如空穴)相對容易產生的部位)溝槽的底部產生的載流子在直到被電極吸引的期間內移動的距離就比較短，從而基極區域與金屬塞之間就不容易產生高電位差，所以就不易使由第一導電型高濃度擴散區域(例如n型)、基極區域(例如p型)、以及第一導電型柱形區域(例如n型)所構成的寄生電晶體(寄生npn電晶體)導通(參照第8圖)。另外，(2)由於“第一導電型高濃度擴散區域與基極區域的介面”的面積變小使得基極區域中的載流子不易進入第一導電型高濃度擴散區域中，因此以這個觀點來看，上述的寄生電晶體(寄生npn電晶體)就變得不易導通(參照第8圖)。
其結果就是：成為一種不易引起雪崩擊穿或di/dt擊穿的，並且擊穿耐量大的功率半導體裝置。
因此，本發明的功率半導體裝置，是一種在滿足電子元件低成本化以及小型化要求的同時，具備高擊穿耐量的功率半導體裝置。並且，本發明的功率半導體裝置的製造方法提供了一種製造這樣的功率半導體裝置的製造方法。
另外，根據本發明的功率半導體裝置以及功率半導體裝置的製造方法，由於具備在相互鄰接的兩個溝槽之間分別形成有兩個以上的接觸孔、以及在接觸孔的內部填充金屬後形成的金屬塞，因此與具備在相互鄰接的兩個溝槽之間分別形成有一個以上的接觸孔、以及在接觸孔的內部填充金屬後形成的金屬塞的情況相比，能夠降低接觸電阻。
另外，根據本發明的功率半導體裝置以及功率半導體裝置的製造方法，由於第一導電型高濃度擴散區域僅被形成在：相互鄰接的兩個溝槽之間的，溝槽與距離該溝槽最近的金屬塞之間，因此“第一導電型高濃度擴散區域與基極區域的介面”的面積變小，使得第一導電型柱形區域中溝槽底部附近產生的載流子(空穴)更加不易進入第一導電型高濃度擴散區域中，從而上述寄生npn電晶體就更加切實地變得不易導通。
另外，根據本發明的功率半導體裝置以及功率半導體裝置的製造方法，由於具備具有藉由n型柱形區域以及p型柱形區域所構成的超級結構造的半導體基板，因此是一種具有低導通電阻，並且高耐壓的開關元件。
另外，根據本發明的功率半導體裝置以及功率半導體裝置的製造方法，由於具備具有藉由n型柱形區域以及p型柱形區域所構成的超級結構造的半導體基板，因此即便是這樣的具有高耐壓的功率半導體裝置，也能夠成為一 種符合電子元件低成本化以及小型化要求的，並且具有高擊穿耐量的功率半導體裝置。
然而，在具備具有藉由n型柱形區域以及p型柱形區域所構成的超級結構造的半導體基板的半導體裝置的情況下，在雪崩擊穿時以及二極體反向恢復時，在第二導電型柱形區域上會產生大量的載流子(空穴)。而且，第二導電型柱形區域上所產生的載流子(空穴)會朝電極(例如，源電極)一側移動，並經由第二導電型高濃度擴散區域、金屬塞被電極(例如，源電極)所吸引。
在第一導電型高濃度擴散區域被形成在：相互鄰接的兩個溝槽之間的，相互鄰接的兩個金屬塞之間的情況下，由於第二導電型柱形區域上產生的載流子(空穴)就會在相互鄰接的兩個金屬塞之間形成的第一導電型高濃度擴散區域的附近移動，從而導致第二導電型柱形區域上產生的載流子(空穴)容易進入第一導電型高濃度擴散區域中，導致由相互鄰接的兩個金屬塞之間的第一導電型高濃度擴散區域(例如n型)、基極區域(例如p型)、以及第一導電型柱形區域(例如n型)所構成的寄生電晶體(寄生npn電晶體)變得容易導通。
相對於此，根據本發明的功率半導體裝置以及功率半導體裝置的製造方法，由於具備具有藉由n型柱形區域以及p型柱形區域所構成的超級結構造的半導體基板，並且第一導電型高濃度擴散區域僅被形成在相互鄰接的兩個溝槽之間的，溝槽與距離該溝槽最近的金屬塞之間，因此，第二導電型柱形區域上產生的載流子(空穴)就不會在第一導電型高濃度擴散區域的附近移動，這樣載流子(空穴)就不易進入第一導電型高濃度擴散區域中，因此由相互鄰 接的兩個金屬塞之間的第一導電型高濃度擴散區域(例如n型)、基極區域(例如p型)、以及第一導電型柱形區域(例如n型)所構成的寄生電晶體(寄生npn電晶體)導通的情況就不會發生。終上所述，即便具備具有藉由n型柱形區域以及p型柱形區域所構成的超級結構造的半導體基板，也能夠成為一種不易引發雪崩擊穿或di/dt擊穿的，具有高擊穿耐量的功率半導體裝置。
100、102、104、106、200、700、800、900‧‧‧功率半導體裝置
110、210、910‧‧‧半導體基板
112、212、912‧‧‧低電阻半導體層
113、213‧‧‧緩衝層
114、214、814‧‧‧n型柱形區域
115、215‧‧‧n型半導體層
116、216、816‧‧‧p型柱形區域
116’‧‧‧p型填埋層
117‧‧‧p型柱形用溝槽
118、218、718、818、918‧‧‧基極區域
120、220、720、820、920‧‧‧源極區域
122、722、822、922‧‧‧溝槽
124、224、724、824、934‧‧‧閘極絕緣膜
124’‧‧‧熱氧化膜
126、226、726、826、926‧‧‧閘電極
126’‧‧‧多晶矽
128、228、728、828、928‧‧‧層間絕緣膜
130、230、730、830、930‧‧‧接觸孔
132、132A、132B、232、732、832、932‧‧‧金屬塞
134、234、734、834、934‧‧‧p+型擴散區域
136、236、936‧‧‧源電極
138、238、938‧‧‧汲電極
240‧‧‧表面高濃度擴散區域
714、914‧‧‧漂移層
M1‧‧‧絕緣膜
M2‧‧‧掩膜
e‧‧‧電子
h‧‧‧空穴
G‧‧‧顆粒
第1圖是實施方式一涉及的功率半導體裝置的截面圖。
第2圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第2圖(a)至第2圖(d)是各步驟圖。
第3圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第3圖(a)至第3圖(d)是各步驟圖。
第4圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第4圖(a)至第4圖(c)是各步驟圖。
第5圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第5圖(a)至第5圖(c)是各步驟圖。
第6圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第6圖(a)至第6圖(c)是各步驟圖。
第7圖是用於說明實施方式一涉及的功率半導體裝置的製造方法的截面圖，其中：第7圖(a)至第7圖(c)是各步驟圖。
第8圖是實施方式一涉及的功率半導體裝置中在雪崩擊穿時以及二極體反向恢復時，用於對空穴藉由p+型擴散區域以及金屬塞被源電極所吸引的情況進行說明的主要部位放大截面圖。再有，第8圖對應第1圖中被虛線A包圍的區域(第8圖以及第10圖均如此)。第8圖中的白色圓圈表示空穴。
第9圖是比較例一涉及的功率半導體裝置中在雪崩擊穿時以及二極體反向恢復時，用於對空穴藉由p+型擴散區域以及金屬塞被源電極所吸引的情況進行說明的主要部位放大截面圖。再有，比較例一涉及的功率半導體裝置除了在具備具有n型漂移層的半導體基板從而取代結構為超級結構造的半導體基板這一點以外，與實施方式一涉及的功率半導體裝置具有同樣的構成。
第10圖是比較例二涉及的功率半導體裝置中在雪崩擊穿時以及二極體反向恢復時，用於對空穴藉由p+型擴散區域以及金屬塞被源電極所吸引的情況進行說明的主要部位放大截面圖。再有，比較例二涉及的功率半導體裝置除了在相互鄰接的兩個溝槽之間的，相互鄰接的兩個金屬塞之間也形成有源極區域這一點以外，與實施方式一涉及的功率半導體裝置具有同樣的構成。
第11圖是用於說明實施方式一涉及的功率半導體裝置的效果的主要部位放大截面圖，其中：第11圖(a)是在從平面上看形成有p型柱形區域的區域上也形成有源極區域的情況下，在即將實施源極區域形成步驟前的半導體基板的表面情況展示圖； 第11圖(b)是在從平面上看相互鄰接的兩個溝槽之間距離溝槽最近的金屬塞被形成在形成有p型柱形區域的區域的內側的情況下，在實施源極區域形成步驟後的半導體基板的表面情況展示圖； 第11圖(c)是實施方式一中金屬塞形成步驟實施後的半導體基板的表面情況展示圖；以及 第11圖(a)至第11圖(c)對應第5圖(b)中被虛線B包圍的區域。另外，為了便於說明，省略了熱氧化膜的圖示，並且，源極區域、金屬塞、以及p+型擴散區域134從平面上看僅在p型柱形區域的右端一側進行圖示。另外，在第11圖(b)中，也將在金屬塞形成步驟中形成的金屬塞進行了圖示。再有，第11圖中的符號G表示顆粒(Particle)。
第12圖是實施方式二涉及的功率半導體裝置的截面圖。
第13圖是實施方式三涉及的功率半導體裝置的截面圖。
第14圖是實施方式一涉及的功率半導體裝置的主要部位放大截面圖。在實施方式一涉及的功率半導體裝置中，溝槽以及金屬塞從平面上看均呈條紋狀。在第14圖中，省略了源電極以及層間絕緣膜的圖示(第15圖至第19圖均如此)。
第15圖是變形例一涉及的功率半導體裝置的主要部位放大截面圖。在變形例一涉及的功率半導體裝置中，溝槽從平面上看呈格子狀，而金屬塞從平面上看則呈圓形狀(從立體上看則呈柱狀)。
第16圖是變形例二涉及的功率半導體裝置的主要部位放大截面圖。在變形例二涉及的功率半導體裝置中，溝槽從平面上看呈格子狀，而金屬塞從平面上看則呈四角形框狀。
第17圖是變形例三涉及的功率半導體裝置的主要部位放大截面圖。在變形例三涉及的功率半導體裝置中，溝槽從平面上看呈格子狀，而金屬塞132從平面上看則呈圓形框狀。
第18圖是變形例四涉及的功率半導體裝置的主要部位放大截面圖。在變形例四涉及的功率半導體裝置中，溝槽從平面上看呈四角形狀(從立體上看則呈柱狀)，而金屬塞從平面上看則呈格子狀。
第19圖是變形例五涉及的功率半導體裝置的主要部位放大截面圖。在變形例五涉及的功率半導體裝置中，溝槽從平面上看呈四角形狀(從立體上看則呈柱狀)，而金屬塞從平面上看則呈圓形狀(從立體上看則呈柱狀)。
第20圖是變形例六涉及的功率半導體裝置的截面圖。
第21圖是變形例七涉及的功率半導體裝置的截面圖。在第21圖中，符號表示半導體基板、符號表示低電阻半導體層、符號表示緩衝層、符號表示n型柱形區域、符號表示n型半導體層、符號表示p型柱形區域、符號表示基極區域、符號表示源極區域、符號表示閘極絕緣膜、符號表示閘電極、符號展示層間絕緣膜、符號表示接觸孔、符號表示金屬塞、符號表示p+型擴散區域、符號表示源電極、符號表示汲電極、符號表示表面高濃度擴散區域。
第22圖是習知技術涉及的功率MOSFET的截面圖。
第23圖是習知技術涉及的功率MOSFET在雪崩擊穿時以及二極體反向恢復時，用於對空穴藉由p+型擴散區域以及金屬塞被源電極所吸引的情況進行說明的主要部位放大截面圖。再有，第23圖對應第22圖中被虛線C包圍的區域。第23圖中的白色圓圈表示空穴，黑色的圓圈表示電子。
以下，將依據圖式中所示的實施方式，對本發明的功率半導體裝置以及功率半導體裝置的製造方法進行說明。另外，各圖式僅為模式圖，並不能嚴密地反映實際的尺寸。
實施方式一
1.實施方式一涉及的功率半導體裝置100的構成
實施方式一涉及的功率半導體裝置100為用於DC-DC轉換器等的各種電源裝置等中的溝槽閘極功率MOSFET。實施方式一涉及的功率半導體裝置100的耐壓為300V以上，例如為600V。
實施方式一涉及的功率半導體裝置100如第1圖所示，包括半導體基板110、複數個溝槽122、閘極絕緣膜124、閘電極126、層間絕緣膜128、接觸孔130、金屬塞132、源電極136、以及汲電極138。
半導體基板110，具有低電阻半導體層112；緩衝層113，被形成在低電阻半導體層112上；複數個n型柱形區域114(第一導電型柱形區域)以及複數個p型柱形區域116(第二導電型柱形區域)，被形成在緩衝層113上，並且被沿規定的方向交互形成；p型基極區域118，被形成在複數個n型柱形區域114以及複數個p型柱形區域116的表面上；源極區域120(第一導電型高濃度擴散區域)，被配置在基極區域118的表面上；以及p+型擴散區域134(第二導電型高濃度擴散區域)，與金屬塞132的底面相接觸，並且，藉由金屬塞132與基極區域118以及源極區域120電氣連接，並且，摻雜物濃度比基極區域118更高，其中，由複數個n型柱形區域114以及複數個p型柱形區域116構成超級結構造。再有，緩衝層113以及n型柱形區域114被形成為一體，並且由緩衝層113與n型柱形區域114構成n型半導體層115。
n型柱形區域114以及p型柱形區域116被形成為n型柱形區域114的摻雜物總量(n型柱形區域內的摻雜物總量)與p型柱形區域116的摻雜物總量(p型柱形區域內的摻雜物總量)相等。即，n型柱形區域114以及p型柱形區域116處於電荷平衡(Charge balance)狀態。另外，從平面上看在形成有p型柱形區域116的區域的全部以及形成有n型柱形區域114的區域的一部分中的半導體基板110的表面上形成有凹部。
在半導體基板110中，源極區域120僅被形成在相互鄰接的兩個溝槽122之間的，溝槽122與距離該溝槽122最近的金屬塞132之間。換言之，源極區域120僅被形成在n型柱形區域內，並且其一方的端部與溝槽122相接觸，其另一方的端部與金屬塞132相接觸。
在實施方式一涉及的功率半導體裝置100中，p型柱形區域116以及源極區域120從平面上看均呈條紋狀，但也可以是從平面上看，呈圓形形狀(從立體上看呈柱形形狀)、四角形的框形形狀、圓形的框形形狀、或格子狀形狀等。
低電阻半導體層112的厚度例如在100μm至400μm範圍內，低電阻半導體層112的摻雜物濃度例如在1×1019cm-3至1×1020cm-3範圍內。n型半導體層115的厚度例如在5μm至120μm範圍內，n型半導體層115的摻雜物濃度例如在5×1013cm-3至1×1016cm-3範圍內。基極區域118的最深部的厚度例如在0.5μm至2.0μm範圍內，基極區域118的摻雜物濃度例如在5×1016cm-3至1×1018cm-3範圍內。源極區域120的厚度例如在0.1μm至0.4μm範圍內，源極區域120的摻雜物濃度例如在5×1019cm-3至2×1020cm-3範圍內。
p+型擴散區域134的深度位置形成得比源極區域120更深。p+型擴散區域134的摻雜物濃度比基極區域118更高，例如在5×1018cm-3至1×1020cm-3範圍內。
複數個溝槽122從平面上看，被形成至在形成有n型柱形區域114的區域內貫穿基極區域118並直至到達n型柱形區域114的的深度位置，並且，被形成為源極區域120的一部分暴露在其內周面上。溝槽122的深度例如為3μm。
閘極絕緣膜124被形成在溝槽122的內周面上。閘電極126藉由閘極絕緣膜124被填埋在溝槽122的內部。層間絕緣膜128覆蓋基極區域118、源極區域120、閘極絕緣膜124、以及閘電極126。
閘極絕緣膜124由藉由熱氧化法形成的二氧化矽膜構成，其厚度例如為100nm。閘電極126由藉由CVD法以及離子注入法形成的低電阻多晶矽構成。層間絕緣膜128由藉由熱氧化法和CVD法形成的PSG膜構成，其厚度例如為1000nm。
接觸孔130被形成為在相互鄰接的兩個溝槽122之間分別形成有兩個以上(在實施方式一中為兩個)，並且貫穿層間絕緣膜128後至少到達基極區域118。金屬塞132為在接觸孔130的內部填充金屬後形成。
接觸孔130以及金屬塞132被形成為從基極區域118的表面的深度位置開始直至到達比源極區域120的底部的深度位置更深的深度位置上。接觸孔130以及金屬塞132的條紋寬度例如為0.5μm.
在接觸孔130的內表面上形成有勢壘金屬(Barrier metals)(未圖示)，金屬塞132是藉由該勢壘金屬後將金屬填充至接觸孔130的內部形成的。填充至接觸孔130內部的金屬例如為鎢。
在實施方式一涉及的功率半導體裝置100中，溝槽122、閘電極126、接觸孔130、以及金屬塞132從平面上看均被形成為條紋狀。相互鄰接的兩個閘電極126之間的間隔為金屬塞132的寬度(條紋的寬度)的五倍以上。具體來說，相互鄰接的兩個閘電極126之間的間隔(間隙寬度)例如在2.5μm以上，例如為10μm。
相互鄰接的兩個溝槽122之間的金屬塞132被形成為等間隔的間隙，並且兩個溝槽122中的任意一個溝槽與距離該溝槽最近的金屬塞132之間的間隔，與相互鄰接的兩個金屬塞132之間的間隔相等。藉由這樣的構成，在反向偏置時，就具有容易緩和各個溝槽122底部上的電場集中的效果。
金屬塞132的間隔與金屬塞132的條紋幅度同樣長或是比其更長，例如為0.5μm以上。
相互鄰接的兩個溝槽122之間的，距離溝槽122(閘電極126)最近的金屬塞132被形成在從平面上看形成有p型柱形區域116的區域的外側。因此，相互鄰接的兩個溝槽122之間的，距離溝槽122最近的金屬塞132與源極區域120相接觸的位置位於從平面上看形成有p型柱形區域116的區域的外側。
源電極136被形成在層間絕緣膜128上，並藉由金屬塞132與基極區域118以及源極區域120電氣連接。汲電極138被形成在低電阻半導體層112的表面上。
源電極136由藉由濺射法(Sputtering)形成的厚度例如為4μm的鋁系金屬(例如，Al-Cu系合金)構成。汲電極138由Ti-Ni-Au等的多層金屬膜形成，例如被形成為多層金屬膜整體厚度為0.5μm。
2.實施方式一涉及的功率半導體裝置的製造方法
實施方式一涉及的功率半導體裝置100，能夠藉由含有下述製造步驟的製造方法(實施方式一涉及的功率半導體裝置的製造方法)來進行製造。 實施方式一涉及的功率半導體裝置的製造方法，依次包括半導體基板準備步驟、溝槽形成步驟、閘電極形成步驟、基極區域形成步驟、源極區域形成步驟(第一導電型高濃度擴散區域形成步驟)、層間絕緣膜形成步驟、接觸孔形成步驟、p+型擴散區域形成步驟(第二導電型高濃度擴散區域形成步驟)、金屬塞填充步驟、以及電極形成步驟。
(1)半導體基板準備步驟
首先，準備具有低電阻半導體層112、以及被形成在低電阻半導體層112上的，沿規定的方向交互形成的複數個n型柱形區域114以及複數個p型柱形區域116的，並且由複數個n型柱形區域114以及複數個p型柱形區域116構成超級結構造的半導體基板110。具體來說，藉由實施以下的步驟來準備半導體基板110。
(1-1)第一步驟
首先，準備層積有低電阻半導體層112、以及被形成在低電阻半導體層112上的，並且摻雜物濃度比低電阻半導體層112更低的n型半導體層115(第一導電型半導體層)的半導體基板110(參照第2圖(a))。作為半導體基板110，可以使用適宜的半導體基板，例如可以使用由在n+型低電阻半導體層112上藉由外延生長法形成n-型的n型半導體層115後構成的半導體基板。
(1-2)第二步驟
藉由以絕緣膜M1為掩膜的蝕刻，形成規定深度的複數個p型柱形用溝槽117(第二導電型柱形用溝槽)，並使其在n型半導體層115的表面上沿規 定的方向排列(參照第2圖(b))。絕緣膜M1可以設為適宜的厚度。在n型半導體層115中，從p型柱形用溝槽117的深度位置直至低電阻半導體層112與n型半導體層115之間的介面的深度位置為止的區間為緩衝層113。
(1-3)第三步驟
接下來，在p型柱形用溝槽117的內部，藉由使p半導體材料(第二導電型半導體材料)外延生長至超出絕緣膜M1的表面高度的高度位置從而形成p型填埋層116’(第二導電型填埋層)(參照第2圖(c))。
(1-4)第四步驟
接下來，將p型填埋層116’中超出絕緣膜M1的表面高度的部分藉由CMP法去除(參照第2圖(d))。
(1-5)第五步驟
接下來，對p型填埋層116’的表面進行蝕刻使其比絕緣膜M1的底面的深度位置更深(參照第3圖(a))。蝕刻的方法可以是各向同性蝕刻也可以是各向異性蝕刻(在實施方式一中為各向同性蝕刻)。藉由這樣，被填充至p型柱形用溝槽117內的p型填埋層116’就成為了p型柱形區域116。
接下來，去除絕緣膜M1(參照第3圖(b))。藉由上述步驟，來準備半導體基板110。
(2)溝槽形成步驟
接下來，在形成有n型柱形區域114的區域內，形成複數個溝槽122。具體為在n型柱形區域114的一部分以及p型柱形區域116的全部的表面上形成具有對應溝槽122的開口的掩膜(未圖示)，並且藉由使用該掩膜進行蝕刻， 來形成複數個溝槽122(參照第3圖(c))。然後，在蝕刻後，去除掩膜，並藉由犧牲氧化來平整溝槽122的表面。
(3)閘電極形成步驟
接下來，在包含有溝槽122的內周面的半導體基板110的表面上藉由熱氧化法形成熱氧化膜124’(參照第3圖(d))。此時，將溝槽122的內周面的熱氧化膜定為閘極絕緣膜124。然後，在該熱氧化膜124’上使多晶矽126’堆積。接著，在該多晶矽126’的整個面上將n型摻雜物(例如，磷)離子注入(參照第4圖(a))，並使其熱擴散。接著，除溝槽122的內部以外將多晶矽去除。藉由這樣，在溝槽122的內部藉由閘極絕緣膜124形成閘電極126(參照第4圖(b))。
(4)基極區域形成步驟
接下來，在半導體基板110的表面上藉由熱氧化膜124’將p型摻雜物(例如，硼)離子注入(參照第4圖(c))。接著，使該p型摻雜物熱擴散後，使基極區域118形成在從半導體基板110的表面開始直至比溝槽122最底部更淺的深度位置上(參照第5圖(a))。
(5)源極區域形成步驟(第一導電型高濃度擴散區域形成步驟)
接下來，將具有對應源極區域120、閘極絕緣膜124、以及閘電極126的開口的掩膜M2形成在熱氧化膜124’上，並且藉由該掩膜M2將n型摻雜物(例如，砷)離子注入(參照第5圖(b))。然後，去除掩膜M2。接著，藉由使該n型摻雜物熱擴散，從而在基極區域118的表面中的規定區域上，形成源極區域120並使其一部分暴露在溝槽122的內周面上(參照第5圖(c))。
(6)層間絕緣膜形成步驟
接著，形成覆蓋基極區域118、源極區域120、閘極絕緣膜124、以及閘電極126的層間絕緣膜128(參照第6圖(a))。具體為在熱氧化膜124’以及閘電極126上藉由CVD法形成PSG膜。藉由這樣，來形成由熱氧化膜124’以及PSG膜構成的層間絕緣膜128。
(7)接觸孔形成步驟
接下來，將具有在相互鄰接的兩個溝槽122之間的對應接觸孔130的各兩個的開口的掩膜(未圖示)形成在層間絕緣膜128的表面。在接觸孔形成步驟中，形成距離溝槽122最近的接觸孔130從而使源極區域120處於僅被形成在相互鄰接的兩個溝槽122之間的，溝槽122與距離該溝槽最近的金屬塞132之間的狀態。換言之，是將距離溝槽122最近的接觸孔130形成在溝槽122一側的側壁與源極區域120相接觸的，並且，溝槽122一側的相反一側的側壁與基極區域118相接觸的位置上。接著，使用該掩膜並藉由進行蝕刻來形成接觸孔130從而使其貫穿層間絕緣膜128並到達基極區域118。蝕刻後，將掩膜去除(參照第6圖(b))。
(8)p+型擴散區域形成步驟(第二導電型高濃度擴散區域形成步驟)
接下來，在接觸孔130的底面離子注入摻雜物濃度比基極區域118更高的p型摻雜物(例如硼)(參照第6圖(c))。接著，藉由使該p型摻雜物熱擴散，形成與接觸孔130的底面相接觸後形成的p+型擴散區域134(參照第7圖(a))。
(9)金屬塞填充步驟
接下來，藉由濺射法在接觸孔130的內側面上將勢壘金屬(未圖示)成膜，並且將該勢壘金屬退火。下一步，藉由CVD法在該勢壘金屬上藉由 將鎢成膜，從而經由該勢壘金屬向接觸孔130的內部填充鎢。接著，藉由利用MP法將層間絕緣膜128上的鎢去除，從而使得鎢僅在接觸孔130的內部殘留，並且形成金屬塞132(參照第7圖(b))。作為勢壘金屬的組成成分，可以使用氮化鈦(TiN)、鎢化鈦(TiW)、矽化鉬(MoSi)等。
(10)電極形成步驟
接下來，藉由濺射法在層間絕緣膜128以及金屬塞132上將Al-Cu系金屬成膜，從而形成經由金屬塞132與基極區域118、源極區域120、以及p+型擴散區域134電氣連接的源電極136。另外，在低電阻半導體層112上將Ti-Ni-Au等的多層金屬成膜，從而形成汲電極138(參照第7圖(c))。
藉由上述步驟，就能夠製造實施方式一涉及的功率半導體裝置100。
3.實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法的效果
根據實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法，由於具備了被形成為貫穿層間絕緣膜128並至少到達基極區域118的接觸孔130，以及在接觸孔130的內部填充金屬後形成的金屬塞132，因此能夠與習知技術所涉及的功率MOSFET900一樣，如同源電極136與源極區域120直接接觸的功率半導體裝置般不必再形成大直徑的接觸孔，是一種被微細化的功率半導體裝置。其結果就是實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法，是一種符合電子元件低成本化以及小型化要求的功率半導體裝置以及功率半導體裝置的製造方法。
實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法，具備在相互鄰接的兩個溝槽122之間分別形成有兩個的，並且貫穿層間絕緣膜128並至少到達基極區域118的接觸孔130，以及在接觸孔130的內部填充金屬後形成的金屬塞132。
藉由這樣的構成，從平面上看溝槽122與p+型擴散區域134之間的間隔d1(參照第8圖)就比習知技術所涉及的功率MOSFET900中的該間隔d2(參照第23圖)更短。因此(1)在雪崩擊穿時以及二極體反向恢復時，(作為空穴相對容易產生的部位)溝槽122的底部產生的空穴在直到被源電極136吸引的期間內移動的距離就相對較短，從而基極區域118與金屬塞132之間就不容易產生高電位差，所以就不易使由源極區域120(n型)、基極區域118(p型)、以及n型柱形區域114(n型)所構成的寄生npn電晶體導通(參照第8圖)。另外，(2)由於“源極區域120與基極區域118的介面”的面積變小使得基極區域118中的空穴不易進入源極區域120中，因此以這個觀點來看，上述寄生npn電晶體就變得不易導通(參照第8圖)。
其結果就是實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法，能夠成為一種不易引起雪崩擊穿或di/dt擊穿的，並且擊穿耐量大的功率半導體裝置以及功率半導體裝置的製造方法。
因此，實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法，能夠成為一種在滿足電子元件低成本化以及小型化要求的同時，具備高擊穿耐量的功率半導體裝置以及功率半導體裝置的製造方法。
另外，根據實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法，由於具備在相互鄰接的兩個溝槽122之間分別形成有兩個的 接觸孔130、以及在接觸孔130的內部填充金屬後形成的金屬塞132，因此與具備在相互鄰接的兩個溝槽122之間分別形成有一個以上的接觸孔、以及在接觸孔的內部填充金屬後形成的金屬塞的情況相比(例如習知技術涉及的功率半導體裝置中的情況)，更加能夠降低接觸電阻。
另外，根據實施方式一涉及的功率半導體裝置100，由於源極區域120僅被形成在相互鄰接的兩個溝槽122之間的，溝槽122與距離該溝槽最近的金屬塞132之間，因此“源極區域120與基極區域118的介面”的面積變小，使得空穴更加不易進入源極區域120中，從而上述寄生npn電晶體就更加切實地變得不易導通。
另外，根據實施方式一涉及的功率半導體裝置100，由於具備具有藉由n型柱形區域114以及p型柱形區域116所構成的超級結構造的半導體基板110，因此能夠在維持高耐壓的同時降低導通電阻。
另外，根據實施方式一涉及的功率半導體裝置100，由於具備具有藉由n型柱形區域114以及p型柱形區域116所構成的超級結構造的半導體基板110，因此即便是這樣的具有高耐壓的功率半導體裝置，也能夠成為一種符合電子元件低成本化以及小型化要求的，並且具有高擊穿耐量的功率半導體裝置。
然而，在具備不具有超級結構造的半導體基板的半導體裝置的情況下，在雪崩擊穿時以及二極體反向恢復時，在漂移層中溝槽正下方會產生載流子(空穴)。因此，只要將從溝槽722至金屬塞730的長度d1縮短(參照比較例一涉及的半導體裝置700、第9圖)，載流子(空穴)就不容易進入源極區域720中。另一方面，在具備具有藉由n型柱形區域814以及p型柱形區域816所構成的超級結構造的半導體基板的半導體裝置的情況下，加之n型柱形區域814中溝 槽822的正下方，在p型柱形區域816上會產生大量的載流子(空穴)。而且，p型柱形區域816上所產生的載流子(空穴)會朝源電極一側移動，並經由p+型擴散區域834、金屬塞832被源電極所吸引(參照第10圖)。
在源極區域820被形成在相互鄰接的兩個溝槽822之間的，相互鄰接的兩個金屬塞832之間的情況下(參照比較例二涉及的功率半導體裝置800、第10圖)，p型柱形區域816上產生的載流子(空穴)就會在相互鄰接的兩個金屬塞832之間形成的源極區域820的附近移動。因此，在相互鄰接的兩個金屬塞832之間，載流子(空穴)容易進入源極區域820中，導致由相互鄰接的兩個金屬塞832之間的源極區域820(例如n型)、基極區域818(例如p型)、以及n型柱形區域814(例如n型)所構成的寄生電晶體(寄生npn電晶體)變得容易導通。
相對於此，根據實施方式一涉及的功率半導體裝置100以及功率半導體裝置的製造方法，由於具備具有藉由n型柱形區域114以及p型柱形區域116所構成的超級結構造的半導體基板110，並且源極區域120僅被形成在相互鄰接的兩個溝槽122之間的，溝槽122與距離該溝槽最近的金屬塞132之間，因此，p型柱形區域116上產生的載流子就不會在源極區域120的附近移動，這樣載流子(空穴)就不易進入源極區域120中，因此由相互鄰接的兩個金屬塞132之間的源極區域120(例如n型)、基極區域118(例如p型)、以及n型柱形區域114(例如n型)所構成的寄生電晶體(寄生npn電晶體)導通的情況就不會發生。其結果就是即便是具備具有藉由n型柱形區域114以及p型柱形區域116所構成的超級結構造的半導體基板110，也能夠成為一種不易引發雪崩擊穿或di/dr擊穿的，並且具有高擊穿耐量的功率半導體裝置。
另外，從平面上看在形成有p型柱形區域116的區域的全部以及形成有n型柱形區域114的區域的一部分中的半導體基板的表面上形成有凹部的情況下，由於凹部的側壁部分上容易附著顆粒G，因此該顆粒G會妨礙n型摻雜物的導入從而導致源極區域120有可能以分離的狀態被形成(參照第11圖(a)以及(b))。另外，在藉由離子注入導入n型摻雜物的情況下，由於相對於凹部側壁來說是以淺角度斜向進行離子注入，因此摻雜物就不容易被導入，從而導致源極區域120有發生斷層的可能性。
因此，在相互鄰接的兩個溝槽122之間距離溝槽122最近的金屬塞132被形成在從平面上形成有p型柱形區域116的區域的內側的情況下，由於可能產生源極區域120以分離的狀態被形成，或是源極區域120有發生斷層的可能性，因此就可能引發源電極136與源極區域120無法連接的故障。
相對於此，根據實施方式一涉及的功率半導體裝置100，由於相互鄰接的兩個溝槽122之間的，距離溝槽122最近的金屬塞132，被形成在從平面上看形成有p型柱形區域116的區域的外側，因此源極區域120與金屬塞132的接觸部分就會被形成在比凹部的側部更加靠外的一側。因此，即便是凹部的側壁部分上附著了顆粒G，也不會有源極區域120以分離的狀態被形成的情況發生(參照第11圖(c))。另外，即使是在離子注入時，在凹部的側壁上也不會形成源極區域120，因此，就不會引發基於此原因的源電極136與源極區域120無法連接的故障。
另外，根據實施方式一涉及的功率半導體裝置100，由於金屬為鎢，因此容易填充至直徑較小的接觸孔130內，從而容易形成直徑較小的金屬塞132，並且能夠成為一種微細化的功率半導體裝置。
然而，在源電極與源極區域直接接觸的功率半導體裝置中，有層間絕緣膜的區域與無層間絕緣膜的區域(接觸的區域)之間閘電極會產生落差，因此安裝時如果在源電極上進行焊絲接合的話，該落差部分(特別是層間絕緣膜的側面(接觸孔的介面部分)的角部)就會因超聲波導致應力集中從而有可能會損壞功率半導體裝置。相對於此，根據實施方式一涉及的功率半導體裝置100，由於金屬為鎢，並且容易填充至直徑較小的接觸孔130內，所以一旦向接觸孔130的內部填充鎢，則有層間絕緣膜128的區域與無層間絕緣膜128的區域(金屬塞132的區域)之間就不容易產生落差，從而就能夠使源電極136平整地成膜。因此，即便是在安裝時在源電極136上進行焊絲接合，也能夠防止因超聲波導致在層間絕緣膜128的一部分上應力集中，從而就能夠防止功率半導體裝置被損壞。
另外，根據實施方式一涉及的功率半導體裝置100，由於相互鄰接的兩個閘電極126的間隔為2.5μm以上，因此能夠減小閘極電容。其結果就是在進行開關轉換時，能夠減低(與功率半導體裝置100連接的)閘極驅動電路相對於閘電極126進出的電荷量，從而能夠降低驅動損耗。
即，(1)在開啟時(Turn ON)，閘極驅動電路相對於閘電極126施加正偏置(Plus bias)，並流通閘極電流。將閘極電流量與通電時間相乘後，得到閘極電荷量。由於一旦閘極電容變小則閘極電荷量就會減少，因此閘極電流量與通電時間的乘積就會維持在較小的水平上。其結果就是能夠減少閘極電流量、或能夠縮短通電時間，從而在結果上能夠降低驅動電路一側的電力損耗。
另外，(2)在關斷時(Turn OFF)，閘極驅動電路相對於閘電極126施加負偏置(Minus bias)，並吸引閘極電流。此時，(a)在閘極電荷量變少時，如果在將閘極電流量維持在與之前同等的水平上，並且縮短通電時間的情況下，由於閘極電流量與通電時間的乘積就會維持在較小的水平上，因此就能夠減少閘極驅動電路相對於閘電極的進出電荷量。其結果就是能夠降低驅動損耗。另外，(b)即便是在有意放慢MOSFET的開關速度，並且為了避免電路上產生振鈴和噪音，在閘電極126與閘極驅動電路之間插入大的外置閘極電容的情況下，由於該外置閘極電容具有壓縮閘極電流量的效果，並且能夠延長通電時間，從而延長開關時間，因此作為閘極電流量與通電時間的乘積的閘極電荷量就會維持在較小的水平上，其結果就是能夠降低驅動損耗。
因此，如上述(1)以及(2)中記載般，在開關轉換時，就能夠減少閘極驅動電路相對於閘電極126的進出電荷量，其結果就是能夠降低驅動損耗。
再有，如上述(2)(a)中的情況般，在閘極電荷量變少時，將閘極電流量維持在與之前同等的水平上並縮短通電時間的話，雖然可以加快開關速度，並且能夠使電路高速運行，但是一旦加快開關速度，就會增加電路中振鈴和噪音產生的可能性，並且可能導致MOSFET進入雪崩狀態，或是增加二極體反向恢復時處於急劇地di/dt狀態中的可能性。不過，根據實施方式一涉及的功率半導體裝置100，由於如前述般相對於MOSFET雪崩擊穿以及di/dt擊穿具有很強的耐量，因此，實際運行中MOSFET被破壞的危險就會被降低。
另外，如上述(2)(b)中的情況般，即便是在有意放慢MOSFET的開關速度，並且為了避免電路上產生振鈴和噪音，在閘電極126與閘極驅動電 路之間插入大的外置閘極電容的情況下，由於該外置閘極電容具有壓縮閘極電流量的效果，並且能夠延長通電時間，從而延長開關時間。其結果就是由於開關速度放緩，並且開關時間延長，因此能夠dv/dt就會放緩，從而避免電路中產生振鈴和噪音。
因此，根據實施方式一涉及的功率半導體裝置100，藉由減少閘極電容，從而能夠在不失去減低驅動損耗的效果的情況下擴大開關速度的調整幅度，其結果就是能夠廣泛滿足來自於應用電路(Application circuit)的需求。
另外，根據實施方式一涉及的功率半導體裝置100，由於相互鄰接的兩個閘電極126的間隔為金屬塞132的寬度的五倍以上，並且相互鄰接的兩個閘電極126的間隔相對於金屬塞132變寬，從而能夠相對地減小閘電極126的體積，因此從此意義上來說，也能夠減小閘極電容。其結果就是在開關轉換時，能夠減少閘極驅動電路相對於閘電極126的進出電荷量，從而降低驅動損耗。
另外，根據實施方式一涉及的功率半導體裝置100，由於相互鄰接的兩個閘電極126的間隔為金屬塞132的寬度的五倍以上，因此從此意義上來說，也能夠藉由減小閘極電容，從而能夠在不失去減低驅動損耗的效果的情況下擴大開關速度的調整幅度，其結果就是能夠廣泛滿足來自於應用電路的需求。
另外，根據實施方式一涉及的功率半導體裝置100，由於接觸孔130被形成至比源極區域120的底面更深的深度位置上，因此就能夠防止因接觸孔130的底部上形成的p+型擴散區域134與源極區域120之間的接觸所導致的源極區域120的摻雜物濃度及區域面積與設計時相比產生變化，從而防止功率半導體裝置的特性發生改變。
另外，根據實施方式一涉及的功率半導體裝置100，由於基極區域118的深度在0.5μm至2.0μm範圍內，因此在製造過程中，就無需使摻雜物在高溫下長時間進行擴散。所以，是一種適合於為了製造成微細化構造因而無法使摻雜物長時間進行擴散的情況的功率半導體裝置。
實施方式二
實施方式二涉及的功率半導體裝置102基本上與實施方式一涉及的功率半導體裝置100具有同樣的構成，但是在金屬塞的數量上不同於實施方式一涉及的功率半導體裝置100。即，在實施方式二涉及的功率半導體裝置102中，如第12圖所示，接觸孔130在相互鄰接的兩個溝槽122之間被分別形成有四個，並且各個接觸孔130的內部填充有金屬，金屬塞132被形成有四個。
在相互鄰接的兩個溝槽122之間的，相互鄰接的兩個金屬塞132之間，未形成有源極區域120。即，如果將在相互鄰接的兩個溝槽122之間的，距離該溝槽最近的金屬塞設為金屬塞132A，將除此以外的金屬塞設為金屬塞132B的話，則金屬塞132B不與源極區域120相接觸。
金屬塞132A與金屬塞132B可以為相同深度，但由於從平面上看在形成有p型柱形區域116的區域的全部以及形成有n型柱形區域114的區域的一部分中的半導體基板110的表面上形成有凹部，所以理想的情況是金屬塞132B的長度(接觸孔的深度)比金屬塞132A的長度(接觸孔的深度)更長(深)。
像這樣，實施方式二涉及的功率半導體裝置102雖然在金屬塞的數量上不同於實施方式一涉及的功率半導體裝置100，但是與實施方式一涉及的功率半導體裝置100一樣，由於具備了貫穿層間絕緣膜128且至少到達基極區域118的接觸孔130、以及在接觸孔130的內部填充金屬後形成的金屬塞132，因此 是一種符合電子元件低成本化以及小型化要求的，並且具備大擊穿耐量的功率半導體裝置。
另外，根據實施方式二涉及的功率半導體裝置102，由於接觸孔130在相互鄰接的兩個溝槽122之間被分別形成有四個，並且各個接觸孔130的內部填充有金屬，且形成有金屬塞132，因此就能夠在反向偏置時，將從基極區域118以及p型柱形區域116與n型柱形區域114之間的pn結處產生的耗盡層切實地擴散至相互鄰接的兩個溝槽之間的整體。
再有，實施方式二涉及的功率半導體裝置102由於在除金屬塞的數量以外與實施方式一涉及的功率半導體裝置100具有同樣的構成，因此也同樣具有實施方式一涉及的功率半導體裝置100所具有的效果。
實施方式三
實施方式三涉及的功率半導體裝置104基本上與實施方式一涉及的功率半導體裝置100具有同樣的構成，但是在相互鄰接的兩個溝槽之間的距離溝槽最近的金屬塞的位置上不同於實施方式一涉及的功率半導體裝置100。即，在實施方式三涉及的功率半導體裝置104中，如第13圖所示，在相互鄰接的兩個溝槽122之間的，距離溝槽122最近的金屬塞132與源極區域120相接觸的位置位於從平面上看形成有p型柱形區域116的區域的外側。
具體來說，在相互鄰接的兩個溝槽122之間的，距離溝槽122最近的金屬塞132被形成在從平面上看形成有n型柱形區域114的區域與形成有p型柱形區域116的區域之間的分界線上。
像這樣，實施方式三涉及的功率半導體裝置104雖然在具有超級結構造這一點上不同於實施方式一涉及的功率半導體裝置100，但是與實施方式 一涉及的功率半導體裝置100一樣，由於具備了貫穿層間絕緣膜128且至少到達基極區域118的，並且在相互鄰接的兩個溝槽122之間被分別形成有量個的複數個接觸孔130、以及在接觸孔130的內部填充金屬後形成的金屬塞132，因此是一種符合電子元件低成本化以及小型化要求的，並且具備大擊穿耐量的功率半導體裝置。
另外，根據實施方式三涉及的功率半導體裝置104，由於在相互鄰接的兩個溝槽122之間的，距離溝槽122最近的金屬塞132與源極區域120相接觸的位置位於從平面上看形成有p型柱形區域116的區域的外側，因此即便是藉由這樣的構成，也不會有源極區域120以分離的狀態被形成的情況發生，另外，由於即便是在進行離子注入時，在凹部的側壁上也不會形成源極區域120，因此源極區域120也不發生斷層。
再有，實施方式三涉及的功率半導體裝置104由於在除具備超級結構造這一點以外與實施方式一涉及的功率半導體裝置100具有同樣的構成，因此也同樣具有實施方式一涉及的功率半導體裝置100所具有的效果。
以上，基於上述實施方式對本發明進行了說明，本發明並不僅限於上述實施方式。本發明能夠在不脫離本發明主旨的範圍內在各種各樣的形態下實施，例如，可以為如下的變形。
(1)上述實施方式中記載的構成要素的數量、材質、形狀、位置、大小等僅為示例，因此能夠在不有損本發明效果的範圍內進行變更。
(2)在上述各實施方式中，雖然金屬塞132從平面上看是形成為條紋狀(參照第14圖)，但本發明不僅限於此。也可以將金屬塞形成為圓形狀 (從立體上看則呈柱狀、參照第15圖以及第19圖)、四角形(參照第16圖)、 圓形的框狀(參照第17圖)、或是格子狀(參照第18圖)等。
(3)在上述各實施方式中，雖然溝槽122從平面上看是形成為條紋狀(參照第14圖)，但本發明不僅限於此。也可以將溝槽形成為四角形形狀(從立體上看則呈柱狀、參照第18圖以及第19圖)、或是格子狀(參照第15至17圖)等。
(4)在上述各實施方式中，雖然是將本發明適用於了MOSFET，但本發明不僅限於此。也可以將本發明適用於IGBT、晶閘管、三端雙向交流開關(TRIAC)、二極體等適宜的功率半導體裝置。
(5)在上述各實施方式中，雖然接觸孔130形成為到達基極區域118，但本發明不僅限於此。接觸孔130也可以形成為到達n型柱形區域114或p型柱形區域116。此情況下，在雪崩擊穿以及二極體反向恢復時，就具有容易將空穴吸引至源電極136的效果。
(6)在上述各實施方式中，雖然p+型擴散區域134只形成在接觸孔130的底部，但本發明不僅限於此。可以將p+型擴散區域134形成在接觸孔130的底部加之側部的一部分上(底部一側的側部的一部分上)。此情況下，在雪崩擊穿以及二極體反向恢復時，就能夠防止因耗盡層與接觸塞接觸導致功率半導體裝置被損壞。
(7)在上述實施方式一以及三中，雖然在相互鄰接的兩個溝槽122之間被分別形成有兩個金屬塞132(接觸孔130)，在上述實施方式二中，雖然在相互鄰接的兩個溝槽122之間被分別形成有四個金屬塞132(接觸孔130)， 但本發明不僅限於此。也可以是在相互鄰接的兩個溝槽122之間被分別形成有三個或五個以上的金屬塞132(接觸孔130)。
(8)在上述各實施方式中，雖然是將接觸孔130形成至比源極區域120的底面更深的深度位置上，但本發明不僅限於此。也可以是將接觸孔130形成至比源極區域120的底面更淺的深度位置上(參照變形例六涉及的功率半導體裝置106、第20圖)。
(9)在上述各實施方式中，雖然從平面上看在形成有p型柱形區域116的區域的全部以及形成有n型柱形區域114的區域的一部分中的半導體基板110的表面上形成有凹部，但本發明不僅限於此。也可以是半導體基板的表面上未形成有凹部。
(10)在上述各實施方式中，雖然在溝槽閘極型功率半導體裝置中，距離溝槽(閘電極)最近的金屬塞與源極區域相接觸的位置是設置在從平面上看形成有p型柱形區域的區域的外側，但本發明不僅限於此。也可以是在平面閘極型功率半導體裝置中，也將距離閘電極最近的金屬塞與源極區域相接觸的位置設置在從平面上看形成有p型柱形區域的區域的外側(例如，參照變形例七涉及的功率半導體裝置200、第21圖)。此情況下，與上述各實施方式一樣，源極區域220僅被形成在相互鄰接的兩個閘電極226之間的，閘電極226與距離該閘電極226最近的金屬塞232之間。

Claims (9)

  1. 一種功率半導體裝置，其包括：一半導體基板，具有：一低電阻半導體層；形成在該低電阻半導體層上，並且摻雜物濃度比該低電阻半導體層更低的一第一導電型半導體層；在該第一導電型半導體層的表面上被形成為沿規定方向排列的複數個第二導電型柱形用溝槽；由形成在該第二導電型柱形用溝槽內部的第二導電型半導體材料外延層所構成的複數個第二導電型柱形區域；一第二導電型基極區域，被形成在該第一導電型半導體層以及該複數個第二導電型柱形區域的表面上；以及一第一導電型高濃度擴散區域，被形成在該基極區域的表面中的規定位置上，其中，該第一導電型半導體層中被鄰接的該第二導電型柱形用溝槽相夾的區域構成複數個第一導電型柱形區域，該複數個第一導電型柱形區域以及該複數個第二導電型柱形區被沿規定方向交互形成，並且由該複數個第一導電型柱形區域以及該複數個第二導電型柱形區域構成超級結構造；複數個溝槽，被形成在從平面上看形成有該第一導電型柱形區域的區域內的，貫穿該基極區域並到達該第一導電型柱形區域的深度位置上，並且，使該第一導電型高濃度擴散區域的一部分暴露在內周面上；一閘極絕緣膜，被形成在該溝槽的內周面上；一閘電極，被藉由該閘極絕緣膜填埋在該溝槽的內部；一層間絕緣膜，覆蓋該基極區域、該第一導電型高濃度擴散區域、該閘極絕緣膜、以及該閘電極；一接觸孔，在相互鄰接的兩個該溝槽之間分別形成有兩個以上，並且貫穿該層間絕緣膜並至少到達該基極區域；一金屬塞，在該接觸孔的內部填充金屬後形成；以及一電極，被形成在該層間絕緣膜上，並且藉由該金屬塞與該基極區域以及該第一導電型高濃度擴散區域電氣連接，其中，該半導體基板更具有：與該金屬塞的底面相接觸，並且藉由該金屬塞與該電極電氣接觸，並且摻雜物濃度比該基極區域更高的第二導電型高濃度擴散區域，在該半導體基板中，該第一導電型高濃度擴散區域僅被形成在相互鄰接的兩個該溝槽之間的，該溝槽與距離該溝槽最近的該金屬塞之間。
  2. 如專利申請範圍第1項所述之功率半導體裝置，其中在相互鄰接的兩個該溝槽之間，距離該溝槽最近的該金屬塞與該第一導電型高濃度擴散區域相接觸的位置，位於從平面上看形成有該第二導電型柱形區域的區域外側。
  3. 如專利申請範圍第1項所述之功率半導體裝置，其中在相互鄰接的兩個該溝槽之間，距離該溝槽最近的該金屬塞被形成在從平面上看形成有該第二導電型柱形區域的區域外側。
  4. 如專利申請範圍第1項至第3項中任意一項所述之功率半導體裝置，其中該金屬為鎢。
  5. 如專利申請範圍第1項至第3項中任意一項所述之功率半導體裝置，其中相互鄰接的兩個該閘電極的間隔為2.5μm以上。
  6. 如專利申請範圍第1項至第3項中任意一項所述之功率半導體裝置，其中相互鄰接的兩個該閘電極的間隔為該金屬塞的寬度的五倍以上。
  7. 如專利申請範圍第1項至第3項中任意一項所述之功率半導體裝置，其中該接觸孔被形成至比該第一導電型高濃度擴散區域的底面更深的深度位置上。
  8. 如專利申請範圍第1項至第3項中任意一項所述之功率半導體裝置，其中該基極區域的最深部的厚度在0.5μm至2.0μm範圍內。
  9. 一種功率半導體裝置的製造方法，用於製造如專利申請範圍第1項至第8項中任意一項所述的功率半導體裝置，其依次包括：半導體基板準備步驟，準備具有：一低電阻半導體層；以及被形成在該低電阻半導體層上，並且沿規定的方向交互形成的複數個第一導電型柱形區域以及複數個第二導電型柱形區域的，並且由該複數個第一導電型柱形區域以及該複數個第二導電型柱形區域構成超級結構造的一半導體基板；溝槽形成步驟，在形成有該第一導電型柱形區域的區域內，形成複數個溝槽；閘電極形成步驟，在該溝槽的內周面上形成閘極絕緣膜後，藉由該閘極絕緣膜在該溝槽的內部形成一閘電極；基極區域形成步驟，將第二導電型基極區域形成在從該複數個第一導電型柱形區域以及該複數個第二導電型柱形區域的表面開始直至比該溝槽最底部更淺的深度位置上；第一導電型高濃度擴散區域形成步驟，在該基極區域的表面中的規定區域上，形成第一導電型高濃度擴散區域並使其至少一部分暴露在該溝槽的內周面上；層間絕緣膜形成步驟，形成覆蓋該基極區域、該第一導電型高濃度擴散區域、該閘極絕緣膜、以及該閘電極的一層間絕緣膜；接觸孔形成步驟，形成在相互鄰接的兩個該溝槽之間分別形成有兩個以上的並且貫穿該層間絕緣膜並至少到達該基極區域的該接觸孔；第二導電型高濃度擴散區域形成步驟，形成與該接觸孔的底面相接觸的，並且摻雜物濃度比該基極區域更高的第二導電型高濃度擴散區域；金屬塞形成步驟，藉由向該接觸孔的內部填充金屬從而形成一金屬塞；以及電極形成步驟，在該層間絕緣膜上，形成經由該金屬塞與該基極區域、該第一導電型高濃度區域、以及該第二導電型高濃度擴散區域電氣連接的一電極，其中，在該接觸孔形成步驟中，在形成距離該溝槽最近的該金屬塞時，使該第一導電型高濃度擴散區域僅被形成在相互鄰接的兩個該溝槽之間的，該溝槽與距離該溝槽最近的該金屬塞之間，該半導體基板準備步驟，依次包括：第一步驟，準備層積有一低電阻半導體層、以及被形成在該低電阻半導體層上的，並且摻雜物濃度比該低電阻半導體層更低的一第一導電型半導體層的一半導體基板；第二步驟，藉由以絕緣膜為掩膜的蝕刻，形成規定深度的複數個第二導電型柱形用溝槽，並使其在該第一導電型半導體層的表面上沿規定的方向排列；第三步驟，在該第二導電型柱形用溝槽的內部，藉由使第二導電型半導體材料外延生長至超出該絕緣膜的表面高度的高度位置從而形成一第二導電型填埋層；第四步驟，將該第二導電型填埋層中超出該絕緣膜的表面高度的部分去除；以及第五步驟，對該第二導電型填埋層的表面進行蝕刻使其比該絕緣膜的底面的深度位置更深從而形成一第二導電型柱形區域。
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