JP2011198993A - 半導体装置およびｄｃ−ｄｃコンバータ - Google Patents

半導体装置およびｄｃ−ｄｃコンバータ Download PDF

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Abstract

【課題】半導体装置の耐圧を向上させ、より高速のスイッチング動作を可能にする。
【解決手段】第１導電型の半導体層の第１主面側に選択的に設けられた第２導電型のベース領域と、ベース領域内に選択的に設けられた第１導電型の拡散領域と、拡散領域に接触しベース領域を貫通して半導体層にまで到達するトレンチ内に絶縁膜を介して設けられた制御電極と、半導体層の第１主面側から第２主面側の方向に延伸し、ベース領域とは離間して設けられた、少なくとも１つの第２導電型の第１の半導体領域と、隣り合うトレンチ間に、トレンチとは離間して設けられた第２導電型の第２の半導体領域と、拡散領域、半導体層、第１の半導体領域および第２の半導体領域に電気的に接続された第１の主電極と、半導体層の第２主面側に電気的に接続された第２の主電極と、を備え、第２の半導体領域は、ベース領域を貫通して半導体層にまで到達している。
【選択図】なし

Description

本発明は、半導体装置およびＤＣ−ＤＣコンバータに関する。
同期整流回路に代表される、ＤＣ−ＤＣコンバータでは、ハイサイド用の電界効果トランジスタがオフ後、ローサイド用の電界効果トランジスタがオンするまでの間に、インダクタの逆起電力によってローサイド用の電界効果トランジスタの寄生ｐｎダイオードに順方向電流が流れる場合がある。このため、このような同期整流回路では、いわゆる電力損失が起きる場合がある。そこで、ローサイド用の電界効果トランジスタのソースとドレインとの間に、寄生ｐｎダイオードとは別にショットキーバリアダイオード（以下、ＳＢＤ）を付加させる方法がある。
付加させたＳＢＤは、電界効果トランジスタとともに、同一の半導体基板の上に設けられている（例えば、特許文献１参照）。この場合、電界効果トランジスタのオフ時にソース−ドレイン間に逆バイアス電圧が印加されると、ＳＢＤのアノード−カソード間にも逆バイアス電圧が印加される。しかし、ｐｎ接合構造を備えた電界効果トランジスタはＳＢＤに比べ耐圧が大きく、電界効果トランジスタに同調して逆バイアス電圧を印加すると耐圧が低いＳＢＤにおいてブレークダウンを起こす場合がある。また、一般的に、ＳＢＤを付加させた電界効果トランジスタにおいては、電界効果トランジスタが占める面積よりもＳＢＤが占める面積が小さい。このため、同一の半導体基板の上に電界効果トランジスタおよびＳＢＤが設けられた半導体装置においては、その耐圧を向上させることが難しい。また、電界効果トランジスタの制御用電極とドレインとの間の寄生の接合容量によって、電界効果トランジスタを例えば、スイッチング素子として用いた場合、そのスイッチング動作速度がいわゆる頭打ちになるという問題もある。
特開２００９−２５３１３９号公報
本発明の課題は、耐圧を向上させ、より高速のスイッチング動作を可能にする半導体装置およびＤＣ−ＤＣコンバータを提供することにある。
本発明の一態様によれば、前記半導体層の第１主面側に選択的に設けられた第２導電型のベース領域と、前記ベース領域内に選択的に設けられた第１導電型の拡散領域と、前記拡散領域に接触し前記ベース領域を貫通して前記半導体層にまで到達するトレンチ内に絶縁膜を介して設けられた制御電極と、前記半導体層内において前記半導体層の前記第１主面側から第２主面側の方向に延伸し、前記ベース領域とは離間して設けられた、少なくとも１つの第２導電型の第１の半導体領域と、前記ベース領域内において、隣り合う前記トレンチ間に、前記トレンチとは離間して設けられた第２導電型の第２の半導体領域と、前記拡散領域、前記半導体層、前記第１の半導体領域および前記第２の半導体領域に電気的に接続された第１の主電極と、前記半導体層の前記第２主面側に電気的に接続された第２の主電極と、を備え、前記第２の半導体領域は、前記ベース領域を貫通して前記半導体層にまで到達していることを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、電源端子と、前記電源端子に接続された、ローサイド用の上記半導体装置と、前記半導体装置に対して直列に接続されたハイサイド用のスイッチング素子と、前記半導体装置と前記スイッチング素子との間に、一端側が接続されたインダクタと、前記インダクタの他端側に、一端側が接続されたコンデンサと、 前記インダクタの前記他端側および前記コンデンサの前記一端側に接続された出力端子と、前記半導体装置および前記スイッチング素子を制御するコントローラと、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。
本発明によれば、半導体装置およびＤＣ−ＤＣコンバータの耐圧が向上し、より高速のスイッチング動作が可能になる。
半導体装置の要部平面模式図である。 半導体装置の要部模式図であり、図２（ａ）は、図１のＡ−Ａ’断面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ’断面を上から眺めた図である。 比較例に係る半導体装置の要部断面模式図である。 半導体装置の変形例に係る要部断面模式図である。 ＤＣ−ＤＣコンバータの要部図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１は、半導体装置の要部平面模式図である。
図２は、半導体装置の要部模式図であり、図２（ａ）は、図１のＡ−Ａ’断面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ’断面を上から眺めた図である。
半導体装置１は、第１導電型の半導体層１１と、半導体層１１の第１主面側（上面側）に選択的に設けられた第２導電型のベース領域１２と、ベース領域１２内に選択的に設けられた第１導電型の拡散領域１３と、拡散領域１３に接触し、ベース領域１２を貫通して半導体層１１にまで到達するトレンチ２２と、を備える。トレンチ２２内には、絶縁膜であるゲート酸化膜２１を介してゲート電極（制御電極）２０が設けられている。また、半導体装置１は、半導体層１１内においてベース領域１２と離間して設けられた第２導電型の第１の半導体領域４０と、ベース領域１２内において、隣り合うトレンチ２２間に、トレンチ２２とは離間して設けられた第２導電型の第２の半導体領域４１と、拡散領域１３、半導体層１１、第１の半導体領域４０および第２の半導体領域４１に電気的に接続された第１の主電極である電極５０と、半導体層１１の第２主面側（下面側）に電気的に接続された第２の主電極である電極５１と、を備える。本実施の形態では、例えば、第１導電型をｎ型、第２導電型をｐ型とする。
半導体装置１は、トレンチゲート構造のＭＯＳＦＥＴ９０と、ＳＢＤ（ショットキーバリアダイオード）９１とを、同一の半導体層１０の上に備えたパワー半導体素子である。このような半導体装置１は、例えば、ＤＣ−ＤＣコンバータ等の同期整流回路に組み込まれる（後述）。
半導体装置１においては、ｎ型の半導体層１０の上に、ｎ−型の半導体層１１が設けられている。半導体層１１は、ＭＯＳＦＥＴ９０の領域においてドリフト領域として機能し、ＳＢＤ９１の領域において、ショットキー接合を形成する半導体層として機能する。
ＭＯＳＦＥＴ９０の領域において半導体層１１の表面には、ｐ型のベース領域１２が選択的に設けられている。ベース領域１２の表面には、ｎ＋型の拡散領域１３と、拡散領域１３に隣接するように、ｐ＋型のコンタクト領域１４が選択的に設けられている。拡散領域１３は、ソース領域として機能する。コンタクト領域１４は、アバランシェ降伏時に発する正孔を電極５０側に引き抜く正孔抜き領域として機能する。
隣接する拡散領域１３の間には、ベース領域１２の表面からベース領域１２を貫通し、半導体層１１の表面にかけて、トレンチ状のゲート電極２０が設けられている。ゲート電極２０は、ゲート配線２３に電気的に接続されている。ゲート電極２０と拡散領域１３との間、ゲート電極２０とベース領域１２との間、およびゲート電極２０と半導体層１１との間には、ゲート酸化膜２１が設けられている。拡散領域１３、ゲート電極２０およびゲート酸化膜２１の上には、層間絶縁膜３０が設けられている。ゲート電極２０は、横並びに複数表示されている。ゲート電極２０は、半導体装置１の上からみて、ストライプ状に配置されている。このほか、格子状に配置してもよく、またはハニカム状に配置してもよい。半導体層１０、１１、ベース領域１２、拡散領域１３、コンタクト領域１４の主成分は、例えば、珪素（Ｓｉ）である。
ＳＢＤ９１が設けられている領域の半導体層１１には、半導体層１０の主面に対し略平行な方向に任意のピッチでＰ型でピラー状の半導体領域４０が少なくとも１つ設けられている。半導体層１１の上面（第１主面）側から下面（第２主面）側の方向に延伸し、半導体領域４０は、半導体層１１内に相互に離間して複数個設けられている。ＭＯＳＦＥＴ９０が設けられている領域のコンタクト領域１４から、ベース領域１２、半導体層１１にかけては、半導体層１０の主面に対し略平行な方向に任意のピッチでＰ型でピラー状の半導体領域４１が設けられている。ピラー状の半導体領域４０、４１は、例えば、イオン注入、エピタキシャル成長法により形成され、一定の深さで同一の深さに構成されている。半導体領域４１は、ベース領域１２を貫通して半導体層１１にまで到達し、トレンチ２２の下端よりも、ピラー状の半導体領域４１の下端が電極５１に近接している。換言すれば、半導体領域４１の下端と電極５１の主面との間の距離は、トレンチ２２の下端と電極５１の主面との間の距離よりも短い。すなわち、半導体領域４１の下端は、トレンチ２２の下端よりも、電極５１側に突き出ている。半導体領域４０、４１は、半導体装置１の上からみて、ゲート電極２０と平行に、ストライプ状に配置されている。
ベース領域１２が設けられていない半導体層１１、ベース領域１２および半導体領域４０、４１の上には、主電極である電極５０が設けられている。電極５０は、コンタクト領域１４および拡散領域１３に接している。これにより、電極５０は、コンタクト領域１４および拡散領域１３に電気的に接続されている。また、電極５０は、半導体領域４０、４１に接続されている。
電極５０は、ＭＯＳＦＥＴ９０にとってはソース電極であり、ＳＢＤ９１にとってはアノード電極である。半導体層１１とは反対側の半導体層１０の主面には、電極５１が設けられている。電極５１は、ＭＯＳＦＥＴ９０にとってはドレイン電極であり、ＳＢＤ９１にとってはカソード電極である。
半導体層１１と拡散領域１３とにより挟まれ、ゲート酸化膜２１に近傍するベース領域１２には、半導体装置１のオン時にチャネル層が形成される。
このように、ベース領域１２が半導体層１１の表面にプレーナ状に形成された領域は、トランジスタとして機能する。また、ベース領域１２が半導体層１１の表面に形成されず、半導体層１１が電極５０に接触している領域は、その接触部位にショットキーバリアが形成され、ショットキーバリアダイオードとして機能する。
半導体層１０の不純物濃度は、例えば、１×１０２１ｃｍ−３である。例えば、シリコン単結晶が該当する。
半導体層１１の不純物濃度は、例えば、１×１０１６ｃｍ−３である。ＳＢＤ９１における半導体層１１の厚みは、例えば、３μｍである。例えば、シリコンエピタキシャル層が該当する。
ベース領域１２の深さは、例えば１μｍである。ベース領域１２の表面近傍ほどｐ型の不純物濃度が相対的に高く、深いほどｐ型の不純物濃度が相対的に低い。その濃度分布プロファイルは、例えば、１×１０１８ｃｍ−３から１×１０１６ｃｍ−３に収まっている。
拡散領域１３の厚さは、例えば、０．５μｍであり、拡散領域１３の不純物濃度は、例えば１×１０２０ｃｍ−３である。
コンタクト領域１４は、電極５０とベース領域１２とのオーミックコンタクトのために介在させたコンタクト層である。コンタクト領域１４の厚さは、例えば０．５μｍ以上に設計されている。コンタクト領域１４の不純物濃度は、例えば、１×１０２０ｃｍ−３である。
半導体領域４０、４１の不純物濃度は、例えば、１×１０１８ｃｍ−３程度である。ただし、半導体領域４０、４１の不純物濃度は、この濃度に限らない。例えば、半導体領域４０、４１の上層ほど、不純物濃度を高くすることにより、電極５０とのオーミックコンタクトが可能になる。また、半導体領域４０よりも半導体領域４１の濃度を高くしてもよい。これにより、ＭＯＳＦＥＴ９０内でアバランシェ降伏により発生した正孔を効率よく半導体領域４１から排出させることができる。
半導体装置１の作用効果について説明する。
まず、比較例に係る半導体装置１００の作用効果から説明する。
図３は、比較例に係る半導体装置の要部断面模式図である。比較例に係る半導体装置１００は、ピラー状の半導体領域４０、４１が設けられていない。この点以外の構造は、半導体装置１と同じである。
ドレイン電極である電極５１にソース電極である電極５０よりも高い電圧を印加し、ゲート電極２０が閾値電圧より高くなった状態では、ＭＯＳＦＥＴ９０はオン状態になる。すなわち、ゲート酸化膜２１に隣接するベース領域１２にチャネル層が形成されて、電極５１、半導体層１０、半導体層１１、ベース領域１２、拡散領域１３、コンタクト領域１４、電極５０の経路で電流が流れる。
次に、電極５０と電極５１との間に上述した電圧を印加し、ゲート電極２０が閾値電圧より低くなった状態では、ＭＯＳＦＥＴ９０はオフ状態になる。
オフ状態では、ベース領域１２と半導体層１１とのｐｎ接合が逆方向の電圧印加状態となり、ソース電極である電極５０と半導体層１１とのショットキー接合も逆方向の電圧印加状態になる。この状態では、降伏が生じてｐｎ接合間に降伏電流が流れる場合がある。一般には、ｐｎ接合よりショットキー接合のほうが低い電圧で降伏が生じる。
すなわち、ｐｎ接合構造を備えたＭＯＳＦＥＴ９０はＳＢＤ９１に比べ耐圧が大きく、ＭＯＳＦＥＴ９０に同調して逆バイアス電圧を印加すると、耐圧が低いＳＢＤ９１においてブレークダウンを起こす場合がある。また、一般的に、ＳＢＤ９１を付加させたＭＯＳＦＥＴ９０においては、ＭＯＳＦＥＴ９０が占める面積よりもＳＢＤ９１が占める面積が小さい。例えば、ＳＢＤ９１が占める面積は、ＭＯＳＦＥＴ９０が占める面積の数分の１程度である。このため、同一の半導体層１０の上にＭＯＳＦＥＴ９０およびＳＢＤ９１が設けられた半導体装置１００においては、耐圧を向上させることが難しい。
これに対して、本実施の形態に係る半導体装置１では、ｐ型の半導体領域４０がＳＢＤ９１が設けられた領域の半導体層１１に相互に離間して、所定の深さに複数形成されている。半導体領域４０の底面は、半導体層１１とベース領域１２との界面よりも深い位置にある。これにより、ＳＢＤ９１に逆方向電圧が印加されると、半導体領域４０と半導体層１１の接合界面から空乏層が延びて、半導体層１１内に空乏層が拡がる。その結果、ＳＢＤ９１のブレークダウンが抑制され、逆方向耐圧は増加する。
また、ｐ型の半導体領域４１は、ＭＯＳＦＥＴ９０が設けられた領域のベース領域１２および半導体層１１に相互に離間して、所定の深さに複数形成されている。例えば、半導体領域４１は、半導体領域４０と同じ深さになるように形成されている。半導体領域４１の底面は、半導体層１１とベース領域１２との界面よりも深い位置にある。すなわち、半導体領域４１の底面は、半導体層１１に接触している。
ｐ型の半導体領域４１がベース領域１２内に形成されていることにより、逆方向電圧が印加された場合、ベース領域１２に形成される空乏層の領域が抑制される。この理由は、ｐ型の半導体領域４１をベース領域１２内に形成することにより、ベース領域１２の不純物濃度が見かけ上、高くなるからである。
その結果、ＳＢＤ９１が設けられた領域よりも、ＭＯＳＦＥＴ９０のベース領域１２と半導体層１１とのｐｎ接合で、ブレークダウンが起こり易くなる。そして、ＭＯＳＦＥＴ９０が占める面積は、ＳＢＤ９１が占める面積よりも大きい。従って、アバランシェ降伏が発した場合のアバランシェ電流については、ＭＯＳＦＥＴ９１の領域から円滑に電極５０へ流すことができる。これにより、半導体装置１においては、許容できる降伏電流を大きくすることができ、その耐圧が向上する。
なお、半導体領域４０、４１は、例えば、ある程度の加速電圧でｐ型の不純物をｎ型の半導体層１１、またはベース領域１２中に選択的にインプラントし、熱拡散により形成する。その個数、ピッチ、深さなどは必要な逆方向耐圧に基づいて適宜設計する。半導体領域４０、４１については、製造プロセス上、同時に形成してもよい。
さらに、本実施の形態に係る半導体装置１においては、ベース領域１２を貫いて、ゲート電極２０（トレンチゲート）より深くなるように半導体領域４１が設けられている。これにより、トレンチゲートの底部近傍の半導体層１１が半導体領域４１と半導体層１１との界面から延びる空乏層によって空乏化される。トレンチゲートの底部近傍に発生した空乏層を誘電体層と近似すると、ゲート電極２０−ドレイン電極５１間の寄生の容量に、誘電体層による容量が直列状に付加される。その結果、ゲート電極２０−ドレイン電極５１間の接合容量が下がり、容量Ｃｇｄ（ゲート−ドレイン間容量）が低減する。これにより、半導体装置１においては、比較例の半導体装置１００に比べてより高速のスイッチング動作が可能になる。
また、製造プロセス上、全てのトレンチ２２（ゲート電極２０）を確実にベース領域１２を貫通させて半導体層１１にまで到達させる手段として、ベース領域１２の厚みをより薄く形成する方法がある。ただし、ベース領域１２の厚みを薄く形成するほど、矢印１２ａで示すベース領域１２の曲率がより高くなってしまう。この場合、オフ時には、矢印１２ａで示す部分に電界が集中して素子破壊が起きやすくなる。半導体装置１では、これを回避するために、ベース領域１２と半導体層１１との間に、半導体領域４０が介在している。さらに、半導体領域４０の下端をベース領域１２の下端より下に位置させている。これにより、矢印１２ａで示すベース領域１２近傍にも確実に空乏層が拡がって、半導体装置の耐圧は向上する。
図４は、半導体装置の変形例に係る要部断面模式図である。
図１、２においては、半導体領域４１の下端と電極５１の主面との間の距離がトレンチ２２の下端と電極５１の主面との間の距離よりも短い例が示されている。
半導体装置２においても、ｐ型の半導体領域４０がＳＢＤ９１が設けられた領域の半導体層１１に相互に離間して、所定の深さに複数形成されている。半導体領域４０の底面は、半導体層１１とベース領域１２との界面よりも深い位置にある。これにより、ＳＢＤ９１に逆方向電圧が印加されると、半導体領域４０と半導体層１１の接合界面から空乏層が延びて、半導体層１１中に空乏層が拡がる。その結果、ＳＢＤ９１のブレークダウンが抑制され、逆方向耐圧は増加する。
また、ｐ型の半導体領域４１は、ＭＯＳＦＥＴ９０が設けられた領域のベース領域１２および半導体層１１に相互に離間している。半導体領域４１の底面は、半導体層１１とベース領域１２との界面よりも深い位置にある。すなわち、半導体領域４１の底面は、半導体層１１に接触している。半導体領域４１は、ベース領域１２を貫いて、ゲート電極２０より浅く形成されているが、この場合においても、半導体領域４１の底面が半導体層１１に接しているので、半導体領域４１と半導体層１１との界面から延びる空乏層によってゲート電極２０近傍が空乏化される。
半導体装置２においては、半導体装置１よりも空乏層の拡がりの程度は低いが、比較例の半導体装置１００よりも空乏層の拡がりの程度は大きい。従って、半導体装置２においても、ゲート電極２０−ドレイン電極５１間の寄生の容量に、誘電体層と近似した空乏層の容量が直列状に付加される。その結果、ゲート電極２０−ドレイン電極５１間の接合容量が下がり、容量Ｃｇｄ（ゲート−ドレイン間容量）を低減させることができる。このような形態も本実施の形態に含まれる。
図５は、ＤＣ−ＤＣコンバータの要部図である。
図５には、同期整流方式のＤＣ−ＤＣコンバータ９が示されている。
ＤＣ−ＤＣコンバータ９において、半導体装置３は、ハイサイド用のＭＯＳＦＥＴであり、半導体装置１は、ローサイド用のＭＯＳＦＥＴ９０と、上述したＳＢＤ９１とを有する。半導体装置１、３は、ＤＣ−ＤＣコンバータ９のスイッチング素子である。そのほか、ＤＣ−ＤＣコンバータ９は、インダクタ４と、容量素子（コンデンサ）５と、を備える。半導体装置１、３のＭＯＳＦＥＴは、それぞれ内蔵ダイオード１ｄ、３ｄを有する。半導体装置１の内蔵ダイオード１ｄは、半導体装置１のコンタクト領域１４およびベース領域１２と、半導体層１１とのｐｎ接合ダイオードで構成される。
半導体装置１と半導体装置３とは、直列に接続されている。例えば、半導体装置１のソースは、接地電位（ＧＮＤ）に接続されて、半導体装置１のドレインは、半導体装置３のソースに接続されている。半導体装置３のドレインは、電源端子（Ｖｉｎ）に接続されている。ＳＢＤ９１は、ＭＯＳＦＥＴ９０に対して並列に接続されている。インダクタ４の一端側は、半導体装置１と半導体装置３との中間点に接続され、インダクタ４の他端側は、出力端子（Ｖｏｕｔ）に接続されている。インダクタの他端側には、容量素子５の一端側が接続されている。容量素子５の一端側は、出力端子（Ｖｏｕｔ）に接続されている。すなわち、容量素子５は、インダクタ４の他端側とグランド電位（ＧＮＤ）との間に設けられている。半導体装置１、３のそれぞれのオン・オフ動作は、ＰＷＭ（Pulse Width Modulation）コントローラ６により制御されている。
半導体装置３がオンになると、入力電圧Ｖｉｎ側から半導体装置３を通りインダクタ４および容量素子５側へ電流が流れる（図中の矢印Ａ）。そして、半導体装置３がオフになり、半導体装置１がオンになると、インダクタ４によって電流減少を起こさせないような方向に電流を流そうとするので、半導体装置１からインダクタ４および容量素子５側へ電流が流れる。このような動作を繰り返すことにより、入力電圧（Ｖｉｎ）から、所定の出力電圧Ｖｏｕｔが出力される。
このように、ＤＣ−ＤＣコンバータ９では、半導体装置１、３を交互にオン／オフ動作させる。半導体装置１、３の同時オンによる貫通電流を防ぐため、半導体装置１、３の両方をともにオフさせるデットタイムと呼ばれる期間が設定されている。そのときの電流は、矢印Ｂの電流方向に電流が流れる。ここで、ＳＢＤ９１を設けないと、矢印Ｂで示す電流は、半導体装置１の内蔵ダイオード１ｄを通じて主に流れるため、順方向電圧（ＶＦ）の降下が大きくなってしまう。内蔵ダイオード１ｄの順方向電圧（ＶＦ）より電圧値の小さいＳＢＤ９１をＭＯＳＦＥＴ９０に対して並列に接続することで、回路損失を低減している。つまり、ＳＢＤ９１の順方向電圧の降下が小さいことを利用してデッドタイム中の回路損失を低減している。また、半導体装置１では、寄生インダクタンスを低減するために、半導体装置１内に、ＳＢＤ９１を内蔵させている。ＳＢＤ９１を半導体装置１に内蔵させることにより、ＭＯＳＦＥＴ９０とＳＢＤ９１との接続配線を少なくすることができる。これにより、半導体装置１の寄生インダクタンスを低減できる。この結果、ＭＯＳＦＥＴ９０の内蔵ダイオード１ｄに流れる電流時間を制御することができ、ＰＷＭ制御されているＤＣ−ＤＣコンバータ９において、デットタイム期間の回路損失を大幅に低減できる。
さらに、半導体装置１では、ゲート電極２０−ドレイン電極５１間の接合容量（容量Ｃｇｄ）を低減させたので、ＤＣ−ＤＣコンバータのセルフターンオン現象が抑制される。 セルフターンオン現象とは、例えば、ＤＣ−ＤＣコンバータが降圧型である場合、ローサイド用のＭＯＳＦＥＴがオフで、ハイサイド用のＭＯＳＦＥＴがオンの状態に移行すると、ローサイド用のＭＯＳＦＥＴのソース−ドレーン間に急激に電圧が印加されて、この電圧の急上昇分がゲート−ドレイン間容量（Ｃｇｄ）を通じてゲート電圧を誘起する現象である。このような現象が生じると、ゲート電圧が上昇し、ローサイド用のＭＯＳＦＥＴのソース−ドレーン間に電流が流れてしまう。ＤＣ−ＤＣコンバータ９では、半導体装置１のゲート−ドレイン間容量（Ｃｇｄ）を低減させているので、セルフターンオン現象を抑制することができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、コンタクト領域１４は必要に応じて取り除いてもよい。
また、本実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型とした場合について説明したが、第１導電型をｐ型とし、第２導電型をｎ型とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１、２、３、１００ 半導体装置
１ｄ 内蔵ダイオード
４ インダクタ
５ 容量素子
６ コントローラ
９ ＤＣ−ＤＣコンバータ
１０、１１ 半導体層
１２ ベース領域
１３ 拡散領域
１４ コンタクト領域
２０ ゲート電極
２１ ゲート酸化膜
２２ トレンチ
２３ ゲート配線
３０ 層間絶縁膜
４０、４１ 半導体領域
５０、５１ 電極
９０ ＭＯＳＦＥＴ
９１ ＳＢＤ

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の第１主面側に選択的に設けられた第２導電型のベース領域と、
    前記ベース領域内に選択的に設けられた第１導電型の拡散領域と、
    前記拡散領域に接触し前記ベース領域を貫通して前記半導体層にまで到達するトレンチ内に絶縁膜を介して設けられた制御電極と、
    前記半導体層内において前記半導体層の前記第１主面側から第２主面側の方向に延伸し、前記ベース領域とは離間して設けられた、少なくとも１つの第２導電型の第１の半導体領域と、
    前記ベース領域内において、隣り合う前記トレンチ間に、前記トレンチとは離間して設けられた第２導電型の第２の半導体領域と、
    前記拡散領域、前記半導体層、前記第１の半導体領域および前記第２の半導体領域に電気的に接続された第１の主電極と、
    前記半導体層の前記第２主面側に電気的に接続された第２の主電極と、
    を備え、
    前記第２の半導体領域は、前記ベース領域を貫通して前記半導体層にまで到達していることを特徴とする半導体装置。
  2. 前記第２の半導体領域の下端と前記第２の主電極の主面との間の距離は、前記トレンチの下端と前記第２の主電極の前記主面との間の距離よりも短いことを特徴とする請求項１記載の半導体装置。
  3. 前記第１の半導体領域は、前記半導体層内に相互に離間して複数個設けられていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記ベース領域と前記半導体層との間に前記第１の半導体領域が介在することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 電源端子と、
    前記電源端子に接続された、ローサイド用の請求項１〜４のいずれか１つに記載の半導体装置と、
    前記半導体装置に対して直列に接続されたハイサイド用のスイッチング素子と、
    前記半導体装置と前記スイッチング素子との間に、一端側が接続されたインダクタと、
    前記インダクタの他端側に、一端側が接続されたコンデンサと、
    前記インダクタの前記他端側および前記コンデンサの前記一端側に接続された出力端子と、
    前記半導体装置および前記スイッチング素子を制御するコントローラと、
    を備えたことを特徴とするＤＣ−ＤＣコンバータ。
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