CN117912959B - 一种半导体器件及其制备方法和电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制备方法和电子装置，方法包括：提供衬底，所述衬底包括元胞区和终端区；在所述衬底中形成第一阱区；在所述元胞区的所述第一阱区内形成第二阱区；在所述衬底中形成多个贯穿所述第二阱区和第一阱区并且彼此间隔设置的栅沟槽结构；在所述衬底的表面形成阻挡层，以及在所述阻挡层上形成层间介质层；去除所述元胞区上的所述层间介质层和所述阻挡层；蚀刻形成贯穿所述第二阱区且底部位于所述第一阱区的接触孔；对所述元胞区进行第一离子注入。本发明的方法可以保护终端区无第一离子注入，避免在退火后形成三极管，制备得到的半导体器件的终端区可以对元胞区形成有效的保护。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法和电子装置。
背景技术
互补自对准工艺（CSP）是晶体管形成后，通过反转型晶体管来对准另一种晶体管，例如可以是先形成p型晶体管，然后在其上形成n型反转型晶体管，使得p型晶体管的侧壁和反转型晶体管的侧壁对准，从而实现互补自对准。
在CSP自对准设计中，为了弥补源区注入不足，在通过湿法刻蚀的方式形成贯穿源区且与体区连接的接触孔（Contact，简称为CT）刻蚀之后，增加离子注入（implantation，简称为IMP）过程。
但是，由于湿法刻蚀会向侧边侵蚀，去除终端区（Terminal）上部分的层间介电层（Inter-Layer Dielectric，简称为ILD），进而导致终端区的硅出现暴露，在后续对元胞区执行离子注入时，离子会在终端区进行注入，在退火后形成三极管，导致制备得到的半导体器件的终端区对元胞区（Cell，也可以称为有源区）无法形成保护。
鉴于上述技术问题的存在，本发明提供一种新的半导体器件及其制备方法和电子装置。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对目前存在的问题，本发明一方面提供一种半导体器件的制备方法，包括：
提供衬底，所述衬底包括元胞区和终端区；
在所述衬底中形成第一阱区；
在所述元胞区的所述第一阱区内形成第二阱区；
在所述衬底中形成多个贯穿所述第二阱区和第一阱区并且彼此间隔设置的栅沟槽结构；
在所述衬底的表面形成阻挡层，以及在所述阻挡层上形成层间介质层；
去除所述元胞区上的所述层间介质层和所述阻挡层；
蚀刻形成贯穿所述第二阱区且底部位于所述第一阱区的接触孔；
对所述元胞区进行第一离子注入。
示例性地，所述阻挡层包括氮化硅。
示例性地，所述第一阱区包括第一导电类型的掺杂离子，所述第二阱区包括第二导电类型的掺杂离子，所述第一离子包括第二导电类型的掺杂离子。
示例性地，所述蚀刻包括湿法蚀刻。
示例性地，所述元胞区的栅沟槽结构之间的所述第二阱区形成源区，所述元胞区的栅沟槽结构之间的所述第一阱区形成体区。
示例性地，所述衬底包括外延层，其中所述第一阱区、第二阱区和所述栅沟槽结构均形成于所述外延层中。
示例性地，所述在所述衬底中形成多个彼此间隔设置的栅沟槽结构，包括：
在所述衬底中形成多个间隔设置的栅沟槽；
氧化所述栅沟槽的侧壁，以形成氧化层；
沉积栅极材料，使得所述栅极材料填充满所述栅沟槽。
本发明再一方面提供一种半导体器件，由前述的任意一项半导体器件的制备方法所制造。
本发明再一方面还提供一种电子装置，所述电子装置包括前述的半导体器件。
本发明的半导体器件的制备方法，通过在终端区上形成阻挡层，在通过湿法刻蚀形成接触孔的过程中，终端区上的阻挡层可以对终端区进行保护，避免终端区的硅出现暴露，使得对元胞区执行第一离子注入时可以保护终端区无第一离子注入，避免在退火后形成三极管，制备得到的半导体器件的终端区可以对元胞区形成有效的保护。
而且，本申请的方法相比于相关技术中的湿法刻蚀并没有增加新的掩膜，对器件参数没有影响。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中：
图1示出了相关技术中CSP自对准设计过程对接触孔执行离子注入后制备得到的半导体器件的剖面示意图；
图2示出了本发明一个具体实施方式的半导体器件的制备方法的流程图；
图3A至图3F示出了本发明一个具体实施方式的半导体器件的制备方法依次实施所获得结构的剖面示意图；
图4示出了本发明一个具体实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细步骤和结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
相关技术中，在CSP自对准设计中，为了弥补源区注入不足，在通过湿法刻蚀的方式形成贯穿源区且与体区连接的接触孔（Contact，简称为CT）刻蚀之后，增加离子注入（implantation，简称为IMP）过程。
但是，如图1所示，半导体器件的衬底包括终端区（Terminal）和元胞区（Cell，也可以称为有源区），衬底上生长有外延层（epitaxy，简称为EPI），外延层可以是低浓度N型掺杂（N-），终端区的外延层中形成有P型阱区（PW），P型阱区中形成有间隔设置的栅沟槽结构（栅沟槽内填充有多晶硅Poly）。由于湿法刻蚀会向侧边侵蚀，去除终端区上部分的层间介电层（Inter-Layer Dielectric，简称为ILD），进而导致终端区的硅出现暴露，在后续对元胞区执行离子注入时，离子会在终端区进行注入，在退火后形成三极管，此处N+（高浓度N型掺杂）无法与元胞区连接，导致制备得到的半导体器件的终端区对元胞区无法形成保护。
因此，鉴于前述技术问题的存在，本发明提出一种半导体器件的制备方法，如图2所示，包括：
步骤S1，提供衬底，所述衬底包括元胞区和终端区；
步骤S2，在所述衬底中形成第一阱区；
步骤S3，在所述元胞区的所述第一阱区内形成第二阱区；
步骤S4，在所述衬底中形成多个贯穿所述第二阱区和第一阱区并且彼此间隔设置的栅沟槽结构；
步骤S5，在所述衬底的表面形成阻挡层，以及在所述阻挡层上形成层间介质层；
步骤S6，去除所述元胞区上的所述层间介质层和所述阻挡层；
步骤S7，蚀刻形成贯穿所述第二阱区且底部位于所述第一阱区的接触孔；
步骤S8，对所述元胞区进行第一离子注入。
本发明的半导体器件的制备方法，通过在终端区上形成阻挡层，在通过湿法刻蚀形成接触孔的过程中，终端区上的阻挡层可以对终端区进行保护，避免终端区的硅出现暴露，使得对元胞区执行第一离子注入时可以保护终端区无第一离子注入，避免在退火后形成三极管，制备得到的半导体器件的终端区可以对元胞区形成有效的保护。
而且，本申请的方法相比于相关技术中的湿法刻蚀并没有增加新的掩膜，对器件参数没有影响。
实施例（一）
下面，参考图3A至图3F对本发明的半导体器件的制备方法做详细描述，其中，图3A至图3F示出了本发明一个具体实施方式的制备方法依次实施所获得的半导体器件的剖面示意图。
示例性地，本发明的半导体器件的制备方法包括以下步骤：
首先，执行步骤一，提供衬底，衬底包括元胞区101和终端区102。
衬底可以为任意合适的半导体衬底，例如体硅衬底，其还可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI），或者还可以为双面抛光硅片（Double Side Polished Wafers ，DSP），也可为氧化铝等的陶瓷衬底、石英或玻璃衬底等。
在衬底上，可以通过外延生长工艺例如气相外延、液相外延和分子束外延等形成外延层111。外延层111的材质与衬底的材质可以相同，也可以不同。示例性地，外延层111的选材为多晶硅等任意合适的材料。
可选地，衬底具有相对高的掺杂浓度，而外延层111具有相对低的掺杂浓度；换言之，衬底的掺杂浓度高于外延层111。外延层111可以作为器件的漂移区。
进一步地，本实施例中将衬底划分为元胞区101和终端区102，其中，元胞区101也可以称为有源区，主要作为芯片的通流区域，终端区102环绕整体元胞区101布置，且作为耐压结构。
接着，执行步骤二，如图3A所示，在衬底中形成第一阱区112。
具体来说，可以对衬底执行离子注入，从而在衬底中形成第一阱区112，所形成的第一阱区112可以包括第一导电类型的掺杂离子。
示例性地，第一导电类型可以是P型，相应地，第一阱区112可以是P型阱区，第一导电类型的掺杂离子可以是P型离子。
另外，在衬底包括外延层111时，第一阱区112可以形成于外延层111中。
接着，执行步骤三，如图3B所示，在元胞区101的第一阱区112内形成第二阱区113。
具体来说，可以利用相关的掩膜遮挡终端区102，然后对元胞区101执行离子注入，以在元胞区101的第一阱区112内形成第二阱区113，所形成的第二阱区113可以包括第二导电类型的掺杂离子。
示例性地，第二导电类型可以是N型，相应地，第二阱区113可以是N型阱区，第二导电类型的掺杂离子可以是N型离子。
另外，在衬底包括外延层111时，第二阱区113可以形成于外延层111中。
接着，执行步骤四，如图3C所示，在衬底中形成多个贯穿第二阱区113和第一阱区112并且彼此间隔设置的栅沟槽结构。
本实施例中，在衬底中形成多个彼此间隔设置的栅沟槽结构可以包括如下的步骤S401~步骤S403：
步骤S401，在衬底中形成多个间隔设置的栅沟槽。
在实际制备中，该步骤可以通过光刻工艺实现。具体地，可以在衬底上形成光刻胶掩膜层，通过曝光、显影等工序，对光刻胶掩膜层进行图案化，形成用于定义待形成多个间隔设置的栅沟槽的图案化掩膜层；然后，以图案化掩膜层对衬底进行刻蚀，以形成多个间隔设置的栅沟槽。其中，栅沟槽的底部约呈圆弧状。
步骤S4202，氧化栅沟槽的侧壁，以形成氧化层115。
具体来说，可以通过热氧化工艺进行氧化，使得至少栅沟槽的侧壁被氧化形成氧化层115。氧化层115的材质可以是通过氧化形成的二氧化硅，可以与后续形成的层间介质层119的材质相同。
步骤S403，沉积栅极材料，使得栅极材料填充满栅沟槽。
其中，栅极材料可以采取为源多晶硅等，对此不进行限定。栅极材料可以通过包括但不限于物理气相沉积方法、化学气相沉积方法或磁控溅射的沉积方法实现沉积。对于衬底表面上沉积的多余的栅极材料，可以通过刻蚀或者化学机械研磨等方式实现去除，以在栅沟槽中形成控制栅极114。
另外，在衬底包括外延层111时，栅沟槽结构可以形成于外延层111中。
此外，在形成栅沟槽结构后，对于元胞区101的栅沟槽结构之间的第二阱区113，可以形成源区117，对于元胞区的栅沟槽结构之间的第一阱区112，可以形成体区116。
接着，执行步骤五，如图3D所示，在衬底的表面形成阻挡层118，以及在阻挡层118上形成层间介质层119。
在一些实施例中，阻挡层118可以包括氮化硅。本实施例中，可以先在衬底的表面沉积氮化硅，以形成阻挡层118，然后在阻挡层118上沉积介质层材料，以在挡层上形成层间介质层119。
其中，阻挡层118和层间介质层119可以采取化学气相沉积方法、物理气相沉积方法等本领域技术人员熟知的任何现有技术沉积得到。介质层材料可以为氧化物（例如二氧化硅等）等，对此不进行限定。
接着，执行步骤六，如图3E所示，去除元胞区101上的层间介质层119和阻挡层118。
具体来说，在阻挡层118包括氮化硅时，可以先去除元胞区101中阻挡层118上的层间介质层119，然后再去除元胞区101上的阻挡层118。
其中，元胞区101上的层间介质层119和阻挡层118可以通过干法刻蚀等方式实现去除，对此不进行限定。
接着，执行步骤七，如图3F所示，蚀刻形成贯穿第二阱区113且底部位于第一阱区112的接触孔120。
具体来说，形成接触孔120的步骤可以通过湿法刻蚀工艺实现。具体地，可以在元胞区101上形成光刻胶掩膜层，通过曝光、显影等工序，对光刻胶掩膜层进行图案化，形成用于定义待形成接触孔120的图案化掩膜层；然后，以图案化掩膜层对第二阱区113进行湿法刻蚀，以形成贯穿第二阱区113且底部位于第一阱区112的接触孔120。
另外，在元胞区101的栅沟槽结构之间的第二阱区113形成源区117，元胞区的栅沟槽结构之间的第一阱区112形成体区116时，蚀刻形成的接触孔101贯穿源区117且底部位于体区116中。
接着，执行步骤八，如图3F所示，对元胞区101进行第一离子注入。
具体来说，对元胞区101执行第一离子注入，以弥补源区117注入不足。其中，第一离子的导电类型可以与源区117的导电类型一致，例如第一离子可以是N型离子。
需要说明的是，由于步骤六中仅去除了元胞区101上的阻挡层118，并未去除终端区102上的阻挡层118，因此，本实施例中在通过湿法刻蚀形成接触孔120的过程中，终端区102上的阻挡层118可以对终端区102进行保护，避免终端区102的硅出现暴露，使得对接触孔120执行第一离子注入时可以保护终端区102无第一离子注入，避免在退火后形成三极管，制备得到的半导体器件的终端区102可以对元胞区101形成有效地保护。
而且，本申请的方法相比于相关技术中的湿法刻蚀并没有增加新的掩膜，对器件参数没有影响。
具体来说，在阻挡层118具体包括氮化硅时，如图3D所示，在通过湿法刻蚀形成接触孔120的过程中，虽然湿法刻蚀可以发生侧边侵蚀去除掉终端区102上部分的层间介质层119，但是终端区102上的氮化硅不受湿法刻蚀的影响，可以对终端区102进行保护，避免终端区102的硅出现暴露，使得对接触孔120执行第一离子注入时可以保护终端区102无第一离子注入，避免在退火后形成三极管，制备得到的半导体器件的终端区102可以对元胞区101形成有效地保护。
此外，在步骤五之后，还有金属层等其他半导体结构层的制造步骤，这些步骤都属于半导体器件制造领域常规的制程，这里不再赘述。
值得一提的是，上述步骤的顺序仅作为示例，在不冲突的前提下，上述步骤的顺序还可以进行调换或者交替进行等。
至此完成了对本发明的半导体器件的关键制备方法的介绍，对于完整的器件的制作还需其他前序步骤、中间步骤或者后续步骤，在此不做赘述。
综上，本发明的半导体器件的制备方法，通过在终端区102上形成阻挡层118，在通过湿法刻蚀形成接触孔120的过程中，终端区102上的阻挡层118可以对终端区102进行保护，避免终端区102的硅出现暴露，使得对元胞区101执行第一离子注入时可以保护终端区102无第一离子注入，避免在退火后形成三极管，制备得到的半导体器件的终端区102可以对元胞区101形成有效的保护。
而且，本申请的方法相比于相关技术中的湿法刻蚀并没有增加新的掩膜，对器件参数没有影响。
实施例（二）
本发明还提供一种半导体器件，该半导体器件可以由前述实施例一中的方法制备获得。
下面，参考图3F对本发明的半导体器件做详细介绍和说明，值得一提的是，为了避免重复，对于与前述实施例一中相同的部件和结构仅做简单说明，其具体的解释和说明可参考实施例一中的描述。
具体地，如图3F所示，本发明的半导体器件包括衬底，衬底包括元胞区101和终端区102，其中，在衬底中形成有第一阱区112，在元胞区101的第一阱区112内形成有第二阱区113，且在衬底中形成多个贯穿第二阱区113和第一阱区112并且彼此间隔设置的栅沟槽结构，在终端区102的表面形成有阻挡层118，以及在阻挡层118上形成有层间介质层119，以及形成有贯穿第二阱区113且底部位于第一阱区112的接触孔120，并对元胞区101执行有第一离子注入。
在一个示例中，阻挡层118包括氮化硅。
在一个示例中，第一阱区112包括第一导电类型的掺杂离子，第二阱区113包括第二导电类型的掺杂离子，第一离子包括第二导电类型的掺杂离子。
在一个示例中，元胞区101的栅沟槽结构之间的第二阱区113形成源区117，元胞区101的栅沟槽结构之间的第一阱区112形成体区116。
在一个示例中，衬底包括外延层111，其中第一阱区112、第二阱区113和栅沟槽结构均形成于外延层111中。
根据本发明的半导体器件，采取实施例一中的方法制备获得，通过在终端区102上形成阻挡层118，在通过湿法刻蚀形成接触孔120的过程中，终端区102上的阻挡层118可以对终端区102进行保护，避免终端区102的硅出现暴露，使得对元胞区101执行第一离子注入时可以保护终端区102无第一离子注入，避免在退火后形成三极管，制备得到的半导体器件的终端区102可以对元胞区101形成有效的保护。
而且，本申请相比于相关技术中的湿法刻蚀并没有增加新的掩膜，对器件参数没有影响。
实施例（三）
本发明另一实施例中还提供了一种电子装置，包括前述的半导体器件，所述半导体器件根据前述的方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图4示出移动电话手机的示例。移动电话手机400 被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406 等。
其中，所述移动电话手机包括实施例二中所述的半导体器件，有关半导体器件的介绍可以参考实施例二中的描述，此处不再赘述。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底包括元胞区和终端区；
在所述衬底中形成第一阱区；
在所述元胞区的所述第一阱区内形成第二阱区；
在所述衬底中形成多个贯穿所述第二阱区和第一阱区并且彼此间隔设置的栅沟槽结构；
在所述衬底的表面形成阻挡层，以及在所述阻挡层上形成层间介质层；
去除所述元胞区上的所述层间介质层和所述阻挡层；
蚀刻形成贯穿所述第二阱区且底部位于所述第一阱区的接触孔；
对所述元胞区进行第一离子注入；
其中，所述元胞区的栅沟槽结构之间的所述第二阱区形成源区；
所述第一离子的导电类型与所述源区的导电类型一致。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述阻挡层包括氮化硅。
3.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一阱区包括第一导电类型的掺杂离子，所述第二阱区包括第二导电类型的掺杂离子，所述第一离子包括第二导电类型的掺杂离子。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，所述蚀刻包括湿法蚀刻。
5.如权利要求1所述的半导体器件的制备方法，其特征在于，所述元胞区的栅沟槽结构之间的所述第一阱区形成体区。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，所述衬底包括外延层，其中所述第一阱区、第二阱区和所述栅沟槽结构均形成于所述外延层中。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，所述在所述衬底中形成多个彼此间隔设置的栅沟槽结构，包括：
在所述衬底中形成多个间隔设置的栅沟槽；
氧化所述栅沟槽的侧壁，以形成氧化层；
沉积栅极材料，使得所述栅极材料填充满所述栅沟槽。
8.一种半导体器件，其特征在于，由权利要求1~7中任意一项所述的半导体器件的制备方法所制备。
9.一种电子装置，其特征在于，所述电子装置包括如权利要求8所述的半导体器件。
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