KR20070063585A - 콘택트 포스트와 절연 트렌치의 형성 방법, ｓｏｉ 기판을포함하는 집적 회로 및 그 제조 방법 - Google Patents

콘택트 포스트와 절연 트렌치의 형성 방법, ｓｏｉ 기판을포함하는 집적 회로 및 그 제조 방법 Download PDF

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Abstract

본 발명은 SOI(semiconductor-on-insulator) 기판(20) 내의 콘택트 포스트(36) 및 주변의 절연 트렌치(28)의 형성 방법을 제공한다. 이 방법은 기판(20)의 활성층(6)으로부터 절연층(4)까지 콘택트 홀(26) 및 주변의 절연 트렌치(28)를 에칭하는 단계와, 트렌치(28)를 마스킹하고 콘택트 홀(26)을 베이스 기판 층(2)까지 더 에칭하는 단계와, 도핑되지 않은 본래의 폴리실리콘(34)으로 트렌치(28) 및 콘택트 홀(26)을 충진한 후 콘택트 홀(26)을 충진한 폴리실리콘 재료에 대해 도핑 프로세스를 수행하여 원위치에 강하게 도핑된 콘택트 포스트(36)를 형성하고, 절연 트렌치(28)를 충진한 재료는 비도전성으로 유지되도록 하는 단계를 포함한다. 이 방법은 절연 트렌치와 콘택트 포스트가 실질적으로 동시에 형성되어 디바이스 제조 프로세스와의 부적절한 간섭을 방지한다.

Description

콘택트 포스트와 절연 트렌치의 형성 방법, ＳＯＩ 기판을 포함하는 집적 회로 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING A FRONTSIDE CONTACT AND VERTICAL TRENCH ISOLATION AND METHOD OF FABRICATING SAME}
본 발명은 전반적으로 전면(frontside) 콘택트와 수직의 트렌치 절연을 갖는 반도체 디바이스에 관한 것으로, 보다 구체적으로는 SOI(semiconductor-on-insulator) 기판의 활성 반도체 디바이스 영역에 대해 콘택트 포스트 및 각 트렌치 절연을 형성하는 방법에 관한 것이다.
활성 반도체 디바이스를 하단의 반도체 기판("수직 방향" 절연) 및 이웃하는 활성 디바이스("수평 방향" 절연) 모두로부터 전기적으로 완전히 절연시키는 것은, 특히 고전압 플리케이션에서 종종 필요로 하는 것이다.
활성 디바이스의 수직 방향 절연은 일반적으로 SOI(semiconductor-on-insulator)를 사용함으로써 획득되며, 도 1을 참조하면, 이것은 (일반적으로 실리콘인) 베이스 반도체 기판(2)과 그 상부 표면 상에 형성된 내장된 절연층(4) (일반적으로 실리콘 이산화물) 및 내장된 절연층(4) 상에 형성되고 본딩된 (일반적으로 실리콘인) 활성 반도체 층(6)을 포함한다. 활성 디바이스(트랜지스터)는 절연층(4)의 상단 위의 활성 반도체 층(6) 내에서 제조된다.
다양한 애플리케이션에서, 베이스 반도체 기판(2)을 접지시키거나 바이어스하는 것이 요구되며, 이를 위해 기판(2)으로의 접촉이 필요하다. 이에 관하여 전면 콘택트 및 후면(backside) 콘택트의 두 가지 일반적인 해결법이 제안되며, 두 가지 모두 당업계에서 전반적으로 알려진 구성이다.
활성 디바이스가 프로세싱된 후 콘택트가 웨이퍼의 후면(활성 층(6)에 대향하는 면)으로부터 기판(2)에 제공되는 후면 콘택트는, 특정 프로세싱 장비 및 추가의 프로세싱 단계를 필요로 하여 디바이스 제조 비용을 현저하게 증가시킨다. 또한, 이미 완전히 프로세싱된 디바이스의 손상 위험이 무시할 정도가 아니다. 이러한 단점은 전면 콘택트에 의해 최소화될 수 있다.
이와 달리, 콘택트가 활성층(6)과 내장된 절연층(4)을 통해 웨이퍼의 전면 또는 상부 표면으로부터 베이스 기판(2)으로 제공되는 전면 콘택트는 상기의 단점의 영향을 받지 않는다.
도 2를 참조하면, 구조체의 전면으로부터 활성층(6)과 내장된 절연층(4)을 통해 베이스 기판(2)까지 연장하는 콘택트 홀을 포함하는 전면 콘택트 포스트(8)가 형성된 SOI 기판이 개략적으로 도시되었으며, 이 콘택트 홀은 강한 도전성의 반도체 재료로 충진되어 낮은 저항성(즉, 높은 도전성)을 갖는 콘택트 포스트를 형성한다.
이웃하는 활성 디바이스로부터의 활성 디바이스를 수평 방향 절연시키는 것 은, 도 3에 개략적으로 도시된 바와 같이, 종종 활성 반도체 층(6)을 통해 주변의 트렌치를 에칭하고 이 트렌치(10)의 측벽을 유전체 층(12)으로 커버함으로써 획득되어 (활성 디바이스가 형성될) 구조체의 활성 부분(14)을 이웃하는 활성 부분으로부터 절연시킨다. 절연 또는 도전성 반도체 재료의 층은 트렌치(10)의 남은 부분을 충진하도록 형성될 수 있고, 그 다음 트렌치 표면을 다시 평탄화하도록 에칭된다.
활성 디바이스 내에 인가된 전압에 의해 발생하여 수평 방향의 유전체 절연을 통해 퍼텐셜 변동을 야기하고, 그에 따라 이웃하는 디바이스의 실행을 방해하는 "크로스토크(crosstalk)"를 최소화하기 위해 트렌치(10)의 남은 부분을 충진하는 몇몇 방법이 알려져 있다. 일본 특허출원 제 06,151,576호에서 개시된 일 방법은, 예를 들어 도핑된 폴리실리콘과 같은 강한 도전성 층으로 트렌치(10)의 남은 부분을 충진하고 전면 또는 후면 전극을 통해 이러한 도전성 층에 고정된 퍼텐셜을 인가함으로써 이러한 방법을 해결한다.
본 발명은 향상된 장치를 고안하였으며, 본 발명의 목적은 콘택트 포스트와 주변의 절연 트렌치를 제조하는 방법을 제공하여 제조 시간 또는 비용을 뚜렷하게 증가시키지 않고 두 가지 디바이스 특성이 제공되도록 하는 것이다.
본 발명에 따르면, SOI 기판의 활성 반도체 영역에 대한 콘택트 포스트 및 각 절연 트렌치 형성 방법이 제공되며, 기판은 베이스 반도체 기판, 베이스 반도체 기판 층 상의 절연 재료 층 및 절연 재료 층 위에 제공되고 활성 반도체 디바이스가 형성될 수 있는 활성 반도체 층을 포함하고, 본 방법은 활성 반도체 층의 표면으로부터 베이스 반도체 기판 층까지 연장하는 콘택트 홀과 활성 반도체 층의 표면으로부터 절연 재료 층까지 연장하는 주변의 트렌치를 형성하는 단계와, 트렌치의 측벽에 유전체 층을 제공하는 단계와, 콘택트 홀 및 주변의 트렌치를 유전체 또는 실질적으로 비도전성인 반도체 재료로 충진하고 콘택트 홀을 실질적으로 강한 도전성인 반도체로 충진하여 도전성 콘택트 포스트를 형성하는 단계를 포함한다.
따라서, (전술된 종래 기술과 상반되게) 수평 방향 절연을 획득하기 위해 특정한 퍼텐셜을 절연 트렌치에 인가하는 것이 요구되지 않으며, 수직 방향 절연은 강한 도전성의 포스트(및 표준 디바이스 제조 프로세스의 소자인 다른 구성 요소)를 통해 베이스 기판을 전면 전극에 접속시킴으로써 동시에 획득될 수 있다. 또한, 전술된 종래 기술의 방법에 상반되게, 크로스토크(crosstalk)의 문제는, 유전체(예를 들어, 실리콘 이산화물) 또는 추가의 고온 디바이스 제조 프로세싱 동안 예를 들어 결정 결함과 같은 스트레스 관련 문제를 방지하는 추가의 장점을 갖는 예로서 본래의 실리콘과 같은 실질적으로 비도전성의 반도체 재료로 트렌치를 충진함으로써 해결된다.
본 발명은 강한 도전성의 콘택트 포스트 및 각 주변의 비도전성 절연 트랜치가 실질적으로 동시에 구성될 수 있기 때문에 본 발명의 전술된 목적을 획득하며, 제안된 방법은 아래와 같은 뚜렷한 장점을 갖는다:
- 콘택트 형성 방법은 초미세 디바이스 제조 프로세스의 기본 원칙에 따른다;
- 콘택트 형성 프로세스는 (바람직하게) 디바이스 제조 프로세스 내에서 활성 구성 요소의 형성이 시작하기 이전에 완료되고, 그 후에 웨이퍼는 표준 디바이스 프로세싱을 겪을 수 있다;
- 본래의 활성 반도체(실리콘)를 통한 콘택트의 형성에 의해, 추가적인 위상 또는 평탄화 문제가 발생하지 않는다.
바람직한 제 1 실시예에서, 콘택트 홀 및 주변의 트렌치를 형성하는 단계는 활성 반도체 층의 표면으로부터 절연 재료 층까지 연장하는 홀 및 주변의 트렌치를 실질적으로 동시에 에칭하고, 트렌치를 마스킹한 후, 홀을 기판 층까지 더 에칭하여 콘택트 홀을 형성하는 하위-단계를 포함한다. 따라서, 주변의 트렌치 및 콘택트 홀의 주요 부분은 단일의 단계에서 형성될 수 있다.
바람직하게 유전체 층은 트렌치 및 홀의 측벽 상에 실질적으로 동시에 증착되고, 마스킹 단계에 이어서 홀을 기판 층까지 에칭함으로써 홀의 측벽으로부터 유전체 층을 제거한다(그에 따라 유전체 층을 형성하는 동안 콘택트 홀을 마스킹할 필요가 없다).
예시적인 제 1 실시예에서, 콘택트 홀 및 주변의 트렌치를 형성하는 단계는 활성 반도체 층의 표면으로부터 절연 재료 층까지 연장하는 홀 및 주변의 트렌치를 실질적으로 동시에 에칭하고, 트렌치를 마스킹한 후, 홀을 기판 층까지 더 에칭하여 콘택트 홀을 형성하는 하위-단계를 포함한다. 따라서, 주변의 트렌치 및 콘택트 홀의 주요 부분은 단일의 단계에서 형성될 수 있다.
바람직하게 유전체 층은 트렌치 및 홀의 측벽 상에 실질적으로 동시에 증착되고, 마스킹 단계에 이어서 홀을 기판 층까지 에칭함으로써 홀의 측벽으로부터 유전체 층을 제거한다(그에 따라 유전체 층을 형성하는 동안 콘택트 홀을 마스킹할 필요가 없다).
다음으로, 실질적으로 비도전성인 재료가 증착된 후, 강한 도전성의 재료가 증착된다. 절연 트렌치 및 콘택트 홀 각각의 적절한 폭을 선택함으로써, 후에 설명되는 바와 같이, 절연 트렌치는 실질적으로 비도전성인 재료로 완전히 충진되고 콘택트 홀만이 강한 도전성의 재료로 충진된다(도 4d 참조). 강한 도전성 재료, 실질적으로 비도전성인 재료 및 유전체 재료를 활성 실리콘(6)의 표면으로부터 제거한 후, 원하는 두 가지 반도체 디바이스 특성이 완성되며, 이는 유전체 및 실질적으로 비도전성인 재료만을 포함하는 수평 방향의 절연을 위한 절연 트렌치 및 고정된 포텐셜이 수직 방향의 절연을 위한 전면 전극을 통해 베이스 기판(2)까지 인가될 수 있도록 하는 콘택트 포스트이다.
예시적인 제 2 실시예에서, 절연 트렌치의 측벽은 유전체 재료로 커버될 뿐 아니라, 유전체 재료로 완전히 충진된다. 이러한 경우, 절연 트렌치 내의 유전체 재료는 마스킹 단계를 수행하지 않고도 기판 층까지 홀을 에칭하는 동안 보호된다. 따라서, 이러한 추가적인 마스킹 단계가 방지될 수 있다.
예시적인 제 3 실시예에서, 강한 도전성 층의 증착이 제거되고, 절연 트렌치 및 콘택트 홀 모두 실질적으로 비도전성인 재료만으로 충진된다. 이러한 경우, 콘택트 포스트는 예를 들어 도핑 소스로서 활성 반도체 층(6)의 도펀트 또는 콘택트 홀 내에 충진된 강하게 도핑된 반도체 재료를 사용하는 확산 프로세스에 의해 도전성이 된다. 대다수의 경우에, 이러한 확산 프로세스는 연속적인 표준 반도체 디바이스 프로세싱의 일부분이다.
예를 들어, 모든 실시예의 상기 유전체 층은 실리콘 이산화물을 포함할 수 있고, 상기 실질적으로 비도전성인 층은 본래의 실리콘을 포함할 수 있으며 상기 강한 도전성 층은 도핑된 실리콘을 포함할 수 있다. 이러한 예들은 단순히 현재의 바람직한 제조 프로세스를 반영한 것으로, 그외의 적합한 재료들이 고려될 수 있으며, 본 발명이 이를 제한하는 것은 아니다.
또한 본 발명에 따르면, SOI 기판을 포함하는 집적 회로 다이가 제공되고, 상기 기판은 베이스 반도체 기판 층, 베이스 반도체 기판 층 상의 절연 재료 층 및 절연 재료 층 위에 제공되고 활성 반도체 디바이스가 형성될 수 있는 활성 반도체 층을 포함하고, 집적 회로 다이는 앞서 정의된 방법에 따른 콘택트 포스트 및 각 절연 트렌치를 포함한다.
또한 본 발명은 활성 반도체 디바이스를 포함하는 집적 회로의 제조 방법을 제공하며, 이 방법은 앞서 정의된 방법에 따른 각 콘택트 포스트 및 절연 트렌치를 형성하는 것을 포함한다.
또한 본 발명은 전술된 방법에 따라 제조된 집적 회로를 더 제공한다.
본 발명의 이러한 측면들과 그외의 측면들은 본 명세서에서 기술된 실시예를 참조하여 보다 명백하고 명확해질 것이다.
도 1은 SOI(semiconductor-on-insulator) 기판의 개략적인 단면도,
도 2는 기판의 활성층의 표면으로부터 자신의 베이스 기판 층까지 연장하는 콘택트 포스트를 포함하는 도 1의 SOI 기판의 개략적인 단면도,
도 3은 기판의 활성층의 표면으로부터 자신의 베이스 기판까지 연장하는 콘택트 포스트를 포함하고 활성층의 표면으로부터 자신의 절연층까지 연장하는 절연 트렌치를 둘러싸는 도 1의 SOI 기판의 개략적인 단면도,
도 4 및 도 4a 내지 4f는 본 발명의 예시적인 실시예에 따른 방법의 다양한 프로세싱 단계를 개략적으로 도시한 도면,
도 5는 본 발명의 예시적인 실시예에 따른 디바이스 제조 방법의 주요 단계를 도시한 개략적인 순서도.
본 발명의 실시예는 첨부된 도면을 참조로 하여 단지 예시의 방법으로 기술될 것이다.
도 4, 도 4a 내지 4f 및 도 5를 참조하여, 본 발명의 예시적인 실시예에 따른 디바이스 제조 방법이 상세하게 기술될 것이다.
단계(100)
도면들 중 도 4에 도시된 SOI(silicon-on-insulation) 기판(20)을 참조하면, 베이스 기판 층(2)은 실리콘을 포함하고, 절연층(4)은 실리콘 이산화물(SiO2)을 포함하며 활성 반도체 층(6)은 실리콘을 포함한다. 제 1 단계에서, 실리콘 이산화물(SiO2)인 층(22)을 포함하는 제 1 산화층은 당업자에게 잘 알려져 있는 산화 프로세스를 통해 기판(20)의 활성층(6)의 노출된 표면 상에서 성장한다. 필드 산화층은 기판(20)의 활성층(6)을 보호하고 도핑 배리어를 생성하는 데에 사용하기 위한 것이다. 또한 이어서 질화(nitradation) 단계가 수행되어 필드 산화층(22) 상에 질화물(Si3N4) 층(24)을 생성할 수 있다. 필드 산화층(22)과 질화물 층(24)을 생성하는 단계는 반도체 디바이스 제조 분야의 당업자에게 명백한 바와 같이, 활성 영역을 정의하도록 표준 필름을 사용하는 표준 PAD 산화물/질화물 증착 단계를 포함할 수 있다.
단계(102)
다음으로, 도 4a에 도시된 바와 같이, 홀(26) 및 주변의 트렌치(28)가 활성 실리콘 층(6)을 통과해 에칭되고, 도 4b에 도시된 바와 같이, 실리콘 이산화물인 유전체 층(30)이 남겨진 질화물 층(24)의 상부 위와 홀(26) 및 주변의 트렌치(28)의 측면에 증착된다(단계(104)).
단계(106)
다음으로, 도 4c에 도시된 바와 같이, CHR(RTM) 점착성 테이프와 같은 마스킹 층(31)이 기판의 활성 디바이스 영역의 위와 절연 트렌치(28) 내부에 제공되고, 이어서 에칭 프로세스가 수행되어 콘택트 홀(26)이 절연층(4)을 통과해 베이스 기 판 층(2)까지 연장한다. 이러한 에칭 프로세스는 당업자에게 잘 알려진 대로 도 4c에 도시된 바와 같이 유전체 층이 콘택트 홀(26)의 측벽으로부터 제거되도록 선택된 조건 하에서 수행된다.
단계(108)
도 4d에 도시된 바와 같이, 에칭 단계(106)에 이어서, 마스크(30)가 제거되고 도핑되지 않은 (본래의) 폴리실리콘(34)이 웨이퍼 상에 증착되어 트렌치(28)와 콘택트 홀(26)의 일부를 충진하며, 이어서 본래의 위치의 도핑된 폴리실리콘(35)이 웨이퍼 상에 증착되어 콘택트 홀(26)을 완전히 충진한다.
단계(110)
도 4e에 도시된 바와 같이, 유전체 층뿐 아니라 도핑된 폴리실리콘 층과 도핑되지 않은 폴리실리콘 층이 질화물 층(24)의 상부로부터 제거되어 트렌치 및 콘택트 홀 표면을 평탄화한다. 이것은 편평한(평탄화된) 표면이 생성될 때까지 웨이퍼 표면의 고르지않은 위상으로부터 재료를 제거하는 CMP(화학적 기계적 폴리싱)에 의해 획득될 수 있다. 이것은 보다 높은 정확도를 획득하고 필름층이 최소의 높이 변화를 가지고 형성되는 것을 가능케 하는 연속적인 포토리소그래피를 허용한다.
단계(112)
이 프로세스에 이어서, 도 4f에 도시된 바와 같이, 일반적으로 고온 어닐링 프로세스뿐 아니라 예를 들어 실리콘 내의 도펀트의 확산이 발생하는 LOCOS(local oxidation of silicon) 프로세스에 의해 활성 영역을 정의하는 것을 포함하는 표준 디바이스 프로세싱(단계(114))이 재개된다.
단계(114)
전면 전극의 구성은 예를 들어 실리콘 디바이스의 도면 외부에 접속될 수 있는 금속 플러그를 통해 콘택트 포스트(8) 옆의 활성 실리콘(6)의 표면에 접촉함으로써 표준 디바이스 프로세싱을 사용하여 완성될 수 있다.
전술된 실시예는 본 발명을 제한하는 것이 아닌 설명을 위한 것이며, 당업자는 첨부된 특허청구범위에 의해 정의된 바와 같은 본 발명의 범주로부터 벗어나지 않는 한 다양한 다른 실시예를 설계하는 것이 가능함을 인지해야 한다. 특허청구범위에서, 괄호 안에 위치한 임의의 참조 번호는 특허청구범위를 제한하는 것으로 해석되어서는 안된다. "포함하는" 및 "포함한다"라는 용어 및 그와 유사한 용어는 임의의 특허청구범위 또는 명세서 전체에 언급된 소자 또는 단계 외의 소자 또는 단계의 존재를 제외하는 것은 아니다. 단수의 소자를 참조하는 것이 복수의 동일한 소자를 참조하는 것을 제외하는 것은 아니며 그 역도 마찬가지이다. 본 발명은 몇몇 별개의 소자를 포함하는 하드웨어에 의해 구현될 수 있으며, 적절하게 프로그램된 컴퓨터에 의해 구현될 수 있다. 몇몇 수단을 열거한 디바이스에 관한 특허청구범위에서, 이러한 여러 수단은 하나의 수단 및 하드웨어의 동일한 아이템에 의해 구현될 수도 있다. 이러한 측정이 서로 다른 종속항에 존재한다는 단순한 사실은 이러한 측정의 조합이 사용될 수 없음을 나타내는 것은 아니다.

Claims (9)

  1. SOI(semiconductor-on-insulator) 기판(20)의 활성 반도체 디바이스 영역(32)에 대한 콘택트 포스트(36) 및 각 절연 트렌치(28)의 형성 방법에 있어서,
    상기 기판(20)은 베이스 반도체 기판 층(2), 상기 베이스 반도체 기판 층(2) 상의 절연 재료 층(4) 및 상기 절연 재료 층(4) 위에 제공되어 그 내부에 상기 활성 반도체 디바이스가 형성될 수 있는 활성 반도체 층(6)을 포함하고,
    상기 방법은,
    상기 활성 반도체 층(6)의 표면으로부터 상기 베이스 반도체 기판 층(2)까지 연장하는 콘택트 홀(26) 및 상기 활성 반도체 층(6)의 표면으로부터 상기 절연 재료 층(4)까지 연장하는 주변의 트렌치(28)를 형성하는 단계와,
    상기 트렌치(28)의 측벽에 유전체 층(30)을 제공하는 단계와,
    상기 콘택트 홀(26) 및 상기 주변의 트렌치(28)를 유전체 또는 실질적으로 비도전성인 반도체 재료(34)로 충진하는 단계와,
    상기 콘택트 홀(26)을 실질적으로 강한 도전성인 반도체로 충진하여 도전성 콘택트 포스트(36)를 형성하는 단계를 포함하는
    콘택트 포스트(36) 및 절연 트렌치(28)의 형성 방법.
  2. 제 1 항에 있어서,
    상기 콘택트 홀(26)과 상기 주변의 트렌치(28)는 먼저 실질적으로 비도전성인 반도체 재료로 충진되고, 그 다음 상기 콘택트 홀(26)을 충진하는 상기 반도체 재료에 대해서만 확산 프로세스가 수행되어 상기 반도체 재료 내로 도펀트가 주입됨으로써 도전성의 콘택트 포스트(36)를 형성하는
    콘택트 포스트(36) 및 절연 트렌치(28)의 형성 방법.
  3. 제 2 항에 있어서,
    상기 확산 프로세스에서의 도펀트 소스는 상기 활성 반도체 층(6)의 도펀트 또는 상기 콘택트 홀(26) 내에 충진된 강하게 도핑된 반도체 재료(a highly doped semiconductor material)(35)를 포함하는
    콘택트 포스트(36) 및 절연 트렌치(28)의 형성 방법.
  4. 제 1 항에 있어서,
    상기 콘택트 홀(26) 및 주변의 트렌치(28)를 형성하는 단계는, 상기 활성 반도체 층(6)의 표면으로부터 상기 절연 재료 층(4)까지 연장하는 홀(26) 및 주변의 트렌치(28)를 에칭하고, 상기 절연 트렌치(28)를 유전체 재료(30)로 충진한 후, 상기 홀(26)을 상기 기판 층(2)까지 더 에칭하여 상기 콘택트 홀(26)을 형성하는 하위-단계를 포함하는
    콘택트 포스트(36) 및 절연 트렌치(28)의 형성 방법.
  5. 제 1 항에 있어서,
    상기 콘택트 홀(26) 및 주변의 트렌치(28)를 형성하는 단계는 상기 활성 반도체 층(6)의 표면으로부터 상기 절연 재료 층(4)까지 연장하는 홀(26) 및 주변의 트렌치(28)를 실질적으로 동시에 에칭하고, 상기 트렌치(28)를 마스킹 또는 그외의 방법으로 보호한 후, 상기 홀(26)을 상기 기판 층(2)까지 더 에칭하여 상기 콘택트 홀(26)을 형성하는 하위-단계를 포함하는
    콘택트 포스트(36) 및 절연 트렌치(28)의 형성 방법.
  6. 제 5 항에 있어서,
    상기 마스킹 단계 전에, 바람직하게는 상기 유전체 층(30)은 상기 트렌치(28) 및 상기 홀(26)의 측벽 상에 실질적으로 동시에 증착되고,
    이어서 상기 홀(26)을 상기 기판 층(2)까지 에칭함으로써 상기 홀(26)의 측벽으로부터 상기 유전체 층(30)을 제거하는
    콘택트 포스트(36) 및 절연 트렌치(28)의 형성 방법.
  7. SOI 기판(20)을 포함하는 집적 회로에 있어서,
    상기 기판(20)은 베이스 반도체 기판 층(2), 상기 베이스 반도체 기판 층(2) 상의 절연 재료 층(4) 및 상기 절연 재료 층(4) 위에 제공되어 그 내부에 활성 반도체 디바이스가 형성될 수 있는 활성 반도체 층(6)을 포함하고,
    상기 집적 회로 다이는 제 1 항의 방법에 따른 콘택트 포스트(36) 및 각 절연 트렌치(28)를 포함하는
    집적 회로.
  8. 활성 반도체 디바이스를 포함하는 집적 회로의 제조 방법에 있어서,
    제 1 항의 방법에 따라 콘택트 포스트(36) 및 절연 트렌치(28)를 형성한 SOI를 제공하는 단계를 포함하는
    집적 회로의 제조 방법.
  9. 제 6 항의 방법에 따라 제조된
    집적 회로.
KR1020077010571A 2004-10-14 2005-10-13 콘택트 포스트와 절연 트렌치의 형성 방법, ｓｏｉ 기판을포함하는 집적 회로 및 그 제조 방법 KR20070063585A (ko)

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