JP2000509559A - 炭化ケイ素金属絶縁体半導体電界効果トランジスタ - Google Patents
炭化ケイ素金属絶縁体半導体電界効果トランジスタInfo
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Abstract
(57)【要約】
ｕ字形ゲートトレンチとｎ型炭化ケイ素ドリフト層とを有する、炭化ケイ素金属絶緑体半導体電界効果トランジスタ。ｐ型領域が、炭化ケイ素ドリフト層中に形成され、かつ、ｕ字形ゲートトレンチの底部の下に延在し、それにより、ゲートトレンチのコーナー部での電界集中を防ぐ。ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板を有する、金属絶縁体半導体トランジスタの単位セル。ｎ型伝導性炭化ケイ素の第一のエピタキシャル層と、第一のエピタキシャル層上に形成された、ｐ型伝導性炭化ケイ素の第二のエピタキシャル層。第一のトレンチは下方に延在し、第二のエピタキシャル層を通って第一のエピタキシャル層の中に形成される。第一のトレンチに隣接する第二のトレンチもまた、下方に延在し、第二のエピタキシャル層を通って第一のエピタキシャル層の中に形成される。ｎ型伝導性炭化ケイ素の領域は、第一と第二のトレンチとの間に形成され、かつ、第二のエピタキシャル層の反対側の上面を有する。絶縁体層を、第一のトレンチ中に形成し、第一のトレンチの底部上に形成されたゲート絶縁体層の上面は、第二のエピタキシャル層の下面の下にある。ｐ型伝導性炭化ケイ素の領域を、第一のエピタキシャル層中に第二のトレンチの下に形成する。ゲートとソース接触とを、各々第一と第二のトレンチ中に形成し、及び、ドレイン接触を基板に接して形成する。好ましくはゲート絶縁体層は、形成されるトランジスタが金属酸化物電界効果トランジスタであるような酸化物である。
Description
【発明の詳細な説明】
炭化ケイ素金属絶縁体半導体電界効果トランジスタ
発明の分野
本発明は、金属絶縁体半導体デバイスに、より詳細には炭化ケイ素中に形成さ
れるそのようなデバイスに関する。本発明は、特に金属酸化物半導体デバイスに
関する。
発明の背景
より高速で、より高パワー用のデバイスへの要求事項が増大するにつれて、よ
り速いスイッチング速度と、より大きい電流容量（current carrying capabilit
y）と、より大きい順方向阻止（forward blocking）破壊電圧とを有するデバイ
スへの要望も高まっている。例えば、モータ及び発電機制御用のパワーモジュー
ル、照明制御用の電子安定器、産業用ロボット、表示装置のドライバ、自動車の
点火、オートメーション制御のような用途は、より高パワーでより高速なトラン
ジスタから利益を受けよう。あいにく、破壊電圧の制約が、現在利用可能なシリ
コン金属酸化物電界効果トランジスタの有用性を低減している。
高電圧かつ高パワーの用途において有用な一つのデバイスは、ＵＭＯＳＦＥＴ
として周知のデバイスである。図１に示すように、ＵＭＯＳＦＥＴは、そのＵ字
形溝内にゲートが形成された金属酸化物半導体電界効果トランジスタである。Ｕ
ＭＯＳＦＥＴでは、ゲート溝は、この溝中に形成された酸化物層１２を用いて形
成される。この次に、例えばドーブしたポリシリコン等のゲート材料１３を、溝
内の酸化物層に接して形成し、ゲート接触を作る。このＵＭＯＳＦＥＴはまた、
ソース接触１４とドレイン接触１５とを有する。ｐ型ベース領域１６は、ｎ＋ソ
ース領域１７をｎ型ドリフト領域１８から分離する。動作のオン状態では、伝導
通路がｎ＋ソース領域１７とｎドリフト領域１８との間に形成される。この伝導
通路は、ゲートに正の電圧が印加された時に、ベース領域１６中にゲート溝の側
壁に沿って形成される反転層から生じる。反転層の形成により、ドレイン１５か
ら、ｎ＋基板１１とｎドリフト領域１８とｐベース層１６とを通って、ｎ＋領域
１７とソース１４とに至る電流の流れが生じる。炭化ケイ素中に形成されるＵＭ
ＯＳＦＥＴは、米国特許第5,506,421号に説明されている。
ＵＭＯＳＦＥＴのオフ状態すなわち「順方向阻止モード」は、ゲート−ソース
間電圧がＭＯＳＦＥＴのしきい電圧未満に低下した時に起きる。順方向阻止モー
ドでは、反転層はチャネル中に形成されず、増大したドレイン−ソース間電圧は
デバイスにより支えられる。ゲート溝はｐベース／ｎドリフト領域接合の端部を
過ぎて延在するので、高電界がゲート溝のコーナー部１０で起き得る。溝のコー
ナー部１０のこの電界の増大は、「電界集中（field crowding）」として周知で
あり、ゲート溝のコーナー部の領域が支える、不釣り合いな量の阻止電圧を生じ
る。従って、この高電界領域での酸化物の破壊が原因で、コーナー部１０での破
壊は、半導体のバルクでの破壊よりも前に起き得る。従ってＵＭＯＳＦＥＴの場
合には、デバイスのこの構造上の特性が理由で、順方向阻止モードでの破壊電圧
は、バルク半導体の破壊電圧未満となることがある。これは非常に望ましくなく
、というのはこれはデバイスの設計順方向阻止電圧を下げ（derate）、デバイス
の破壊電圧性能に予測不可能性を持ち込むからである。
発明の目的と要約
前述した点を考慮して、本発明の一目的は、バルク半導体破壊電圧により近づ
いた順方向阻止モード破壊電圧を有する、ＭＯＳＦＥＴを提供することにある。
さらに本発明の目的は、低減したオン状態抵抗と増大した順方向阻止モード破壊
電圧とを備えたＭＯＳＦＥＴを提供することにある。また本発明の目的は、炭化
ケイ素を利用して製造できる、そのようなデバイスを提供することにある。
本発明は、増大した順方向阻止モード破壊電圧を有する、炭化ケイ素金属絶縁
体半導体電界効果トランジスタを提供する。増大した順方向阻止モード破壊電圧
は、ｕ字形ゲートトレンチとｎ型炭化ケイ素ドリフト層とを有する炭化ケイ素金
属絶縁体半導体電界効果トランジスタにおいて得られる。ｐ型領域が、炭化ケイ
素ドリフト層中に形成され、かつ、ｕ字形ゲートトレンチの底部の下に延在し、
それにより、ゲートトレンチのコーナー部での電界集中を防ぐ。そのようなトラ
ンジスタはまた、炭化ケイ素ドリフト層上に形成されたｐ型炭化ケイ素ベース層
も有する。このｐ型炭化ケイ素ベース層が有するキャリア濃度及び／または厚さ
は、トランジスタのオン状態抵抗を低減し同時にベース層のバックデプレション
（back depletion）を防ぐように選択されている。本発明の特定の実施例におい
ては、ｐ型炭化ケイ素ベース層の厚さは、高順方向阻止電圧下でベース層のバッ
クデプレションを防ぐのに十分な厚さであり、かつ、炭化ケイ素ドリフト層中に
形成されたｐ型炭化ケイ素領域を有さない、対応する炭化ケイ素電界効果トラン
ジスタ中のバックデプレションを防ぐのに必要な厚さ未満の厚さである。
本発明のさらなる実施例においては、トランジスタは、ｎ型伝導性炭化ケイ素
のバルク単結晶炭化ケイ素基板を有する金属絶縁体半導体トランジスタの単位セ
ルにより得られる。ｎ型伝導性炭化ケイ素の第一のエピタキシャル層を、基板の
上面に接して形成する。さらに、基板のキャリア濃度は、第一のエピタキシャル
層のキャリア濃度よりも高い。ｐ型伝導性炭化ケイ素の第二のエピタキシャル層
を、第一のエピタキシャル層上に形成する。
第一のトレンチは下方に延在し、第二のエピタキシャル層を通って第一のエピ
タキシャル層の中に形成される。第一のトレンチに隣接する第二のトレンチもま
た、下方に延在し、第二のエピタキシャル層を通って第一のエピタキシャル層の
中に形成される。ｎ型伝導性の領域は、第一のトレンチと第二のトレンチとの間
に、かつ、第二のエピタキシャル層に隣接して形成される。このｎ型伝導性領域
は、第一と第二のエピタキシャル層よりも高いキャリア濃度を有する。このｎ型
領域はまた、第二のエピタキシャル層の反対側の上面を有する。こうしたｎ型領
域は、注入をしてもよいし、または、第二のエピタキシャル層上に形成された第
三のエピタキシャル層でもよい。
好ましくは二酸化ケイ素である絶緑体層を、第一のトレンチの側壁と底部とに
接して形成し、かつ、第一と第二のトレンチとの間のｎ型伝導性領域の上面の上
に延在させ、ゲート絶縁体層を作る。第一のトレンチの底部上に形成されたこの
絶縁体層の上面は、第二のエピタキシャル層の下面の下にある。また、ｐ型伝導
性炭化ケイ素の領域を、第一のエピタキシャル層中に第二のトレンチの下に形成
する。ｐ型伝導性炭化ケイ素のこの領域は、第二のエピタキシャル層よりも高い
キャリア濃度を有する。
オーム接触を基板の下面に接して形成して、ドレイン接触を形成し、及び、オ
ーム接触を第二のトレンチの側壁と底部とに接しさせかつ第一と第二のトレンチ
との間のｎ型伝導性領域の上面の上に延在させて形成して、ソース接触を形成す
る。伝導層をまた、第一のトレンチ中に形成して、ゲート接触を形成する。
そのようなトランジスタは、以前の炭化ケイ素トランジスタにまさる多くの利
点を示す。その利点としては、ゲート酸化物のコーナー部での電界集中の低減の
結果としての、順方向阻止モード破壊電圧の増大が挙げられる。こうした電界集
中の低減は、ｐ−ｎ接合の方が、酸化物−ｎ接合に比べて、空乏領域を、そして
従って電界を、より多く分担していることから生じる。電界集中の低減は、より
高温でかつより高電圧で動作できる炭化ケイ素デバイスに関しては特に重要で、
というのはゲート酸化物はより高温ではより破壊されやすいからである。
その上、ソース接触はｐ型ゲート層との接触面積がより大きく、より良いオー
ム接触がゲート層とｐ型注入層とに形成されるので、本発明によるトランジスタ
は、非常に安定なしきい電圧を示すことが期待される。こうした特徴の結果とし
て、デバイスの寄生ＮＰＮトランジスタにおけるゲイン低減が期待される。こう
した特性は、全ての動作温度で高信頼性のＭＯＳＦＥＴを生じるはずである。ソ
ーストレンチ中に形成されたソース接触はまた、ソース金属接触の面積の増加を
生じ、これはデバイスに、より低いオン状態抵抗をもたらし得る。
また、ｐ型注入領域の導入の結果として、ｐ型ベース層のバックデプレション
を、より低濃度のｐ型エピタキシャル層ドーピングを用いて防ぐことができ、ま
たは、ひょっとするとより重要なことには、より薄いｐ型ベース層を、所定の順
方向破壊電圧について形成できる。より低濃度のドーピング及び／またはより薄
いベース層は、デバイスのより低いしきい電圧と順方向伝導中のより低いオン状
態抵抗とをもたらす。このより低いオン状態抵抗が生じる理由は、抵抗の主要構
成要素（primary component）は現在、高反転層抵抗（低チャネル移動度）だか
らである。エピタキシャル層の厚さを減少させることにより、この抵抗はそれに
対応して減少する。代わりに、ドーピングを低減することにより、ＭＯＳ構造の
ゲート下での強い反転が可能である。
代わりの実施例においては、金属酸化物半導体トランジスタの単位セルは、第
二のトレンチを有さない。その代わりに、ｐ型伝導性領域を第一のエピタキシャ
ル層中に形成し、その後第二のエピタキシャル層を成長させる。この実施例にお
いては、ｎ型伝導性領域は、ｐ型伝導性の第二のエピタキシャル層中に形成され
たｎ型伝導性炭化ケイ素の注入領域である。ｎ型伝導性のこの注入領域は、ｐ型
エピタキシャル層とソース接触との間の接触がｐ型エピタキシャル層のドリフト
を防ぐように形成される。
この代わりの構造の利点は、各単位セルには二つのトレンチを形成する必要が
ないので、単位セル同士をより密集させてよいという点である。従って、二つの
トレンチを互いに隣接させてエッチングするという製造上の制約は、単位セル同
士の間隔保持に関する制約にはならない。さらに、単位セル同士をより密集させ
れば、第一のエピタキシャル層中のｐ型注入領域のサイズを低減できる。このｐ
型領域はデバイスのオン状態動作には寄与せず、順方向阻止モードにおいて機能
を果たすのみなので、サイズの低減は望ましい。
シリコンデバイスにおいては、ゲートトレンチのコーナー部に起きる電界集中
を低減する試みがなされてきたが、こうした技術は、製造上の制約が原因となっ
て、炭化ケイ素では利用できないかもしれない。例えば、シリコンデバイスにお
ける一つのそのような試みが、Bulucea et al.に発行された米国特許第5,072,26
6号に示されている。このBulucea et al.の参考文献では、実質的に平らなシリ
コンｐ層の中央部分に、ｐ+の成形した深いボディ接合を注入し、この接合は部
分的にトレンチ底部の下にあり、かつ、二つのゲートトレンチの間にあると説明
している。この深いレベルの注入は、深いレベルのイオン注入により形成される
。しかしながら、Bulucea et al.の参考文献のこの技術は、炭化ケイ素での使用
は実行不可能であり、というのは、炭化ケイ素中の深いレベルへの拡散が難しい
からである。しかしながら、上記に検討したように、本発明は、炭化ケイ素製造
技術の制約にもかかわらず、増大した順方向阻止モード破壊電圧を備えた炭化ケ
イ素電界効果トランジスタを作り出す。
本発明の前述及び他の諸目的と利点と特徴、及びこれを成し遂げる方法は、以
下の本発明の詳細な説明を、好適で模範的な実施例を例示する添付図面と共に検
討することにより、より容易に明らかになろう。
図面の説明
図１は、ＵＭＯＳＦＥＴの断面図である。
図２は、本発明によるＦＥＴの単位セルの断面図である。
図２Ａは、本発明によるＦＥＴの単位セルの代わりの実施例の断面図である。
図３は、本発明によるＦＥＴの断面図である。
図４は、図２の単位セルを利用したＦＥＴの断面図である。
図５は、本発明のＦＥＴの代わりの実施例の単位セルの断面図である。
図５Ａは、本発明のＦＥＴの別の代わりの実施例の単位セルの断面図である。
図６は、本発明のＦＥＴの代わりの実施例の断面図である。
図７は、図５の単位セルを利用したＦＥＴの断面図である。
詳細な説明
ここから本発明を、本発明の好適な実施例を示す添付図面に関連して、下文に
おいてより十分に説明する。本発明は、しかしながら、多くの様々な形態で実施
でき、本明細書において述べる実施例に限定されるとみなすべきではなく、むし
ろ、こうした実施例は、この開示が十分でかつ完全であるように、かつ、当業者
に本発明の範囲を十分に伝えるように提供されるものである。類似数字は終始、
類似要素を示す。
図２は、本発明の一つの実施例を示す。図２に示すように、金属絶縁体半導体
トランジスタの単位セルは、ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基
板２０を有するように図示されている。基板２０は上面とこの上面の反対側の下
面とを有する。ｎ型伝導性炭化ケイ素の第一のエピタキシャル層２１を、基板２
０の上面に接して形成する。基板２０のキャリア濃度は、第一のエピタキシャル
層２１のキャリア濃度よりも高い。従って、基板をｎ+基板と呼ぶことができる
。加えて、ｎ型炭化ケイ素緩衝層を、基板と第一のエピタキシャル層との間に加
えてよい。この任意のｎ+層を、図２Ａに層２４として示す。
第一のエピタキシャル層２１上に形成されるのは、第二のエピタキシャル層２
２である。第二のエピタキシャル層２２はｐ型伝導性炭化ケイ素である。第二の
エピタキシャル層２２上に形成されるのは、ｎ+伝導性炭化ケイ素の領域２３で
ある。この領域２３は、第三のエピタキシャル層として形成してもよいし、また
は、第二のエピタキシャル層２２中へのイオン注入を利用して形成してもよい。
どの
ような方法で領域２３を形成しても、これを少なくともゲートトレンチ２５とソ
ーストレンチ２７との間に形成すべきであるが、しかし、図２及び２Ａに示すよ
うに、第二のエピタキシャル層２２の全面にわたって延在させてよい。
図２及び２Ａに示す単位セルはまた、ゲートトレンチ２５を含む。ゲートトレ
ンチ２５を形成するには、ｎ+領域２３と第二のエピタキシャル層２２とを通っ
て第一のエピタキシャル層２１の中へと下方に延在するトレンチを形成する。従
って、ゲートトレンチ２５は側壁と底部とを有する。絶縁体層２６は、好ましく
は酸化物層であり、ゲートトレンチの側壁と底部とに接して形成され、かつ、ｎ+
領域２３の上面の上に延在する。この絶縁体層２６は、好ましくは二酸化ケイ
素のような酸化物層であるが、しかしまた、窒化ケイ素、窒化アルミニウムまた
は他の絶縁体材料のような、当業者に周知の他の材料で作ってよい。ゲートトレ
ンチ２５の幅と深さとは、デバイスの所望の電気的性質によって決まる。幅約０
．１μｍ〜約５０μｍを本発明のために利用してよい。ゲートトレンチの深さは
、ゲートトレンチ２５の底部上に形成された絶縁体／酸化物層２６の上面が、第
二のエピタキシャル層２２と第一のエピタキシャル層２１との間の界面の下にな
るように、十分に深いものでなければならない。
第二のトレンチも、図２の単位セル中に形成する。この第二のトレンチ２７は
、ゲートトレンチ２５に隣接し、かつ、ｎ+領域２３と第二のエピタキシャル層
２２とを通って第一のエピタキシャル層２１の中へと下方に延在する。ソースト
レンチ２７の幅と深さも、デバイスの特性によって決まる。幅約０．１μｍ〜約
５０μｍを本発明で利用してよい。さらに、ソーストレンチ２７の深さは十分に
深くするべきで、それにより、第一のエピタキシャル層２１の中に形成されかつ
トレンチ２５の下部のコーナー部に隣接するｐ+領域３０の適切な配置に配慮し
、その結果、トランジスタが順方向阻止モードで動作している時の電界集中を防
ぐべきである。
上記に簡単に検討したように、図２及び２Ａの単位セルはまた、第一のエピタ
キシャル層２１中にソーストレンチ２７の下に形成されたｐ型伝導性炭化ケイ素
の領域３０を含む。ｐ型伝導性炭化ケイ素のこの領域３０は、第二のエピタキシ
ャル層２２よりも高いキャリア濃度を有する。図２及び２Ａに示すように、ｐ型
伝導性炭化ケイ素の領域３０はゲートトレンチ２５の底部の下に延在する。
オーム接触を基板２０の下面に接して形成して、ドレイン接触３２を作る。オ
ーム接触をまた、ソーストレンチ２７の側壁と底部とに接して形成し、かつ、ソ
ーストレンチ２７とゲートトレンチ２５との間のｎ+領域２３の上面の上に延在
させる。ソーストレンチ２７中に形成したこのオーム接触は、図２及び２Ａの単
位セルのソース接触３４となる。伝導層をまた、ゲートトレンチ２５中の絶縁体
層２６に接して形成し、ゲート接触３６とする。
図３に示すのは、単一の金属酸化物半導体電界効果トランジスタとして形成さ
れた本発明の１つの実施例である。図３は、デバイス全体の製造に使用される図
２または図２Ａの単位セルの１．５倍を表わす。図３に示すように、トランジス
タは、図２または２Ａの、基板２０と、第一のエピタキシャル層２１と、第二の
エピタキシャル層２２と、ｎ+領域２３とを含む。しかしながら図３のトランジ
スタは、ゲート２５に隣接する第二のソーストレンチ２７Ｂを含む。従って、二
つのソーストレンチ２７Ａと２７Ｂとは、ゲートトレンチ２５を囲む。二つのソ
ーストレンチ２７Ａと２７Ｂとを有することに加えて、図３のトランジスタは、
トレンチ２７Ａと２７Ｂとの底部に形成された二つのｐ型伝導性領域３０Ａと３
０Ｂとを含む。従って、領域３０Ａと３０Ｂとは、第一のエピタキシャル層２１
中に形成される。ｐ型伝導性領域３０Ａと３０Ｂとは、ゲートトレンチ２５の底
部を過ぎて延在する。
図３のトランジスタはまた、ソーストレンチ２７Ａと２７Ｂとの中に形成され
たオーム接触を含む。トレンチ２７Ａ中に形成されたオーム接触３４Ａは、トレ
ンチ２７Ｂ中に形成されたオーム接触３４Ｂに電気的に接続されている。オーム
接触３４Ａと３４Ｂとの両方は、トレンチ２７Ａと２７Ｂとの側壁と底部とに接
触して、かつ、ｎ+領域２３の上面の上に延在しかつゲートトレンチ２５に向か
って延在する。
図４に示すのは、図２または２Ａの複数の単位セルを有する、本発明によるト
ランジスタである。図４のトランジスタは、二つの単位セルと一つの終端（term
inating）ソーストレンチとで構成される。図４に示すように、複数のゲートト
レンチ２５Ａと２５Ｂとが形成される。こうしたトレンチに隣接するのは、複数
のソーストレンチ２７Ｃ、２７Ｄ、及び２７Ｅである。ソーストレンチ２７Ｅは
、
パターン終端トレンチとして働き、その結果ゲートトレンチ２５Ｂはソーストレ
ンチ２７Ｄと２７Ｅとにより囲まれる。当業者には理解できるように、任意の数
の図２または２Ａの単位セルを組み合わせて、本発明によるトランジスタを作っ
てよい。しかしながら、ゲートトレンチの各々がゲートトレンチの両側にソース
トレンチを有し、その結果、第一のエピタキシャル層２１中に形成されるｐ型伝
導性領域、図４に３０Ｃ、３０Ｄ、及び３０Ｅとして示す、をゲートトレンチの
両側に形成できるのが好ましい。
図４のトランジスタもまた、ソーストレンチ２７Ｃ、２７Ｄ、及び２７Ｅの底
部に形成された複数のｐ型伝導性領域を含み、第一のエピタキシャル層２１中に
領域３０Ｃ、３０Ｄ、及び３０Ｅを作る。また、ソーストレンチ２７Ｃ、２７Ｄ
、及び２７Ｅ中に形成されるのは、オーム接触３４Ｃ、３４Ｄ、及び３４Ｅであ
る。ソース接触３４Ｃ、３４Ｄ、及び３４Ｅは、電気的に接続されている。同様
に、ゲート接触３６Ａと３６Ｂとは、ゲートトレンチ２５Ａと２５Ｂとの中に形
成され、かつ、電気的に接続されている。ドレイン接触３２は、図２または２Ａ
の単位セル及び図３のトランジスタに関して説明したように、基板２０の下面に
接して形成される。
図５は、本発明の代わりの実施例の単位セルを示す。図５に示すように、ｎ型
炭化ケイ素の基板２０は、上面と下面とを有する。基板２０は、基板２０の上面
に接して形成された、ｎ型伝導性炭化ケイ素の第一のエピタキシャル層２１を有
する。基板２０は、第一のエピタキシャル層２１のキャリア濃度よりも高いキャ
リア濃度を有する。ｐ型伝導性炭化ケイ素の第二のエピタキシャル層２２を、第
一のエピタキシャル層２１上に形成する。加えて、ｎ型炭化ケイ素緩衝層を、基
板と第一のエピタキシャル層との間に加えてよい。この任意のｎ+層を、図５Ａ
に層２４として示す。
ゲートトレンチ２５を形成するためには、第二のエピタキシャル層２２を通っ
て第一のエピタキシャル層２１の中に選択エッチングする。図２の単位セルの場
合のように、ゲートトレンチ２５は、所望のトランジスタの電気的性質に基づい
て選択される幅と深さとを有する。しかしながら、ゲートトレンチ２５は十分な
深さまで延在し、その結果、絶縁体層２６、好ましくは酸化物層がゲートトレン
チ２５の側壁と底部に接して形成された際、ゲートトレンチ２５の底部中に形成
された層２６の上面が、第二のエピタキシャル層２２と第一のエピタキシャル層
２１との間の界面の下になるようにしなければならない。上記に検討したように
、ゲート絶縁体は好ましくは二酸化ケイ素であり、従って本ＦＥＴをＭＯＳＦＥ
Ｔにするが、しかしながら、他の材料も利用してよい。
ｎ型伝導性炭化ケイ素の領域２８は、第二のエピタキシャル層２２中にゲート
トレンチ２５に隣接して形成され、かつ、第二のエピタキシャル層２２の上面に
まで延在する。ｐ型層２２中にゲート絶縁体２６に隣接して形成された反転層が
、ｎ型伝導性炭化ケイ素の領域２８をｎ型エピタキシャル層２１に接続するよう
に、ｎ型伝導性炭化ケイ素領域２８は位置する。こうしたｎ型伝導性炭化ケイ素
の領域２８は、第一と第二のエピタキシャル層２１と２２との中に存在するキャ
リア濃度よりも高いキャリア濃度を有する。
図５及び５Ａに示すように、ゲートトレンチ２５中に形成されるゲート絶縁体
層２６は、ｎ型伝導性領域２８が形成されている第二のエピタキシャル層２２の
上面の上に延在する。従って、ゲート絶縁体層２６のいくらかの部分は、第二の
エピタキシャル層２２中に形成されているｎ型伝導性炭化ケイ素領域の上に延在
する。
ｎ型領域２８に接触したゲート絶縁体層２６に加えて、オーム性ソース接触３
８を形成し、ここで、この接触は、第二のエピタキシャル層２２のｐ型伝導性炭
化ケイ素と第二のエピタキシャル層２２中に形成されたｎ+領域との両方に接触
するように、第二のエピタキシャル層２２の上面に接して形成される。図５及び
図５Ａに示すように、任意のｐ+領域２９をソース接触２９の下に形成すること
で、エピタキシャル層２２へのオーム接触を改良できる。ゲート接触３６をゲー
トトレンチ２５の内側に形成し、及び、オーム性ドレイン接触３２を基板２０の
下面に接して形成する。
図５及び５Ａに示すように、ｐ型伝導性炭化ケイ素の領域３１を、第一のエピ
タキシャル層２１中にソース接触３８の下に形成する。ｐ型伝導性炭化ケイ素の
領域３１は、第二のエピタキシャル層２２の中に存在するキャリア濃度よりも高
いキャリア濃度を有し、ゲートトレンチ２５に隣接して形成される。ｐ型伝導性
炭化ケイ素の領域３１は、ゲートトレンチ２５の底部の下に延在するように形成
してよい。
図２及び２Ａの単位セルの場合のように、図５及び５Ａの単位セルも、図６に
示すような単一セルトランジスタに組み込むか、または、図７に示すような多数
セルトランジスタに組み込んでよい。図７に示す多数セルトランジスタは、図５
及び５Ａの複数の単位セルで構成される。
図６は、単一単位セル構成を有する本発明によるトランジスタを示す。図６に
示すように、ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素の基板２０は、上
面と下面とを有する。ｎ型伝導性炭化ケイ素の第一のエピタキシャル層２１を、
基板２０の上面に接して、または任意の緩衝層２４上に形成する。基板２０は、
第一のエピタキシャル層２１の中に存在するキャリア濃度よりも高いキャリア濃
度を有する。ｐ型伝導性炭化ケイ素の第二のエピタキシャル層２２を、第一のエ
ピタキシャル層２１上に形成してから、トレンチ２５を、第二のエピタキシャル
層２２を通って第一のエピタキシャル層２１の中に形成する。トレンチ２５は、
絶縁体２６で覆われた側壁と底部とを有する。
ｎ型伝導性炭化ケイ素の領域２８を、第二のエピタキシャル層２２中に形成す
る。この領域は、第二のエピタキシャル層２２の上面から始まり、このエピタキ
シャル層の中を下方に延在する。ゲートトレンチ２５を、ｎ型伝導性の領域２８
に隣接するように形成し、それにより、ｐ型炭化ケイ素中にゲート絶縁体に接触
して形成された反転層は、ｎ+領域２８をｎ型エピタキシャル層２１に接続する
。
絶縁体層２６は、ゲートトレンチ２５中に形成され、このトレンチの側壁と底
部とに接して形成され、かつ、第二のエピタキシャル層２２の上面の上に延在し
てｎ型伝導性領域２８に接触する。ゲート絶縁体層２６とトレンチとを形成する
際、トレンチ２５の底部上に形成されたゲート絶縁体層２６の上面は、第一のエ
ピタキシャル層２１と第二のエピタキシャル層２２との間の界面の下になるよう
にする。
図６に示すように、ｐ型伝導性炭化ケイ素の領域３１Ａと３１Ｂとを、第一の
エピタキシャル層２１中にゲートトレンチ２５の両側に形成する。こうしたｐ型
伝導性炭化ケイ素の領域３１は、第二のエピタキシャル層２２の中に存在するキ
ャリア濃度よりも高いキャリア濃度を有する。ｐ型伝導性炭化ケイ素の領域３１
Ａと３１Ｂとは、ゲートトレンチ２５の底部の下に延在する。
図６にまた示すのは、基板２０の下面に接して形成されたオーム接触である、
ドレイン接触３２である。ゲート接触３６をゲートトレンチ２５中に形成し、及
び、オーム性ソース接触３８Ａと３８Ｂとを、トレンチ２５に隣接する第二のエ
ピタキシャル層２２の上面に接して形成する。ソース接触３８Ａと３８Ｂとは、
電気的に接続されている。ソース接触３８Ａと３８Ｂとを、ｎ+領域２８とｐ型
伝導性第二のエピタキシャル層２２との両方に接触するように形成する。
図７に示すのは、図５または５Ａの複数の単位セルを有する、本発明の実施
例である。図５または５Ａの場合のように、図７のトランジスタは、ｎ型伝導性
炭化ケイ素のバルク単結晶炭化ケイ素の基板２０を含む。ｎ型伝導性炭化ケイ素
の第一のエピタキシャル層２１を、基板２０上に形成し、ｐ型伝導性の第二のエ
ピタキシャル層２２を、第一のエピタキシャル層２１上に形成する。図７のトラ
ンジスタは、二つの図５の単位セルと一つの終端ｐ領域とで構成される。
図７に示すように、複数のゲートトレンチ２５Ａと２５Ｂとが形成される。こ
うしたゲートトレンチに隣接して、第一のエピタキシャル層２１中に形成された
複数のｐ型伝導性領域３１Ｃ、３１Ｄ、及び３１Ｅが形成される。ｐ型領域３１
Ｅはパターン終端領域として働き、それによりゲートトレンチ２５Ｂに関して対
称性を与える。当業者には理解できるように、任意の数の図５または５Ａの単位
セルを組み合わせて、本発明によるトランジスタを作ってよい。しかしながら、
単位セルのゲートトレンチの各々は、第一のエピタキシャル層２１中に形成され
たｐ型伝導性領域に隣接し、その結果、ｐ型伝導性領域がゲートトレンチの両側
に形成されるのが好ましい。
図７のトランジスタはさらに、第二のエピタキシャル層の上面に接して形成さ
れたオーム接触である、複数のソース接触３８Ｃ、３８Ｄ、及び３８Ｅを含む。
ソース接触３８Ｃ、３８Ｄ、及び３８Ｅは、電気的に接続されており、また、第
二のエピタキシャル層２２中に形成されたｎ+領域２８と第二のエピタキシャル
層２２のｐ型伝導性領域との両方に接触するように形成される。接触をゲートト
レンチ２５Ａと２５Ｂ中に形成して、ゲート接触３６Ａと３６Ｂとを作ることが
で
きる。前に説明したトランジスタの場合のように、ドレイン接触３２は、基板２
０の下面に接して形成される。
本発明によるトランジスタは、任意の数の幾何学的形状に形成してよい。当業
者には理解できるように、セルトポロジーとして、例えば、直線形、四角形の窓
／四角形のアレイ、円形の窓／四角形のアレイ、六角形の窓／六角形のアレイ、
六角形の窓／四角形のアレイ及び原子格子（atomic lattice）／四角形のアレイ
を利用してよい。
図２〜７に関して上記に説明した諸デバイスの製造を、ここから説明する。図
２の単位セルを有するデバイスの製造においては、厚いｎ層２１をｎ+基板２０
上に成長させ、これには例えば米国特許第4,912,064号に説明されるエピタキシ
ャル成長方法を利用し、この特許の開示は本明細書において参考のために、十分
に説明するように引用する。第二のｐ型エピタキシャル層２２も、第一のｎ型エ
ピタキシャル層２１上にエピタキシャル成長させる。ｎ+領域２３を次に、ｐ型
エピタキシャル層２２上に形成する。このｎ+領域２３は、エピタキシャル成長
によるかまたはイオン注入により形成してよい。エピタキシャル成長の場合には
、領域２３を第三のエピタキシャル層として形成してよい。エピタキシャル構造
を作った後、ゲートトレンチ２５とソーストレンチ２７とを形成するために、第
二及び第三のエピタキシャル層２２及び２３を通って第一のエピタキシャル層２
１の中に反応性イオンエッチングを行う。ソーストレンチ２７とゲートトレンチ
２５とを、米国特許第4,981,551号に説明される反応性イオンエッチング技術を
利用してエッチングしてよく、この特許の開示は本明細書において参考のために
、十分に説明するように引用する。
ゲート及びソーストレンチ２５及び２７の形成後、絶縁体／酸化物層２６をゲ
ートトレンチ２５中に形成し、その際、絶縁体層はトレンチの底部と側壁とを覆
い、かつ、ｎ+領域２３の上面の上に延在するようにする。絶縁体／酸化物層２
６には好ましくは、熱酸化方法として例えば、”Process For Reducing Defects
In Oxide Layers In Silicon Carbide”と称するこの出願人の米国特許出願第0
8/554,319号に説明される方法（この特許の開示は本明細書において参考のため
に、十分に説明するように引用する）を利用するか、または、堆積酸化物方法と
して例
えば米国特許第5,459,107号と米国特許出願第08/554,319号とに説明される方法
（この特許の開示は本明細書において参考のために、十分に説明するように引用
する）を利用できる。熱酸化方法を使用する場合、好適な実施例は、例えば米国
特許第5,506,421号（この特許の開示は本明細書において参考のために、十分に
説明するように引用する）に説明するカーボンフェースド（carbon faced）ウェ
ーハを使用することである。ソーストレンチ２７の形成後、深いｐ+注入領域を
、第一のエピタキシャル層２１中にソーストレンチ２７の底部に形成する。この
ｐ+注入領域３０は例えば、米国特許第5,087,576号（この特許の開示は本明細書
において参考のために、十分に説明するように引用する）に説明する方法で形成
してよい。
ゲート接触を形成するためには、ゲートトレンチ２５中に伝導層を堆積してよ
い。第一のエピタキシャル層２１中にｐ+領域を注入した後に、ソース接触は、
ｎ型伝導性領域２３の上面からトレンチ２７の側壁を下ってトレンチ２７の底部
を横切って延在するオーム接触を形成することで、形成してよい。ドレイン接触
を基板２０の底部に接して形成するには、ｎ+基板とのオーム接触を形成する。
当業者には理解できるように、マスキング技術を利用して、図２または２Ａの
単位セル中のソーストレンチ２７とゲートトレンチ２５とを作るために形成した
トレンチの幾何学的形状を変えてよい。その上、マスキング技術を利用して、図
３及び４に示すような本発明によるデバイスを構成する単位セルの数を変えてよ
い。
図５または図５Ａの単位セルを有するデバイスの製造において、再度、ｎ+基
板２０が有するｎエピタキシャル層２１は、基板２０の上面に接して形成される
か、または、代わりに基板２０の上面に接して形成された緩衝層２４に接して形
成される。エピタキシャル層２１は、米国特許第4,912,064号に説明するエピタ
キシャル成長技術を使用して成長させてよい。この特許は本明細書において参考
のために引用する。第一のエピタキシャル層２１の成長後、ｐ型伝導性炭化ケイ
素の領域３１を第一のエピタキシャル層２１中に形成する。この領域は、米国特
許第5,087,576号のイオン注入法により形成してよい。注入領域３１を作った後
、米国特許第4,912,064号の諸方法を利用して、第二のエピタキシャル層２２を
成長させる
ことで、ｐ型伝導性エピタキシャル層を作る。ｐ型エピタキシャル層２２を作っ
た後、例えば米国特許第5,087,576号に説明するイオン注入により、ｎ+領域２８
をｐ型エピタキシャル層２２中に形成する。第二のエピタキシャル層２２のｐ領
域とソース接触３８との間の接点が、第二のエピタキシャル層２２の上面に接し
て形成されるように、イオン注入を選択的に行う。代わりにｐ+領域２９を形成
して、オーム接触を得てよい。
ｎ+領域２８の形成後、ゲートトレンチ２５を形成するために、ｎ領域２８と
ｐエピタキシャル層２２とを通って第一のエピタキシャル層２１の中に反応性イ
オンエッチングを行う。ゲートトレンチ２５を、米国特許第4,981,551号の反応
性イオンエッチング技術により形成してよい。第一のエピタキシャル層２１中に
形成されるｐ型領域３１を、第二のエピタキシャル層２２の成長の前に形成する
ので、ゲートトレンチ２５を注入領域に位置合わせすることにより、トレンチを
注入領域に隣接させなければならないし、そして、多数の単位セルの場合には、
トレンチを二つのｐ型注入領域の間に位置合わせしなければならない。その上、
第二のエピタキシャル層２２中に形成されたｎ+領域２８もまた位置合わせして
、ゲートトレンチ２５が、第一のエピタキシャル層２１中に形成されたｐ型領域
に隣接して形成されるように配慮しなければならない。
ゲートトレンチ２５の形成後、酸化物層２６を第二のエピタキシャル層２２の
上面に接して形成し、この酸化物層２６はゲートトレンチ２５の側壁を下ってゲ
ートトレンチ２５の底部を横切って延在する。次にゲート接触３６を、ゲートト
レンチ２５の内側に形成してよい。ソース接触３８を、第二のエピタキシャル層
２２の上面に接し、ゲートトレンチ２５に隣接させ、ｎ+ソース領域２８と任意
でｐ+領域２９に接触させて形成し、そして、ドレイン接触３２を基板２０の下
面に接して形成する。
当業者には理解できるように、個々のトランジスタの幾何学的形状が必要とす
るトレンチ形状と注入領域とを作り出すための、設計されたマスクまたは選択的
配置の他の方法を利用して、上記ステップを実行することで、図６及び７に示す
ような本発明によるトランジスタを作るための、多数の単位セルの形成を成し遂
げることができる。
本発明によるデバイスは、第一のエピタキシャル層２１中へのｐ+領域の注入
により、ゲート酸化物のコーナー部の電界集中の低減を実現する。電界集中の十
分な低減を実現することにより、デバイスの破壊位置をゲート酸化物のコーナー
部からバルク半導体区域に移動させる能力は、ｐ+注入領域３０または３１のド
ーピングとサイズと位置とにより影響される。図２、２Ａ、５及び５Ａに示すよ
うに、第一のエピタキシャル層２１の上面の下のｐ+注入領域３０または３１の
深さをｈと呼ぶ。ｐ+注入領域３０または３１の幅をｗと呼ぶ。ｐ+注入領域が電
界集中を低減する能力に影響する他の二つの寸法は、ｐ+注入領域３０または３
１とゲートトレンチ２５との間の距離（図２、２Ａ、５及び５Ａにおいて寸法ｇ
として示す）、そして、ｐ+注入領域がゲートトレンチの底部を過ぎて延在する
距離である。この寸法を、図２、２Ａ、５及び５Ａにおいてｄと呼ぶ。
図２及び２Ａの単位セルに関しては、ｐ+注入領域３０の深さと幅とは、ソー
ストレンチ２７の幅と深さとにより支配される。炭化ケイ素において深いレベル
の注入を実行するのは困難でありかつ一般に不経済なので、ｐ+注入領域３０が
第一のエピタキシャル層２１の中に延在する深さである寸法ｈは、ソーストレン
チ２７が第一のエピタキシャル層２１の中に延在する深さにより支配される。さ
らに、注入領域３０の幅ｗも、ソーストレンチ２７の幅により支配される。ソー
ストレンチ２７は、第一のエピタキシャル層への注入のための窓を開けるので、
注入領域３０の位置とサイズとは、ソーストレンチ２７の位置とサイズとにより
支配される。注入領域３０とゲートトレンチ２５との間のギャップも、ソースト
レンチ２７の位置により規定される。
同様に、図５及び５Ａの単位セルに関しては、注入領域３１の深さと幅とは、
製造の注入段階でのマスクにより規定される。注入領域３１の深さｈは、炭化ケ
イ素で注入が実行可能な深さの範囲内に限定される。注入領域３１とゲートトレ
ンチ２５との間のギャップｇは、トレンチ２５が注入領域３１に接触も通り抜け
もしないように形成されることを保証するように、位置合わせ能力により制約さ
れる。注入領域３１がゲートトレンチ２５を過ぎて延在する深さｄも、炭化ケイ
素にイオンを注入する能力と、ゲートトレンチ２５がエッチングされる深さを制
御する能力とにより制約される。
実際には、図２または２Ａの単位セルの場合には、ソーストレンチ２７とゲー
トトレンチ２５とはできる限り接近させるのが望ましい。従って、ギャップｇは
約０．３μｍ〜約２０μｍが好ましい。しかしながら、より高品質なエッチング
とリソグラフィ技術が利用可能な限りでは、このギャップを低減させてよい。注
入領域の深さｈと幅ｗとは、ソーストレンチ２７の幅と深さにとより定義される
もので、深さｈに関しては約１００Å〜約５μｍが、そして、幅ｗに関しては約
０．１μｍ〜約２０μｍが好ましい。注入領域３０がゲートトレンチ２５の底部
を過ぎて延在する深さｄは、約１００Å〜約５μｍであるべきである。
図５及び５Ａの注入領域３１に関しては、注入領域の深さｈは、注入領域３１
の底部がゲートトレンチ２５の底部を過ぎて延在するに十分なものでなければな
らず、これは典型的には、約１００Å〜約５μｍである。注入領域の幅ｗはでき
る限り狭くするべきたが、にもかかわらず、電界集中の低減の実現を注入領域３
１の使用により可能にするのに十分なものであるべきである。幅は約０．１μｍ
〜約２０μｍが好ましい。図２または２Ａの単位セルの場合のように、注入領域
３１とゲートトレンチ２５との間のギャップｇをできる限り小さくするべきであ
り、典型的には、約０．３μｍ〜約２０μｍである、しかし、上記に説明したよ
うに、ゲートトレンチを注入領域３１に位置合わせする能力により制約される。
得られた領域がゲートトレンチ２５の底部を過ぎて延在する深さも、約１００Å
〜約５μｍであるべきである。
上記に説明した実施例の各々においては、基板とエピタキシャル層とは、６Ｈ
、４Ｈ、１５Ｒ、または３Ｃ炭化ケイ素の群から選択される炭化ケイ素で形成し
てよいが、しかしながら、４Ｈ炭化ケイ素が上記に説明したデバイスの各々にと
って好ましい。オーム接触にとって好ましい金属としては、ニッケル、ケイ化タ
ンタル及び白金が挙げられる。加えて、アルミニウム／チタン接触も、本発明の
オーム接触を形成するために使用してよい。こうした特定の金属を説明したが、
当業者に周知の任意の他の金属で、炭化ケイ素とオーム接触を形成するものを使
用してよい。
上記に説明したデバイスのエピタキシャル層と注入領域とのキャリア濃度、す
なわちドーピングレベルに関しては、ｐ+またはｎ+伝導性型領域とエピタキシャ
ル層とには、過度の製造欠陥を引き起こすことなしに、できる限り高濃度にドー
プするべきである。約５×１０17cm-3を超えるキャリア濃度は、こうした領域と
エピタキシャル層とに適切であるが、しかしながら、約１×１０18cm-3を超える
キャリア濃度が好ましい。ｐ型領域の製造に適切なドーパントとしては、アルミ
ニウム、ホウ素またはガリウムが挙げられる。ｎ型領域の製造に適切なドーパン
トとしては、窒素とリンが挙げられる。アルミニウムがｐ+領域に関しては好ま
しいドーパントであり、そして、アルミニウムを、例えば上記に説明したような
高温イオン注入を使用し、かつ１０００℃と１５００℃との間の温度を用いて、
ｐ+域中に注入するのが好ましい。キャリア濃度は約３×１０17cm-3でが、ｎエ
ピタキシャル層には適切である、しかしながら、キャリア濃度は約３×１０16cm-3
以下が好ましい。ｐ型エピタキシャル層に関しては、キャリア濃度は約１×１
０16cm-3〜約２×１０18cm-3が適切であり、キャリア濃度約５×１０16cm-3〜約
５×１０17cm-3が好ましい。当業者には理解できるように、ｐ+注入領域のドー
ピングレベルは、ｐ領域のバックデプレションを防ぐのに、十分なものでなけれ
ばならない。
当業者には理解できるように、エピタキシャル層２１及び２２の厚さと、注入
領域２８の深さと、エピタキシャル層２３の厚さとは、デバイスの所望の動作特
性によって決まる。さらに、こうした動作特性は、用いられる単位セルの数と単
位セルの幾何学的形状とにより影響される。ゲートトレンチの幅も、デバイスの
所望の動作特性と、この動作特性を実現するために用いられる単位セルの数と、
単位セル自体に利用される幾何学的形状とによって決まる。
ドリフト層とｐ−ベース層との間のｐ−ｎ接合の空乏は、ドリフト層中の注入
ｐ+領域により分担されるので、ｐ−ベース層のドーピングレベル及び／または
ベース層の厚さを低減でき、同時に、にもかかわらずバックデプレションすなわ
ちリーチスルー破壊（reach through breakdown）を防ぐことができる。従って
、本発明のｐ+注入領域を使用することで、ｐ+注入領域の無い対応する炭化ケイ
素デバイスよりも、低いキャリア濃度またはｐ−ベース層の低減した厚さの少な
くとも一つを、本発明のデバイスが有することを可能にできる。ドーピングの低
減または厚さの低減またはこの二者の組合せは、本発明の教示を使用することに
より
実現できるもので、炭化ケイ素トランジスタのオン状態抵抗を低減し、かつ、本
発明のトランジスタを、炭化ケイ素ＵＭＯＳＦＥＴに理想的なオン状態抵抗によ
り近づける。厚さまたはドーピングの低減の量は、デバイスの所望の動作特性に
よって決まり、そして、ｐ＋注入領域がベース／ドリフト接合のｐ−ｎ接合の空
乏に及ぼす影響を考慮して決定してよい。ＵＭＯＳＦＥＴの動作特性を決定する
方法は、当業者には周知である。Baliga Power Semiconductor Devices，Ch．7
，pp．335-425を参照されたい。
動作中には本デバイスは、ＵＭＯＳＦＥＴについて上記に説明したように働く
。従って、ｐ領域２２を通って反転層を形成することにより、伝導通路が、ｎ+
ソース領域２８及び２３とｎドリフト領域２１との間に形成される。この反転層
は、ゲート接触３６に正の電圧が印加された時に、ゲートトレンチ２５の側壁に
沿って形成される。しかしながら、順方向阻止モードにおいては、ゲート−ソー
ス間電圧がＦＥＴのしきい電圧未満に低下した時に、増大したドレイン−ソース
間電圧をデバイスにより支えることができる。こうした電圧増大時には、ｐ+注
入領域３０と３１とは、隣接するｐ+領域を横切って空乏を拡散させることによ
り、ゲート酸化物のコーナー部での電界集中を低減する。従ってゲート酸化物の
コーナー部での電界集中は低減し、順方向阻止モードにおけるデバイスの破壊は
、ゲート酸化物のコーナー部ではなく、バルク半導体中で起きる。ゲート酸化物
コーナー部からバルク半導体へのこの破壊の移動は、破壊電圧を増大させ、そし
て、それにより、デバイスが支えることができる順方向阻止モード電圧を増大さ
せる。以上、図面と明細書において、本発明の典型的で好適な実施例を開示し、
また、具体的な用語を用いたが、これは一般的かつ説明の意味でのみ使用するも
のであって、限定のためではなく、本発明の範囲は以下の請求の範囲で述べる。
【手続補正書】特許法第１８４条の８第１項
【提出日】平成１０年４月２９日（１９９８．４．２９）
【補正内容】
請求の範囲
１． ゲートトレンチ（２５）と該ゲートトレンチ（２５）に隣接するソース接
触（３４、３８）とを有する炭化ケイ素金属絶縁体半導体電界効果トランジスタ
の単位セルにおいて：
ｎ型炭化ケイ素ドリフト層（２１）と；
該炭化ケイ素ドリフト層よりも高いキャリア濃度を有するｐ型炭化ケイ素ベー
ス層（２２）と；
前記炭化ケイ素ドリフト層中に、前記ソース接触（３４、３８）の下でかつ前
記ゲートトレンチ（２５）に隣接して形成され、かつ、前記ゲートトレンチ（２
５）の底部の下に延在する炭化ケイ素のｐ型領域（３０、３１）と；
を備える単位セル。
２． ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板（２０）と、該基板
は上面と該上面の反対側の下面とを有することと；
前記ドリフト層は、前記基板の前記上面に接して形成されたｎ型伝導性炭化ケ
イ素の第一のエピタキシャル層（２１）を含むことと、前記基板のキャリア濃度
は、前記第一のエピタキシャル層のキャリア濃度よりも高いことと；
前記ベース層は、前記第一のエピタキシャル層上に形成されたｐ型伝導性炭化
ケイ素の第二のエピタキシャル層（２２）を含むことと；
前記ゲートトレンチ（２５）は、前記第二のエピタキシャル層を通って前記第
一のエピタキシャル層の中へと下方に延在する第一のトレンチを含み、該トレン
チは側壁と底部とを有することと；
前記第一のトレンチとの間にベース領域を形成するように、前記第一のトレン
チに隣接し、かつ、前記第二のエピタキシャル層を通って前記第一のエピタキシ
ャル層の中へと下方に延在する第二のトレンチ（２７）と、該第二のトレンチは
側壁と底部とを有することと；
前記第一のトレンチ（２５）と前記第二のトレンチ（２７）との間に、かつ、
前記第二のエピタキシャル層（２２）に隣接して形成された、ｎ型伝導性炭化ケ
イ素の領域（２３）と、該ｎ型伝導性領域は前記第一と前記第二のエピタキシャ
ル層よりも高いキャリア濃度を有することと、前記ｎ型領域は前記第二のエピタ
キシャル層（２２）の反対側の上面を有することと；
前記第一のトレンチの前記側壁と前記底部とに接して形成され、かつ、前記第
一と前記第二のトレンチとの間の前記ｎ型領域の前記上面の上に延在して、ゲー
ト絶縁体層を作る絶縁体層（２６）と、前記第一のトレンチの底部上に形成され
た前記ゲート絶縁体層の上面は前記第二のエピタキシャル層の下面の下にあるこ
とと；
前記ｐ型伝導性炭化ケイ素の領域（３０）は、前記第一のエピタキシャル層（
２１）中に前記第二のトレンチ（２７）の下に形成されたｐ型伝導性炭化ケイ素
の領域を含み、該ｐ型伝導性炭化ケイ素の領域は、前記第二のエピタキシャル層
よりも高いキャリア濃度を有することと；
前記基板（２０）の前記下面に接して形成されて、ドレイン接触を形成するオ
ーム接触（３２）と；
前記第二のトレンチ（２７）の前記側壁と前記底部とに接して形成され、かつ
、前記第一と前記第二のトレンチとの間のｎ型領域の前記上面の上に延在して、
ソース接触を形成するオーム接触（３４）と；
前記第一のトレンチ中に形成されてゲート接触を形成する伝導層（３６）と；
を備える、請求項１に記載の金属絶縁体半導体トランジスタの単位セル。
３． ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板（２０）と、該基板
は上面と該上面の反対側の下面とを有することと；
前記ドリフト層は、前記基板の前記上面に接して形成されたｎ型伝導性炭化ケ
イ素の第一のエピタキシャル層（２１）を含むことと、前記基板（２０）のキャ
リア濃度は、前記第一のエピタキシャル層のキャリア濃度よりも高いことと；
前記ベース層は、前記第一のエピタキシャル層（２１）上に形成されたｐ型伝
導性炭化ケイ素の第二のエピタキシャル層（２２）を含むことと；
前記ゲートトレンチは、前記第二のエピタキシャル層（２２）を通って前記第
一のエピタキシャル層（２１）の中へと下方に延在する第一のトレンチ（２５）
を含み、該トレンチは側壁と底部とを有することと；
前記第二のエピタキシャル層（２２）中に前記第一のトレンチ（２５）に隣接
して形成され、かつ、前記第二のエピタキシャル層（２２）の上面にまで延在し
て、前記第二のエピタキシャル層（２２）中にｎ型伝導性炭化ケイ素の上面を有
する領域を作るｎ型伝導性炭化ケイ素の領域（２８）と、該ｎ型伝導性炭化ケイ
素の領域（２８）は前記第一のエピタキシャル層よりも高いキャリア濃度を有す
ることと；
前記第一のトレンチ（２５）の前記側壁と前記底部とに接して形成され、かつ
、前記第二のエピタキシャル層（２２）中に形成された前記ｎ型伝導性炭化ケイ
素の前記上面の上に延在して、ゲート絶縁体層を作る絶縁体層（２６）と、前記
第一のトレンチ（２５）の底部上に形成された前記ゲート絶縁体層の上面は前記
第二のエピタキシャル層（２２）の下にあることと；
前記基板（２０）の前記下面に接して形成されて、ドレイン接触を形成するオ
ーム接触（３２）と；
前記第二のエピタキシャル層（２２）の前記上面に接して形成され、かつ、前
記第二のエピタキシャル層の前記ｎ型伝導性領域（２８）の前記上面に接触して
、ソース接触を形成し、その結果、前記ｎ型伝導性炭化ケイ素の領域を前記ｐ型
伝導性第二のエピタキシャル層に電気的に接続するオーム接触（３８）と；
前記ｐ型伝導性炭化ケイ素の領域は、前記第一のエピタキシャル層（２１）中
に前記ソース接触（３８）の下に形成されたｐ型伝導性炭化ケイ素の領域（３１
）を含み、該ｐ型伝導性炭化ケイ素の領域（３１）は、前記第二のエピタキシャ
ル層（２２）よりも高いキャリア濃度を有することと；
前記第一のトレンチ中に形成されてゲート接触を形成する伝導層（３６）と；
を備える、請求項１に記載の金属絶縁体半導体トランジスタの単位セル。
４．前記ｎ型領域（２３）は、前記第二のエピタキシャル層（２２）上に形成
されかつ前記第二のエピタキシャル層の反対側の上面を有するｎ型炭化ケイ素の
第三のエピタキシャル層を含み、かつ、前記第一と前記第二のトレンチは、前記
第三と前記第二のエピタキシャル層を通って下方に延在する、請求項２に記載の
炭化ケイ素金属酸化物半導体電界効果トランジスタの単位セル。
５． 前記第二のエピタキシャル層（２２）中に前記ソース接触（３８）の下に
形成され、かつ、前記第二のエピタキシャル層よりも高いキャリア濃度を有する
、ｐ型伝導性炭化ケイ素の第二の領域（２９）をさらに備える、請求項３に記載
の炭化ケイ素金属絶縁体半導体電界効果トランジスタの単位セル。
６． 前記ｐ型炭化ケイ素ベース層は厚さ約５μｍ未満を有する、前出の請求項
のいずれか一項に記載の炭化ケイ素金属絶縁体半導体電界効果トランジスタの単
位セル。
７． 前記ｐ型炭化ケイ素ベース層は、キャリア濃度約２×１０18cm-3未満を有
する、前出の請求項のいずれか一項に記載の炭化ケイ素金属絶縁体半導体電界効
果トランジスタの単位セル。
８． 前記絶縁体層は酸化物層を含む、請求項２、３、４、５、６または７に記
載の炭化ケイ素金属絶縁体半導体電界効果トランジスタの単位セル。
９． 前記第一のエピタキシャル層（２１）と前記基板（２０）との間に形成さ
れたｎ型炭化ケイ素の緩衝層（２４）をさらに備える、請求項２、３、４、５、
６、７または８に記載の炭化ケイ素金属絶縁体半導体電界効果トランジスタの単
位セル。
１０． 前記炭化ケイ素は４Ｈ炭化ケイ素を含む、前出の請求項のいずれか一項
に記載の炭化ケイ素金属酸化物半導体電界効果トランジスタの単位セル。
１１． 前出の請求項のいずれか一項の単位セルを複数個備える、炭化ケイ素金
属絶縁体半導体トランジスタ。
１２． 単位セルはゲートトレンチの中心軸に関して鏡映している、前出のいず
れかのセルの単位セルを含む金属酸化物半導体トランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，
ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ
Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ
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Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ
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ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，Ｖ
Ｎ
【要約の続き】
ャル層の下面の下にある。ｐ型伝導性炭化ケイ素の領域
を、第一のエピタキシャル層中に第二のトレンチの下に
形成する。ゲートとソース接触とを、各々第一と第二の
トレンチ中に形成し、及び、ドレイン接触を基板に接し
て形成する。好ましくはゲート絶縁体層は、形成される
トランジスタが金属酸化物電界効果トランジスタである
ような酸化物である。
Claims (1)
- 【特許請求の範囲】 １． ｕ字形ゲートトレンチと； ｎ型炭化ケイ素ドリフト層と； 該炭化ケイ素ドリフト層よりも高いキャリア濃度を有するｐ型炭化ケイ素ベー ス層と； 前記ゲートトレンチのコーナー部での電界集中を防ぐように、前記炭化ケイ素 ドリフト層中に前記ｕ字形ゲートトレンチと隣接しかつ接触せずに形成され、か つ、前記ｕ字形ゲートトレンチの底部の下の深さにまで延在するｐ型領域と； を備える炭化ケイ素金属絶縁体半導体電界効果トランジスタ。 ２． 前記ｐ型炭化ケイ素ベース層は、前記トランジスタのオン状態抵抗を低減 し同時に前記ベース層のバックデプレションを防ぐように選択された、前記炭化 ケイ素ベース層のキャリア濃度と前記炭化ケイ素ベース層の厚さとの少なくとも １つを有する、請求項１に記載の炭化ケイ素金属絶縁体半導体電界効果トランジ スタ。 ３． 前記ｐ型炭化ケイ素ベース層は、前記炭化ケイ素ドリフト層中に形成され る前記ｐ型炭化ケイ素領域を有さない対応する炭化ケイ素電界効果トランジスタ 中のバックデプレションを防ぐのに必要な厚さよりも少ない厚さを有する、請求 項２に記載の炭化ケイ素金属絶縁体半導体電界効果トランジスタ。 ４． 前記ｐ型炭化ケイ素ベース層は厚さ約５μｍ未満を有する、請求項１に記 載の炭化ケイ素金属絶縁体半導体電界効果トランジスタ。 ５． 前記ｐ型炭化ケイ素ベース層は、キャリア濃度約２×１０18cm-3未満を有 する、請求項１に記載の炭化ケイ素金属絶縁体半導体電界効果トランジスタ。 ６． 金属絶縁体半導体トランジスタの単位セルにおいて： ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板と、該基板は上面と該上 面の反対側の下面とを有することと； 前記基板の前記上面に接して形成されたｎ型伝導性炭化ケイ素の第一のエピタ キシャル層と、前記基板のキャリア濃度は前記第一のエピタキシャル層のキャリ ア濃度よりも高いことと、前記第一のエピタキシャル層は前記トランジスタのド リフト層を形成することと； 前記第一のエピタキシャル層上に形成されたｐ型伝導性炭化ケイ素の第二のエ ピタキシャル層と、該第二のエピタキシャル層は前記トランジスタのベース層を 形成することと； 前記第二のエピタキシャル層を通って前記第一のエピタキシャル層の中へと下 方に延在する第一のトレンチと、該トレンチは側壁と底部とを有することと； 前記第一のトレンチとの間にベース領域を形成するように、前記第一のトレン チに隣接し、かつ、前記第二のエピタキシャル層を通って前記第一のエピタキシ ャル層の中へと下方に延在する第二のトレンチと、該第二のトレンチは側壁と底 部とを有することと； 前記第一のトレンチと前記第二のトレンチとの間に、かつ、前記第二のエピタ キシャル層に隣接して形成されたｎ型伝導性の領域と、該ｎ型伝導性領域は前記 第一と前記第二のエピタキシャル層よりも高いキャリア濃度を有することと、前 記ｎ型領域は前記第二のエピタキシャル層の反対側の上面を有することと； 前記第一のトレンチの前記側壁と前記底部とに接して形成され、かつ、前記第 一と前記第二のトレンチとの間の前記ｎ型領域の前記上面の上に延在して、ゲー ト絶緑体層を作る絶緑体層と、前記第一のトレンチの底部上に形成された前記ゲ ート酸化物層の上面は前記第二のエピタキシャル層の下面の下にあることと； 前記第一のエピタキシャル層中に前記第二のトレンチの下に形成されたｐ型伝 導性炭化ケイ素の領域と、該ｐ型伝導性炭化ケイ素の領域は、前記第二のエピタ キシャル層よりも高いキャリア濃度を有することと； 前記基板の前記下面に接して形成されて、ドレイン接触を形成するオーム接触 と； 前記第二のトレンチの前記側壁と前記底部とに接して形成され、かつ、前記第 一と前記第二のトレンチとの間の前記ｎ型領域の前記上面の上に延在して、ソー ス接触を形成するオーム接触と； 前記第一のトレンチ中に形成されてゲート接触を形成する伝導層と； を備える単位セル。 ７． 前記第二のエピタキシャル層は厚さ約５μｍ未満を有する、請求項６に記 載 の炭化ケイ素金属絶縁体半導体電界効果トランジスタの単位セル。 ８． 前記第二のエピタキシャル層は、キャリア濃度約２×１０18cm-3未満を有 する、請求項６に記載の炭化ケイ素金属絶縁体半導体電界効果トランジスタの単 位セル。 ９． 請求項６の単位セルを複数個備える、炭化ケイ素金属絶縁体半導体トラン ジスタ。 １０． 前記絶縁層は酸化物層を含む、請求項６に記載の炭化ケイ素金属絶縁体 半導体電界効果トランジスタの単位セル。 １１． 前記ｎ型領域は、前記第二のエピタキシャル層上に形成されかつ前記第 二のエピタキシャル層の反対側の上面を有するｎ型炭化ケイ素の第三のエピタキ シャル層を含み、かつ、前記第一と前記第二のトレンチは、前記第三と前記第二 のエピタキシャル層を通って下方に延在する、請求項１０に記載の炭化ケイ素金 属酸化物半導体電界効果トランジスタの単位セル。 １２． 前記第一のエピタキシャル層と前記基板との間に形成されたｎ型炭化ケ イ素の緩衝層をさらに備える、請求項６に記載の炭化ケイ素金属絶縁体半導体電 界効果トランジスタの単位セル。 １３． 金属酸化物半導体トランジスタにおいて： ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板と、該基板は上面と該上 面の反対側の下面とを有することと； 前記基板の前記上面に接して形成されたｎ型伝導性炭化ケイ素の第一のエピタ キシャル層と、前記基板のキャリア濃度は前記第一のエピタキシャル層のキャリ ア濃度よりも高いことと； 前記第一のエピタキシャル層上に形成されたｐ型伝導性炭化ケイ素の第二のエ ピタキシャル層と； 前記第二のエピタキシャル層を通って前記第一のエピタキシャル層の中へと下 方に延在する第一のトレンチと、該トレンチは側壁と底部とを有することと； 前記第一のトレンチとの間にベース領域を形成するように、前記第一のトレン チに隣接し、かつ、前記第二のエピタキシャル層を通って前記第一のエピタキシ ャル層の中へと下方に延在する第二のトレンチと、該第二のトレンチは側壁と底 部とを有することと； 前記第一のトレンチに隣接しかつ前記第二のトレンチの反対側の第三のトレン チであり、この結果、前記第一のトレンチは前記第二のトレンチと前記第三のト レンチとの間に配置されるような第三のトレンチと、該第三のトレンチは前記第 二のエピタキシャル層を通って前記第一のエピタキシャル層の中へと下方に延在 することと、前記第三のトレンチは側壁と底部とを有することと； 前記第一と前記第二のトレンチと前記第一と前記第三のトレンチとの間に、か つ、前記第二のエピタキシャル層に隣接して形成されたｎ型伝導性炭化ケイ素の 領域と、該ｎ型伝導性炭化ケイ素の領域は前記第一と前記第二のエピタキシャル 層よりも高いキャリア濃度を有することと、前記ｎ型伝導性炭化ケイ素の領域は 前記第二のエピタキシャル層の反対側の上面を有することと； 前記第一のトレンチの前記側壁と前記底部とに接して形成され、かつ、前記第 一と前記第二のトレンチとの間の前記ｎ型伝導性炭化ケイ素の領域の前記上面の 上に延在して、ゲート酸化物層を作る酸化物層と、前記第一のトレンチの底部上 に形成された前記ゲート酸化物層の上面は前記第二のエピタキシャル層の下にあ ることと； 前記第一のエピタキシャル層中に前記第二のトレンチと前記第三のトレンチと の下に形成されたｐ型伝導性炭化ケイ素の領域と、該ｐ型伝導性炭化ケイ素の領 域は、前記第二のエピタキシャル層よりも高いキャリア濃度を有することと； 前記基板の前記下面に接して形成されて、ドレイン接触を形成するオーム性ド レイン接触と； 前記第二のトレンチの前記側壁と前記底部とに接して形成され、かつ、前記第 一と前記第二のトレンチとの間の前記ｎ型伝導性炭化ケイ素の領域の前記上面の 上に延在して、ソース接触を形成するオーム性ソース接触と； 前記第三のトレンチの前記側壁と前記底部とに接して形成され、かつ、前記オ ーム性ソース接触に電気的に接続したオーム接触と； 前記第一のトレンチ中に前記酸化物層に接して形成されてゲート接触を形成す る伝導層と； を備えるトランジスタ。 １４． 前記第二のエピタキシャル層は厚さ約５μｍ未満を有する、請求項１３ に記載の炭化ケイ素金属酸化物半導体電界効果トランジスタ。 １５． 前記第二のエピタキシャル層は、キャリア濃度約２×１０18cm-3未満を 有する、請求項１３に記載の炭化ケイ素金属酸化物半導体電界効果トランジスタ 。 １６． 前記第一のエピタキシャル層と前記基板との間に形成されたｎ型伝導性 炭化ケイ素の緩衝層をさらに備える、請求項１３に記載の炭化ケイ素金属酸化物 半導体電界効果トランジスタ。 １７． 前記ｎ型領域は、前記第二のエピタキシャル層上に形成されかつ前記第 二のエピタキシャル層の反対側の上面を有するｎ型炭化ケイ素の第三のエピタキ シャル層を含み、かつ、前記第一と前記第二のトレンチは、前記第三と前記第二 のエピタキシャル層を通って下方に延在する、請求項１６に記載の炭化ケイ素金 属酸化物半導体電界効果トランジスタ。 １８． 前記炭化ケイ素は４Ｈ炭化ケイ素を含む、請求項１３に記載の炭化ケイ 素金属酸化物半導体電界効果トランジスタ。 １９． 金属絶縁体半導体トランジスタの単位セルにおいて： ｎ型伝導性炭化ケイ素のバルク単結晶炭化ケイ素基板と、該基板は上面と該上 面の反対側の下面とを有することと； 前記基板の前記上面に接して形成されたｎ型伝導性炭化ケイ素の第一のエピタ キシャル層と、前記基板のキャリア濃度は前記第一と前記第二のエピタキシャル 層のキャリア濃度よりも高いことと； 前記第一のエピタキシャル層上に形成されたｐ型伝導性炭化ケイ素の第二のエ ピタキシャル層と； 前記第二のエピタキシャル層を通って前記第一のエピタキシャル層の中へと下 方に延在する第一のトレンチと、該トレンチは側壁と底部とを有することと； 前記第二のエピタキシャル層中に前記第一のトレンチに隣接して形成され、か つ、前記第二のエピタキシャル層の上面にまで延在して、前記第二のエピタキシ ャル層中にｎ型伝導性炭化ケイ素の上面を有する領域を作るｎ型伝導性炭化ケイ 素の領域と、該ｎ型伝導性炭化ケイ素の領域は前記第一と前記第二のエピタキシ ャル層よりも高いキャリア濃度を有することと； 前記第一のトレンチの前記側壁と前記底部とに接して形成され、かつ、前記第 二のエピタキシャル層中に形成された前記ｎ型伝導性炭化ケイ素の前記上面の上 に延在して、ゲート酸化物層を作る絶緑体層と、前記第一のトレンチの底部上に 形成された前記ゲート絶縁体層の上面は前記第二のエピタキシャル層の下にある ことと； 前記基板の前記下面に接して形成されて、ドレイン接触を形成するオーム接触 と； 前記第二のエピタキシャル層の前記上面に接して形成され、かつ、前記第二の エピタキシャル層の前記ｎ型伝導性領域の前記上面に接触して、ソース接触を形 成し、その結果、前記ｎ型伝導性炭化ケイ素の領域を前記ｐ型伝導性第二のエピ タキシャル層に電気的に接続するオーム接触と； 前記第一のエピタキシャル層中に、前記第一のトレンチに隣接しかつ接触して いない前記ソース接触の下に形成された、ｐ型伝導性炭化ケイ素の領域と、該ｐ 型伝導性炭化ケイ素の領域は、前記第二のエピタキシャル層よりも高いキャリア 濃度を有することと； 前記第一のトレンチ中に形成されてゲート接触を形成する伝導層と； を備える単位セル。 ２０． 前記第二のエピタキシャル層は厚さ約５μｍ未満を有する、請求項１９ に記載の炭化ケイ素金属絶縁体半導体電界効果トランジスタの単位セル。 ２１． 前記第二のエピタキシャル層は、キャリア濃度約２×１０18cm-3未満を 有する、請求項１９に記載の炭化ケイ素金属絶縁体半導体電界効果トランジスタ の単位セル。 ２２． 請求項１９の単位セルを複数個備える、炭化ケイ素金属絶縁体半導体ト ランジスタ。 ２３． 前記絶縁層は酸化物層を含む、請求項１９に記載の炭化ケイ素金属絶縁 体半導体電界効果トランジスタの単位セル。 ２４ 前記第二のエピタキシャル層中に前記ソース接触の下に形成され、かつ、 前記第二のエピタキシャル層よりも高いキャリア濃度を有する、ｐ型伝導性炭化 ケイ素の第二の領域をさらに備える、請求項１９に記載の炭化ケイ素金属絶縁体 半導体電界効果トランジスタの単位セル。 ２５． 前記炭化ケイ素は４Ｈ炭化ケイ素を含む、請求項１９に記載の炭化ケイ 素金属絶縁体半導体電界効果トランジスタの単位セル。 ２６． 前記第一のエピタキシャル層と前記基板との間に形成されたｎ型伝導性 炭化ケイ素の緩衝層をさらに備える、請求項１９に記載の炭化ケイ素金属絶縁体 半導体電界効果トランジスタの単位セル。
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Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010539728A (ja) * | 2007-09-18 | 2010-12-16 | クリー・インコーポレーテッド | 絶縁ゲートバイポーラ導電トランジスタ（ｉｂｃｔ）および関連する製作方法 |
| JP2011044513A (ja) * | 2009-08-20 | 2011-03-03 | National Institute Of Advanced Industrial Science & Technology | 炭化珪素半導体装置 |
| JP2011091086A (ja) * | 2009-10-20 | 2011-05-06 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012044167A (ja) * | 2010-08-12 | 2012-03-01 | Infineon Technologies Austria Ag | 炭化珪素トレンチ半導体装置 |
| JP2012243985A (ja) * | 2011-05-20 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | 半導体装置及びその製造方法 |
| WO2013172116A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| WO2013172115A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| US9012923B2 (en) | 2013-08-01 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2015128180A (ja) * | 2010-12-10 | 2015-07-09 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP2015228513A (ja) * | 2011-02-02 | 2015-12-17 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2016521461A (ja) * | 2013-05-17 | 2016-07-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | Ｍｏｓ型電界効果トランジスタ、およびその製造方法 |
| JP2016154236A (ja) * | 2008-12-25 | 2016-08-25 | ローム株式会社 | 半導体装置 |
| US9608074B2 (en) | 2013-09-17 | 2017-03-28 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
| US9620593B2 (en) | 2011-02-02 | 2017-04-11 | Rohm Co., Ltd. | Semiconductor device |
| US9837531B2 (en) | 2008-12-25 | 2017-12-05 | Rohm Co., Ltd. | Semiconductor device |
| US10192960B2 (en) | 2013-07-26 | 2019-01-29 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
Families Citing this family (176)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180958B1 (en) * | 1997-02-07 | 2001-01-30 | James Albert Cooper, Jr. | Structure for increasing the maximum voltage of silicon carbide power transistors |
| US6281547B1 (en) * | 1997-05-08 | 2001-08-28 | Megamos Corporation | Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask |
| US6121633A (en) * | 1997-06-12 | 2000-09-19 | Cree Research, Inc. | Latch-up free power MOS-bipolar transistor |
| US5969378A (en) * | 1997-06-12 | 1999-10-19 | Cree Research, Inc. | Latch-up free power UMOS-bipolar transistor |
| US6110799A (en) | 1997-06-30 | 2000-08-29 | Intersil Corporation | Trench contact process |
| US6037628A (en) * | 1997-06-30 | 2000-03-14 | Intersil Corporation | Semiconductor structures with trench contacts |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5909618A (en) | 1997-07-08 | 1999-06-01 | Micron Technology, Inc. | Method of making memory cell with vertical transistor and buried word and body lines |
| WO1999005728A1 (en) | 1997-07-25 | 1999-02-04 | Nichia Chemical Industries, Ltd. | Nitride semiconductor device |
| JPH1174513A (ja) * | 1997-08-28 | 1999-03-16 | Nec Kansai Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US5831289A (en) * | 1997-10-06 | 1998-11-03 | Northrop Grumman Corporation | Silicon carbide gate turn-off thyristor arrangement |
| US6559467B2 (en) | 1997-11-18 | 2003-05-06 | Technologies And Devices International, Inc. | P-n heterojunction-based structures utilizing HVPE grown III-V compound layers |
| US6472300B2 (en) | 1997-11-18 | 2002-10-29 | Technologies And Devices International, Inc. | Method for growing p-n homojunction-based structures utilizing HVPE techniques |
| US6479839B2 (en) | 1997-11-18 | 2002-11-12 | Technologies & Devices International, Inc. | III-V compounds semiconductor device with an AlxByInzGa1-x-y-zN non continuous quantum dot layer |
| US6476420B2 (en) | 1997-11-18 | 2002-11-05 | Technologies And Devices International, Inc. | P-N homojunction-based structures utilizing HVPE growth III-V compound layers |
| US6559038B2 (en) | 1997-11-18 | 2003-05-06 | Technologies And Devices International, Inc. | Method for growing p-n heterojunction-based structures utilizing HVPE techniques |
| US20020047135A1 (en) * | 1997-11-18 | 2002-04-25 | Nikolaev Audrey E. | P-N junction-based structures utilizing HVPE grown III-V compound layers |
| US6599133B2 (en) | 1997-11-18 | 2003-07-29 | Technologies And Devices International, Inc. | Method for growing III-V compound semiconductor structures with an integral non-continuous quantum dot layer utilizing HVPE techniques |
| US6890809B2 (en) * | 1997-11-18 | 2005-05-10 | Technologies And Deviles International, Inc. | Method for fabricating a P-N heterojunction device utilizing HVPE grown III-V compound layers and resultant device |
| US6849862B2 (en) * | 1997-11-18 | 2005-02-01 | Technologies And Devices International, Inc. | III-V compound semiconductor device with an AlxByInzGa1-x-y-zN1-a-bPaAsb non-continuous quantum dot layer |
| US6555452B2 (en) | 1997-11-18 | 2003-04-29 | Technologies And Devices International, Inc. | Method for growing p-type III-V compound material utilizing HVPE techniques |
| JP4192281B2 (ja) * | 1997-11-28 | 2008-12-10 | 株式会社デンソー | 炭化珪素半導体装置 |
| US6297531B2 (en) * | 1998-01-05 | 2001-10-02 | International Business Machines Corporation | High performance, low power vertical integrated CMOS devices |
| JP3216804B2 (ja) * | 1998-01-06 | 2001-10-09 | 富士電機株式会社 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6246083B1 (en) * | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US6124729A (en) * | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6362495B1 (en) | 1998-03-05 | 2002-03-26 | Purdue Research Foundation | Dual-metal-trench silicon carbide Schottky pinch rectifier |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| KR20000013572A (ko) * | 1998-08-11 | 2000-03-06 | 김덕중 | 트렌치형 파워 모스펫 및 그 제조방법 |
| US6621121B2 (en) * | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
| US6194741B1 (en) * | 1998-11-03 | 2001-02-27 | International Rectifier Corp. | MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance |
| JP3770014B2 (ja) | 1999-02-09 | 2006-04-26 | 日亜化学工業株式会社 | 窒化物半導体素子 |
| EP1168539B1 (en) * | 1999-03-04 | 2009-12-16 | Nichia Corporation | Nitride semiconductor laser device |
| US6313482B1 (en) | 1999-05-17 | 2001-11-06 | North Carolina State University | Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein |
| US6218680B1 (en) * | 1999-05-18 | 2001-04-17 | Cree, Inc. | Semi-insulating silicon carbide without vanadium domination |
| US6396080B2 (en) | 1999-05-18 | 2002-05-28 | Cree, Inc | Semi-insulating silicon carbide without vanadium domination |
| US20030060013A1 (en) * | 1999-09-24 | 2003-03-27 | Bruce D. Marchant | Method of manufacturing trench field effect transistors with trenched heavy body |
| US6461918B1 (en) * | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
| JP2001284584A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6504176B2 (en) * | 2000-04-06 | 2003-01-07 | Matshushita Electric Industrial Co., Ltd. | Field effect transistor and method of manufacturing the same |
| US6686616B1 (en) * | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
| GB2363519A (en) * | 2000-06-15 | 2001-12-19 | Zetex Plc | Trench MOSFET structure |
| US7745289B2 (en) * | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6696726B1 (en) * | 2000-08-16 | 2004-02-24 | Fairchild Semiconductor Corporation | Vertical MOSFET with ultra-low resistance and low gate charge |
| US6916745B2 (en) * | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US7345342B2 (en) * | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7132712B2 (en) * | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6710403B2 (en) * | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US6818513B2 (en) * | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| FI120310B (fi) * | 2001-02-13 | 2009-09-15 | Valtion Teknillinen | Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä |
| JP2002270840A (ja) * | 2001-03-09 | 2002-09-20 | Toshiba Corp | パワーｍｏｓｆｅｔ |
| DE10118405A1 (de) * | 2001-04-12 | 2002-10-24 | Infineon Technologies Ag | Heterostruktur-Bauelement |
| US6507046B2 (en) | 2001-05-11 | 2003-01-14 | Cree, Inc. | High-resistivity silicon carbide substrate for semiconductor devices with high break down voltage |
| EP1403404A4 (en) * | 2001-06-04 | 2007-08-01 | New Ind Res Organization | SINGLE CRYSTAL SILICON CARBIDE AND PROCESS FOR PRODUCING THE SAME |
| US6569738B2 (en) * | 2001-07-03 | 2003-05-27 | Siliconix, Inc. | Process for manufacturing trench gated MOSFET having drain/drift region |
| GB2379987B (en) * | 2001-07-27 | 2004-04-21 | Hewlett Packard Co | Monitoring of user response to performances |
| US7736976B2 (en) * | 2001-10-04 | 2010-06-15 | Vishay General Semiconductor Llc | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
| US6649477B2 (en) * | 2001-10-04 | 2003-11-18 | General Semiconductor, Inc. | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
| US7061066B2 (en) * | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| US6906350B2 (en) | 2001-10-24 | 2005-06-14 | Cree, Inc. | Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
| KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US6686244B2 (en) * | 2002-03-21 | 2004-02-03 | General Semiconductor, Inc. | Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step |
| US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
| US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
| TWI320571B (en) | 2002-09-12 | 2010-02-11 | Qs Semiconductor Australia Pty Ltd | Dynamic nonvolatile random access memory ne transistor cell and random access memory array |
| US7033891B2 (en) * | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
| US7576388B1 (en) * | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US6804142B2 (en) | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
| US6956239B2 (en) * | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
| US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
| US7038260B1 (en) * | 2003-03-04 | 2006-05-02 | Lovoltech, Incorporated | Dual gate structure for a FET and method for fabricating same |
| JP3971327B2 (ja) * | 2003-03-11 | 2007-09-05 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| US7638841B2 (en) * | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| EP1519419B1 (en) * | 2003-09-24 | 2018-02-21 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100994719B1 (ko) * | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) * | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| JP4039376B2 (ja) * | 2004-03-09 | 2008-01-30 | 日産自動車株式会社 | 半導体装置 |
| US20050199918A1 (en) * | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
| US7352036B2 (en) * | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| KR100582374B1 (ko) * | 2004-09-08 | 2006-05-22 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
| EP1641030B1 (en) * | 2004-09-28 | 2012-01-11 | Nissan Motor Co., Ltd. | Method of manufacturing a semiconductor device |
| JP4913336B2 (ja) * | 2004-09-28 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7265415B2 (en) * | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| US7238224B2 (en) * | 2004-10-29 | 2007-07-03 | Hewlett-Packard Development Company, L.P. | Fluid-gas separator |
| US20060091606A1 (en) * | 2004-10-28 | 2006-05-04 | Gary Paugh | Magnetic building game |
| US7265399B2 (en) * | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
| US7348612B2 (en) * | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
| US7326962B2 (en) * | 2004-12-15 | 2008-02-05 | Cree, Inc. | Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same |
| JP2006202931A (ja) | 2005-01-20 | 2006-08-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7504306B2 (en) | 2005-04-06 | 2009-03-17 | Fairchild Semiconductor Corporation | Method of forming trench gate field effect transistor with recessed mesas |
| EP1724822A3 (en) * | 2005-05-17 | 2007-01-24 | Sumco Corporation | Semiconductor substrate and manufacturing method thereof |
| US7414268B2 (en) | 2005-05-18 | 2008-08-19 | Cree, Inc. | High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities |
| US8203185B2 (en) * | 2005-06-21 | 2012-06-19 | Cree, Inc. | Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods |
| JP2007013058A (ja) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | 半導体装置 |
| US7385248B2 (en) * | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| US7402844B2 (en) * | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
| US7728403B2 (en) * | 2006-05-31 | 2010-06-01 | Cree Sweden Ab | Semiconductor device |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US7728402B2 (en) | 2006-08-01 | 2010-06-01 | Cree, Inc. | Semiconductor devices including schottky diodes with controlled breakdown |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| JP5645404B2 (ja) | 2006-08-17 | 2014-12-24 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 高電力絶縁ゲート・バイポーラ・トランジスタ |
| US7646043B2 (en) * | 2006-09-28 | 2010-01-12 | Cree, Inc. | Transistors having buried p-type layers coupled to the gate |
| US7476932B2 (en) * | 2006-09-29 | 2009-01-13 | The Boeing Company | U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices |
| JP4844330B2 (ja) * | 2006-10-03 | 2011-12-28 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8421148B2 (en) * | 2007-09-14 | 2013-04-16 | Cree, Inc. | Grid-UMOSFET with electric field shielding of gate oxide |
| WO2009039441A1 (en) | 2007-09-21 | 2009-03-26 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JP2009094203A (ja) * | 2007-10-05 | 2009-04-30 | Denso Corp | 炭化珪素半導体装置 |
| US8084813B2 (en) * | 2007-12-03 | 2011-12-27 | Cree, Inc. | Short gate high power MOSFET and method of manufacture |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| JP5721308B2 (ja) | 2008-03-26 | 2015-05-20 | ローム株式会社 | 半導体装置 |
| JP5617175B2 (ja) * | 2008-04-17 | 2014-11-05 | 富士電機株式会社 | ワイドバンドギャップ半導体装置とその製造方法 |
| TWI362769B (en) * | 2008-05-09 | 2012-04-21 | Univ Nat Chiao Tung | Light emitting device and fabrication method therefor |
| US8232558B2 (en) | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US7800196B2 (en) * | 2008-09-30 | 2010-09-21 | Northrop Grumman Systems Corporation | Semiconductor structure with an electric field stop layer for improved edge termination capability |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| KR20100073665A (ko) * | 2008-12-23 | 2010-07-01 | 주식회사 동부하이텍 | 트렌치형 ｍｏｓｆｅｔ 소자 및 방법 |
| JP5588670B2 (ja) * | 2008-12-25 | 2014-09-10 | ローム株式会社 | 半導体装置 |
| US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8629509B2 (en) | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8541787B2 (en) | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
| JP2011134910A (ja) | 2009-12-24 | 2011-07-07 | Rohm Co Ltd | ＳｉＣ電界効果トランジスタ |
| WO2011109559A2 (en) | 2010-03-02 | 2011-09-09 | Kyle Terrill | Structures and methods of fabricating dual gate devices |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| CN102403256B (zh) * | 2010-09-08 | 2014-02-26 | 上海华虹宏力半导体制造有限公司 | 赝埋层及制造方法、深孔接触及三极管 |
| US20120080748A1 (en) * | 2010-09-30 | 2012-04-05 | Force Mos Technology Co., Ltd. | Trench mosfet with super pinch-off regions |
| US20120146111A1 (en) * | 2010-12-14 | 2012-06-14 | Shu-Ming Chang | Chip package and manufacturing method thereof |
| US8487371B2 (en) | 2011-03-29 | 2013-07-16 | Fairchild Semiconductor Corporation | Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| EP2602829A1 (en) * | 2011-12-07 | 2013-06-12 | Nxp B.V. | Trench-gate resurf semiconductor device and manufacturing method |
| TWI470802B (zh) | 2011-12-21 | 2015-01-21 | Ind Tech Res Inst | 溝槽式金氧半導體電晶體元件及其製造方法 |
| JP6111673B2 (ja) | 2012-07-25 | 2017-04-12 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| KR101382323B1 (ko) * | 2012-11-01 | 2014-04-08 | 현대자동차 주식회사 | 반도체 소자의 제조 방법 |
| KR101382328B1 (ko) * | 2012-11-01 | 2014-04-08 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| TWI520337B (zh) | 2012-12-19 | 2016-02-01 | 財團法人工業技術研究院 | 階梯溝渠式金氧半場效電晶體及其製造方法 |
| KR101920717B1 (ko) | 2013-01-14 | 2018-11-21 | 삼성전자주식회사 | 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법 |
| JP5772842B2 (ja) | 2013-01-31 | 2015-09-02 | 株式会社デンソー | 炭化珪素半導体装置 |
| JP6127628B2 (ja) * | 2013-03-21 | 2017-05-17 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| KR101490937B1 (ko) * | 2013-09-13 | 2015-02-06 | 현대자동차 주식회사 | 쇼트키 배리어 다이오드 및 그 제조 방법 |
| DE102014200429A1 (de) * | 2014-01-13 | 2015-07-16 | Robert Bosch Gmbh | Trench-MOSFET-Transistorvorrichtung, Substrat für Trench-MOSFET-Transistorvorrichtung und entsprechendes Herstellungsverfahren |
| JP6237408B2 (ja) * | 2014-03-28 | 2017-11-29 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US9893176B2 (en) | 2014-12-26 | 2018-02-13 | Fairchild Semiconductor Corporation | Silicon-carbide trench gate MOSFETs |
| US9466709B2 (en) * | 2014-12-26 | 2016-10-11 | Fairchild Semiconductor Corporation | Silicon-carbide trench gate MOSFETs |
| CN106158660A (zh) * | 2015-04-27 | 2016-11-23 | 北大方正集团有限公司 | 沟槽型vdmos制造方法 |
| CN106158661A (zh) * | 2015-04-27 | 2016-11-23 | 北大方正集团有限公司 | 沟槽型vdmos制造方法 |
| JP6367760B2 (ja) * | 2015-06-11 | 2018-08-01 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング装置とその製造方法 |
| KR101807122B1 (ko) | 2015-09-02 | 2018-01-10 | 현대자동차 주식회사 | 반도체 소자의 제조 방법 |
| TWI663725B (zh) | 2017-04-26 | 2019-06-21 | 國立清華大學 | 溝槽式閘極功率金氧半場效電晶體之結構 |
| JP6946764B2 (ja) * | 2017-06-09 | 2021-10-06 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| DE102017128633A1 (de) | 2017-12-01 | 2019-06-06 | Infineon Technologies Ag | Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten |
| CN107994071A (zh) * | 2017-12-11 | 2018-05-04 | 电子科技大学 | 一种异质结沟槽绝缘栅型场效应管 |
| DE102018103973B4 (de) * | 2018-02-22 | 2020-12-03 | Infineon Technologies Ag | Siliziumcarbid-halbleiterbauelement |
| TW202226592A (zh) * | 2020-08-31 | 2022-07-01 | 美商ＧｅｎｅＳｉＣ 半導體股份有限公司 | 經改良之功率器件之設計及製法 |
| US20230282693A1 (en) * | 2022-03-07 | 2023-09-07 | Semiconductor Components Industries, Llc | Trench channel semiconductor devices and related methods |
| CN114628499A (zh) * | 2022-05-17 | 2022-06-14 | 成都功成半导体有限公司 | 一种带有沟槽的碳化硅二极管及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057002A (ja) * | 1991-06-27 | 1993-01-14 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタ |
| JPH07161983A (ja) * | 1993-12-03 | 1995-06-23 | Fuji Electric Co Ltd | 炭化けい素たて型ｍｏｓｆｅｔ |
| JPH088429A (ja) * | 1994-06-22 | 1996-01-12 | Nippondenso Co Ltd | 半導体装置 |
| JPH0936359A (ja) * | 1995-07-20 | 1997-02-07 | Fuji Electric Co Ltd | 炭化けい素縦型ｆｅｔ |
| JPH09213951A (ja) * | 1996-01-30 | 1997-08-15 | Toshiba Corp | 半導体装置 |
Family Cites Families (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5462787A (en) * | 1977-10-28 | 1979-05-21 | Agency Of Ind Science & Technol | Semiconductor device and integrated circuit of the same |
| US4219835A (en) * | 1978-02-17 | 1980-08-26 | Siliconix, Inc. | VMOS Mesa structure and manufacturing process |
| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US4705759B1 (en) * | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| US4571815A (en) * | 1981-11-23 | 1986-02-25 | General Electric Company | Method of making vertical channel field controlled device employing a recessed gate structure |
| US4587712A (en) * | 1981-11-23 | 1986-05-13 | General Electric Company | Method for making vertical channel field controlled device employing a recessed gate structure |
| US4974059A (en) * | 1982-12-21 | 1990-11-27 | International Rectifier Corporation | Semiconductor high-power mosfet device |
| JPS59231862A (ja) * | 1983-06-13 | 1984-12-26 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| US4762806A (en) * | 1983-12-23 | 1988-08-09 | Sharp Kabushiki Kaisha | Process for producing a SiC semiconductor device |
| JPS6161441A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2615390B2 (ja) * | 1985-10-07 | 1997-05-28 | 工業技術院長 | 炭化シリコン電界効果トランジスタの製造方法 |
| JPS6347983A (ja) * | 1986-08-18 | 1988-02-29 | Sharp Corp | 炭化珪素電界効果トランジスタ |
| JPS63136568A (ja) * | 1986-11-27 | 1988-06-08 | Fujitsu Ltd | 半導体装置 |
| EP0279403A3 (en) * | 1987-02-16 | 1988-12-07 | Nec Corporation | Vertical mos field effect transistor having a high withstand voltage and a high switching speed |
| JPH0642546B2 (ja) * | 1987-05-08 | 1994-06-01 | シャープ株式会社 | Ｍｏｓ型半導体装置 |
| US4912063A (en) * | 1987-10-26 | 1990-03-27 | North Carolina State University | Growth of beta-sic thin films and semiconductor devices fabricated thereon |
| US4912064A (en) * | 1987-10-26 | 1990-03-27 | North Carolina State University | Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon |
| CA1313571C (en) * | 1987-10-26 | 1993-02-09 | John W. Palmour | Metal oxide semiconductor field-effect transistor formed in silicon carbide |
| US4865685A (en) * | 1987-11-03 | 1989-09-12 | North Carolina State University | Dry etching of silicon carbide |
| US4981551A (en) * | 1987-11-03 | 1991-01-01 | North Carolina State University | Dry etching of silicon carbide |
| US4893160A (en) * | 1987-11-13 | 1990-01-09 | Siliconix Incorporated | Method for increasing the performance of trenched devices and the resulting structure |
| JP2500807B2 (ja) * | 1988-03-04 | 1996-05-29 | 日産自動車株式会社 | 縦型パワ―ｍｏｓトランジスタ |
| JPH0777262B2 (ja) * | 1988-04-19 | 1995-08-16 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| US5279701A (en) * | 1988-05-11 | 1994-01-18 | Sharp Kabushiki Kaisha | Method for the growth of silicon carbide single crystals |
| JPH0783119B2 (ja) * | 1988-08-25 | 1995-09-06 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2670563B2 (ja) * | 1988-10-12 | 1997-10-29 | 富士通株式会社 | 半導体装置の製造方法 |
| US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US5230768A (en) * | 1990-03-26 | 1993-07-27 | Sharp Kabushiki Kaisha | Method for the production of SiC single crystals by using a specific substrate crystal orientation |
| JP2606404B2 (ja) * | 1990-04-06 | 1997-05-07 | 日産自動車株式会社 | 半導体装置 |
| JP2542448B2 (ja) * | 1990-05-24 | 1996-10-09 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5168331A (en) * | 1991-01-31 | 1992-12-01 | Siliconix Incorporated | Power metal-oxide-semiconductor field effect transistor |
| US5264713A (en) * | 1991-06-14 | 1993-11-23 | Cree Research, Inc. | Junction field-effect transistor formed in silicon carbide |
| US5270554A (en) * | 1991-06-14 | 1993-12-14 | Cree Research, Inc. | High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide |
| US5225032A (en) * | 1991-08-09 | 1993-07-06 | Allied-Signal Inc. | Method of producing stoichiometric, epitaxial, monocrystalline films of silicon carbide at temperatures below 900 degrees centigrade |
| JPH0582792A (ja) * | 1991-09-25 | 1993-04-02 | Toshiba Corp | 半導体装置の製造方法 |
| JP3150376B2 (ja) * | 1991-09-30 | 2001-03-26 | ローム株式会社 | ヘテロ接合バイポーラトランジスタの製法 |
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| JP2837033B2 (ja) * | 1992-07-21 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5910669A (en) * | 1992-07-24 | 1999-06-08 | Siliconix Incorporated | Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof |
| US5506421A (en) * | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
| US5323040A (en) * | 1993-09-27 | 1994-06-21 | North Carolina State University At Raleigh | Silicon carbide field effect device |
| US5396085A (en) * | 1993-12-28 | 1995-03-07 | North Carolina State University | Silicon carbide switching device with rectifying-gate |
| US5471075A (en) * | 1994-05-26 | 1995-11-28 | North Carolina State University | Dual-channel emitter switched thyristor with trench gate |
-
1996
- 1996-06-06 US US08/659,412 patent/US5719409A/en not_active Expired - Lifetime
-
1997
- 1997-05-29 WO PCT/US1997/010224 patent/WO1997047045A1/en active IP Right Grant
- 1997-05-29 AT AT97928031T patent/ATE231288T1/de not_active IP Right Cessation
- 1997-05-29 AU AU32345/97A patent/AU3234597A/en not_active Abandoned
- 1997-05-29 KR KR1019980709957A patent/KR100339794B1/ko active IP Right Grant
- 1997-05-29 EP EP97928031A patent/EP0916160B1/en not_active Expired - Lifetime
- 1997-05-29 DE DE69718477T patent/DE69718477T2/de not_active Expired - Lifetime
- 1997-05-29 CA CA002257232A patent/CA2257232C/en not_active Expired - Fee Related
- 1997-05-29 JP JP50093698A patent/JP3462506B2/ja not_active Expired - Lifetime
- 1997-09-29 US US08/939,710 patent/US5831288A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057002A (ja) * | 1991-06-27 | 1993-01-14 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタ |
| JPH07161983A (ja) * | 1993-12-03 | 1995-06-23 | Fuji Electric Co Ltd | 炭化けい素たて型ｍｏｓｆｅｔ |
| JPH088429A (ja) * | 1994-06-22 | 1996-01-12 | Nippondenso Co Ltd | 半導体装置 |
| JPH0936359A (ja) * | 1995-07-20 | 1997-02-07 | Fuji Electric Co Ltd | 炭化けい素縦型ｆｅｔ |
| JPH09213951A (ja) * | 1996-01-30 | 1997-08-15 | Toshiba Corp | 半導体装置 |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010539728A (ja) * | 2007-09-18 | 2010-12-16 | クリー・インコーポレーテッド | 絶縁ゲートバイポーラ導電トランジスタ（ｉｂｃｔ）および関連する製作方法 |
| US11804545B2 (en) | 2008-12-25 | 2023-10-31 | Rohm Co., Ltd. | Semiconductor device |
| US11152501B2 (en) | 2008-12-25 | 2021-10-19 | Rohm Co., Ltd. | Semiconductor device |
| US10693001B2 (en) | 2008-12-25 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device |
| US9837531B2 (en) | 2008-12-25 | 2017-12-05 | Rohm Co., Ltd. | Semiconductor device |
| JP2016154236A (ja) * | 2008-12-25 | 2016-08-25 | ローム株式会社 | 半導体装置 |
| JP2011044513A (ja) * | 2009-08-20 | 2011-03-03 | National Institute Of Advanced Industrial Science & Technology | 炭化珪素半導体装置 |
| JP2011091086A (ja) * | 2009-10-20 | 2011-05-06 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012044167A (ja) * | 2010-08-12 | 2012-03-01 | Infineon Technologies Austria Ag | 炭化珪素トレンチ半導体装置 |
| JP2015128180A (ja) * | 2010-12-10 | 2015-07-09 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US10068964B2 (en) | 2011-02-02 | 2018-09-04 | Rohm Co., Ltd. | Semiconductor device |
| US10680060B2 (en) | 2011-02-02 | 2020-06-09 | Rohm Co., Ltd. | Semiconductor device |
| JP2015228513A (ja) * | 2011-02-02 | 2015-12-17 | ローム株式会社 | 半導体装置およびその製造方法 |
| US11804520B2 (en) | 2011-02-02 | 2023-10-31 | Rohm Co., Ltd. | Semiconductor device |
| US11133377B2 (en) | 2011-02-02 | 2021-09-28 | Rohm Co., Ltd. | Semiconductor device |
| US9620593B2 (en) | 2011-02-02 | 2017-04-11 | Rohm Co., Ltd. | Semiconductor device |
| JP2012243985A (ja) * | 2011-05-20 | 2012-12-10 | Shindengen Electric Mfg Co Ltd | 半導体装置及びその製造方法 |
| US8963234B2 (en) | 2012-05-18 | 2015-02-24 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| JP2013243187A (ja) * | 2012-05-18 | 2013-12-05 | Sumitomo Electric Ind Ltd | 半導体装置 |
| US8921932B2 (en) | 2012-05-18 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| WO2013172115A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| WO2013172116A1 (ja) * | 2012-05-18 | 2013-11-21 | 住友電気工業株式会社 | 半導体装置 |
| JP2016521461A (ja) * | 2013-05-17 | 2016-07-21 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | Ｍｏｓ型電界効果トランジスタ、およびその製造方法 |
| US10192960B2 (en) | 2013-07-26 | 2019-01-29 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
| US9012923B2 (en) | 2013-08-01 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9608074B2 (en) | 2013-09-17 | 2017-03-28 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69718477T2 (de) | 2003-09-11 |
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| CA2257232A1 (en) | 1997-12-11 |
| DE69718477D1 (de) | 2003-02-20 |
| US5831288A (en) | 1998-11-03 |
| US5719409A (en) | 1998-02-17 |
| AU3234597A (en) | 1998-01-05 |
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