JP2010539728A - 絶縁ゲートバイポーラ導電トランジスタ（ｉｂｃｔ）および関連する製作方法 - Google Patents

Abstract

絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）が提供される。ＩＢＣＴは、第１の導電型を有するドリフト層を含む。ドリフト層内にエミッタウェル領域が設けられ、エミッタウェル領域は、第１の導電型とは反対の第２の導電型を有する。ドリフト層内にウェル領域が設けられ、ウェル領域は第２の導電型を有する。ウェル領域は、エミッタウェル領域から離隔される。エミッタウェル領域とウェル領域の間の空間が、ＩＢＣＴのＪＦＥＴ領域を画定する。ウェル領域内にエミッタ領域が設けられ、エミッタ領域は第１の導電型を有し、エミッタウェル領域、ウェル領域、およびＪＦＥＴ領域上に埋込みチャネル層が設けられ、埋込みチャネル層は第１の導電型を有する。関連する製作方法も提供される。

Description

＜特許に係る米国政府の言明＞
本発明は、ＯＮＲ／ＤＡＲＰＡから授与された契約番号Ｎ０００１４−０５−Ｃ−０２０２に基づいた米国政府の援助により行われた。米国政府は、本発明に対していくつかの権利を有する。

本発明は、パワー半導体デバイスおよび関連するパワー半導体デバイス製作方法に関し、より詳細には、ハイパワーバイポーラトランジスタおよび関連するハイパワーバイポーラトランジスタ製作方法に関する。

炭化ケイ素（ＳｉＣ）を用いて形成されたパワーデバイスは、ＳｉＣの高い臨界電場および広いバンドギャップにより、シリコン上の電力デバイスに比べて、高速用途、大電力用途、および／または高温用途に大きな利点を示すことが期待される。約５ｋＶを上回る電圧など高電圧を阻止することのできるデバイスの場合、混入された少数キャリアによって生じる導電率変調を通じてドリフト層抵抗を低減させるために、バイポーラの動作をさせることが望ましい場合がある。しかし、炭化ケイ素内のバイポーラデバイスにとっての１つの技術的課題は、おそらくは炭化ケイ素の単結晶内に基底面転位（ＢＰＤ）が存在することによる、経時的な順方向電圧劣化である。したがって、大電力用途には、ＳｉＣショットキーダイオードやＭＯＳＦＥＴなどのユニポーラデバイスが一般に使用されている。

１０ｋＶの阻止能力を有し、約１００ｍΩ×ｃｍ²のオン抵抗率を有するＳｉＣ ＤＭＯＳＦＥＴデバイスが製作されている。ＤＭＯＳＦＥＴデバイスは、ＤＭＯＳＦＥＴデバイスの多数キャリアの性質により、例えば１００ｎｓ未満の非常に速いスイッチング速度を示すことができる。しかし、デバイスの所望の阻止電圧が、例えば１５ｋＶまで、または１５ｋＶよりも大きく増大するとき、この増大に対応してドリフト層の厚さが増大するため、ＭＯＳＦＥＴデバイスのオン抵抗は大幅に増大し得る。この問題は、高温時に、バルク移動度が低下することにより悪化する恐れがあり、結果として過度の電力消費が生じ得る恐れがある。

ＳｉＣ結晶材料成長の進歩に伴い、ＢＰＤ関連の問題を抑制するためのいくつかの手法が開発されてきた。例えば、非特許文献１に述べられている。こうした開発は、サイリスタ、ＧＴＯなどのＳｉＣバイポーラデバイスの開発を促進し、かつ／または潜在的用途を増大する可能性がある。サイリスタおよび／またはＧＴＯは、たとえこれらが小さな順方向電圧降下をもたらすことができても、ゲートの駆動および保護用に大きな整流回路を必要とすることがある。したがって、ＳｉＣバイポーラデバイスがゲートターンオフ能力を有することが望ましい場合がある。

ＳｉＣデバイスは、従来型のシリコンデバイスのオン抵抗率よりも２桁小さなオン抵抗率をもたらすことができる。優れたオン状態特性、妥当なスイッチング速度、および／または優良な安全動作領域（ＳＯＡ）により、４Ｈ−ＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が、パワースイッチング用途により適したものになりつつある。ＳｉＣ ＩＧＢＴは、例えば、特許文献１および特許文献２において論じられており、これらの開示は、これらの全体が記載されているのと同様に本明細書に組み込まれる。

しかし、バイポーラデバイスの性質により、ＳｉＣ ＩＧＢＴは電流飽和能力を欠いていることがあり、またＳｉＣ内のｐ型ドーパントについて、高温時に、より高い活性化パーセンテージを有することがある。ｐ型活性化パーセンテージが高いと、ｐチャネルＩＧＢＴのｎウェル間のＪＦＥＴ効果がより低くなり得るか、またはｎチャネルＩＧＢＴのｐ型コレクタからの少数混入効率がより高くなり得る。これらの状況はどちらも、負のオン抵抗温度係数をもたらすことがあり得る。

ＳｉＣ上でキャリア寿命が短いことにより、エミッタ側での多数キャリア変調が少なくなることがあり、その結果、ＩＧＢＴの順方向電圧が高くなることがある。

米国特許第５，８３１，２８８号明細書 米国特許第６，１２１，６３３号明細書 米国特許出願第１１／７１１，３８３号明細書 米国特許第５，９７２，８０１号明細書

B. Hull, M. Das, J. Sumakeris, J. Richmond, and S. Krishinaswami, "Drift-Free 10-kV, 20-A 4H-SiC PiN Diodes", Journal of Electrical Materials, Vol. 34, No. 4, 2005

本発明のいくつかの実施形態は、絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）を提供する。ＩＢＣＴは、第１の導電型を有するドリフト層を含む。ドリフト層内にエミッタウェル領域が設けられ、エミッタウェル領域は、第１の導電型とは反対の第２の導電型を有する。ドリフト層内にウェル領域が設けられ、ウェル領域は第２の導電型を有する。ウェル領域は、エミッタウェル領域から離隔される。エミッタウェル領域とウェル領域の間の空間が、ＩＢＣＴのＪＦＥＴ領域を定める。ウェル領域内にエミッタ領域が設けられ、エミッタ領域は第１の導電型を有し、エミッタウェル領域、ウェル領域、およびＪＦＥＴ領域上に埋込みチャネル層が設けられ、埋込みチャネル層は第２の導電型を有する。

本発明のさらなる実施形態では、埋込みチャネル層は、エピタキシャル層を含むことがある。埋込みチャネル層は、約１０００Åから約３０００Åの厚さ、および約５×１０¹⁵から約１×１０¹⁷ｃｍ^-3のドーピング濃度を有することがある。

本発明のさらに別の実施形態では、基板を設けることがあり、基板は、オフアクシスｎ型炭化ケイ素基板とすることがあり、ドリフト層および埋込みチャネル層は、ｐ型炭化ケイ素エピタキシャル層とすることがある。

本発明のいくつかの実施形態では、ドリフト層は、１０ｋＶを上回る用途向けに、約２×１０¹⁴ｃｍ^-3から約６×１０¹⁴ｃｍ^-3のドーピング濃度、および約１００μｍから約１２０μｍの厚さを有することがある。

本発明のさらなる実施形態では、ＩＢＣＴは、約８．０ｋＶの阻止電圧、および約０．１ｍＡ／ｃｍ²未満の漏れ電流を有することがある。

本発明のさらに別の実施形態では、ＩＢＣＴは、−１６Ｖのゲートバイアスにおいて２５℃で５０ｍΩ・ｃｍ²の微分オン抵抗を有することがある。

本発明のいくつかの実施形態では、第１の導電型をｎ型とし、第２の導電型をｐ型とすることがある。ほかのいくつかの実施形態では、第１の導電型をｐ型とし、第２の導電型をｎ型とすることがある。

本発明のさらなる実施形態では、基板とドリフト層の間にバッファ層を設けることがあり、この場合、バッファ層は第１の導電型を有する。

本発明のさらに別の実施形態は、バイポーラ接合トランジスタ（ＢＪＴ）部分および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）部分を含むＩＢＣＴを提供する。

本発明のいくつかの実施形態は、炭化ケイ素絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）を提供する。ＩＢＣＴは、ｎ型導電性炭化ケイ素基板と、炭化ケイ素基板上にｐ型炭化ケイ素ドリフト層とを含む。ｐ型炭化ケイ素ドリフト層内にｎ型炭化ケイ素エミッタウェル領域が設けられ、ｐ型炭化ケイ素ドリフト層内にあるｎ型炭化ケイ素ウェル領域が、ｎ型炭化ケイ素エミッタウェル領域から離隔される。ｎ型炭化ケイ素エミッタウェル領域とｎ型炭化ケイ素ウェル領域の間の空間が、ＩＢＣＴのＪＦＥＴ領域を定める。ウェル領域内にｐ型炭化ケイ素エミッタ領域が設けられ、エミッタウェル領域、ウェル領域、およびＪＦＥＴ領域上に、ｐ型炭化ケイ素埋込みチャネル層が設けられる。

本発明の実施形態は、上記でデバイスの実施形態に関して論じられているが、方法の実施形態も本明細書で提供される。

本発明のいくつかの実施形態に係る絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）の断面図である。 本発明のいくつかの実施形態に係るＩＢＣＴを製作する際の処理ステップを示す断面図である。 本発明のいくつかの実施形態に係るＩＢＣＴを製作する際の処理ステップを示す断面図である。 本発明のいくつかの実施形態に係るＩＢＣＴを製作する際の処理ステップを示す断面図である。 本発明のいくつかの実施形態に係るＩＢＣＴを製作する際の処理ステップを示す断面図である。 Ａは、本発明のいくつかの実施形態に係るＩＢＣＴの連続したエミッタウェルを示すレイアウト図であり、Ｂは、本発明のいくつかの実施形態に係るＩＢＣＴの局所エミッタウェルを示すレイアウト図である。 本発明のいくつかの実施形態に係るＩＢＣＴデバイスのオン状態Ｊ−Ｖ特性のグラフである。 本発明のいくつかの実施形態に係る従来型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のオン状態Ｊ−Ｖ特性のグラフである。 本発明のいくつかの実施形態に係る、ＪＦＥＴエリア内に追加のｎ⁺領域を含む絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）の断面図である。 本発明のいくつかの実施形態に係るフローティングエミッタ（ｆｌｏａｔｉｎｇ ｅｍｉｔｔｅｒ）領域を有する絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）の断面図である。

次に、本発明の実施形態を、本発明の実施形態が示された添付の図面を参照して、以下に、より詳細に説明する。ただし本発明は、多くの異なる形で実施することができ、本明細書に記載の実施形態に限定されるものと解釈すべきではない。これらの実施形態は、本開示が網羅的で完全なものとなるように、また本発明の範囲を当業者に十分に伝えるために、提供するものである。同じ数字は、全体を通じて同じ要素を表す。

さまざまな要素を説明するために、本明細書において第１の、第２の、などの用語が使用されることがあるが、これらの要素は、これらの用語によって限定されるべきではない。これらの用語は、ある要素と別の要素を区別するために使用されるにすぎない。例えば、本発明の範囲から逸脱することなく、第１の要素は第２の要素であってもよく、同様に、第２の要素は第１の要素であってもよい。本明細書では、「および／または」という用語は、列挙された関連する項目のうち１つまたは複数のあらゆる組合せを含む。

本明細書において使用される用語は、特定の実施形態のみを説明するためのものであり、本発明を限定するものではない。本明細書では、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上明らかに示す場合を除き、複数形も含むものとする。「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｅｓ」、および／または「ｉｎｃｌｕｄｉｎｇ」という用語は、本明細書において使用されるとき、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を妨げない。

別段の定めがない限り、本明細書において使用される（技術用語および科学用語を含む）全ての用語は、本発明にふさわしい当業者に一般に理解されるものと同じ意味を有する。本明細書において使用される用語は、本明細書および関連技術の文脈におけるこの意味と一致する意味を有するものと解釈すべきであり、本明細書において明示的に定義されない限り、理想化されたまたは過度に形式的な意味に解釈されない。

層、領域、または基板などの要素が、別の要素「上に」ある、または別の要素「上に」広がっているといわれる場合、この要素は、他の要素の直接上にあっても、他の要素の直接上に広がってもよく、または介在する要素が存在してもよい。対照的に、要素が別の要素の「直接上に」ある、または別の要素の「直接上に」広がっているといわれる場合、介在する要素は存在しない。要素が別の要素に「接続されている」または「結合されている」といわれる場合、この要素は、他の要素に直接接続されても結合されてもよく、または介在する要素が存在してもよい。対照的に、要素が別の要素に「直接接続されている」または「直接結合されている」といわれる場合、介在する要素は存在しない。

図中に示す、ある要素、層、または領域の、別の要素、層、または領域との関係を説明するために、「下方の」、「上方の」、「高い方の」、「低い方の」、「水平の」、「横の」、または「垂直の」などの相対語が本明細書において使用されることがある。これらの用語は、図中に描かれた向きに加えて、デバイスのさまざまな向きを含むものである。

本発明の実施形態を、本明細書では、本発明の理想化された実施形態（および中間構造）の概略断面図を参照して説明する。図面中の層および領域の厚さは、明瞭化するために誇張されていることがある。さらに、例えば製造技法および／または公差の結果として、図面の形状との違いが予想される。したがって、本発明の実施形態は、本明細書に示される領域の特定の形状に限定されるものと解釈すべきではなく、例えば製造によって生じる形状のずれを含む。例えば、長方形として図示される混入領域は一般に、丸いもしくは曲線状の外観を有し、かつ／または混入領域から非混入領域への不連続な変化ではなく、混入濃度の勾配をこの混入領域縁部に有する。同様に、混入によって形成される埋込み領域は、埋込み領域と、混入が行われる表面との間の領域内で、いくらかの混入を引き起こすことがある。したがって、図中に示した領域は、実際は概略であり、この形状は、デバイスの領域の実形状を図示するものではなく、本発明の範囲を限定するものではない。

本発明のいくつかの実施形態を、層および／または領域内の多数キャリア濃度を指す、ｎ型またはｐ型などの導電型を有するものとして特徴付けられる半導体層および／または領域に関して説明する。すなわち、ｎ型材料は、負に帯電した電子が大部分の平衡濃度を占め、ｐ型材料は、正に帯電した正孔が大部分の平衡濃度を占める。一部の材料は、別の層または領域に比べて相対的により高い（「⁺」）またはより低い（「^-」）多数キャリアの濃度を示すために、（ｎ⁺、ｎ^-、ｐ⁺、ｐ^-、ｎ⁺⁺、ｎ^--、ｐ⁺⁺、ｐ^--などのように）「＋」または「−」付きで示されることがある。しかし、そのような表記は、層または領域内に、多数キャリアまたは少数キャリアの特定の濃度が存在することを示唆するものではない。

本明細書において図１から７に関してさらに論じるように、本発明のいくつかの実施形態は、大電力用途向けのＳｉＣ絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）、およびこの製作方法を提供する。本発明のいくつかの実施形態によるＩＢＣＴは、バイポーラ接合トランジスタ（ＢＪＴ）構造と絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）構造の両方の要素を組み込む。本発明のいくつかの実施形態では、本発明の範囲から逸脱することなく、ＢＪＴ部分のエミッタウェル領域をエミッタコンタクトに電気的に短絡させることができるか、またはフローティングにできる。本明細書において論じるように、ＩＢＣＴのＢＪＴ部分上に金属酸化物半導体（ＭＯＳ）チャネルを設けると、より複雑でないゲートドライバおよびあまり高い電力損失を要求することがある電圧駆動デバイスをもたらすことができる。さらに、本明細書において論じるように、エピタキシャル埋込みチャネルを設けると、先行するイオン注入プロセスによって引き起こされる表面粗さをなくすことができる。本明細書において論じるように、埋込みチャネルは、注入物を活性化するための高温アニール後に成長させるので、改善されたＭＯＳ界面を有するＩＢＣＴをもたらすことができる。

次に、本発明のいくつかの実施形態を、図１から７に関して論じる。まず図１を参照しながら、本発明のいくつかの実施形態によるＩＢＣＴ構造の単位セル１００について論じる。本発明のいくつかの実施形態によれば、図１の構造１００を有するＩＢＣＴは、デバイス動作条件での電流飽和、および正のオン抵抗温度係数の減少を示すことができる。本発明のいくつかの実施形態では、負の温度係数を達成することができる。

前置きとして述べておくと、図１のデバイス１００の断面は２つの半分部分を含む。デバイス１００の第１の半分部分１００Ａは、従来型のＢＪＴに類似の構造を有しているが、その中に金属半導体酸化物（ＭＯＳ）チャネルを有する。デバイス１００の第２の半分部分１００Ｂは、従来型のＩＧＢＴに類似の構造を有する。

図１を再度参照すると、図１のデバイス１０は、ＳｉＣ半導体基板１０を含む。本発明のいくつかの実施形態では、基板１０は、ｎ型４Ｈ ＳｉＣオフアクシス半導体基板であり、例えば８．０度オフアクシスである。基板１０は、高導電性とすることができ、約２００から約３００μｍの厚さを有することができる。基板１０上に、ｐ型バッファ層１２およびｐ^-ドリフトエピタキシャル層１４を設けることができる。ｐ型バッファ層１２は、約１．０から約２．０μｍの厚さ、および約１×１０¹⁷ｃｍ^-3のドーピング濃度を有することができる。本発明のいくつかの実施形態では、ｐ型バッファ層１２を、パンチスルーの尤度を低減し、またはおそらくは防止できるためのチャネル（フィールド）ストップ層として設けることができる。ｐ^-ドリフト層１４は、約１０ｋＶの阻止能力をもたらすために、約１００から約１２０μｍの厚さ、および約２．０×１０¹⁴ｃｍ^-3から約６．０×１０¹⁴ｃｍ^-3のドーピング濃度を有することができる。

図１にさらに示すように、デバイス１００は、ｐ^-ドリフト層１４上にオプションのｐ型上部導電層２４をさらに含むことができる。点線は、ｐ型上部導電層がオプションであることを示す。ｐ型上部導電層２４は、約１．０μｍの厚さ、および約１．０×１０¹⁶ｃｍ^-3のドーピング濃度を有することができる。このｐ型上部導電層２４が存在することによって、ＪＦＥＴ効果は低減し、またはおそらくはなくすことができ、また長いキャリア寿命を達成することができる。上記で論じたように、ｐ型上部導電層２４はオプションである。オプションのｐ型上部導電層２４を含まないＩＢＣＴの断面が、図６に示してある。

図１にさらに示すように、ｐ型上部導電層２４内に、ｎ型エミッタウェル領域１９およびｎウェル領域１８が設けられる。上記で論じたように、本発明のいくつかの実施形態では、ＢＪＴ部分のエミッタウェル領域１９を、図１に示すようにエミッタコンタクト２８に電気的に短絡させることができる。しかし、本発明のいくつかの実施形態では、本発明の範囲から逸脱することなく、ＢＪＴ部分のエミッタウェル領域１９を、図７に示すようにフローティングにできる。具体的には、図７に示すように、エミッタウェル領域１９とエミッタコンタクト２８の間に酸化物領域３５を設けることができる。

ｐ型上部導電層２４が存在しない本発明の実施形態、例えば図６に示す本発明の諸実施形態では、ｎ型エミッタウェル領域１９およびｎウェル領域１８が、ｐ^-ドリフト層１４内に設けられる。ｎウェル領域１８内には、ｐ⁺エミッタ領域２０も設けられる。さらに示すように、デバイス１００は、ウェル領域１８内にｎ⁺コンタクト領域２２をさらに含む。ｎ⁺コンタクト領域２２は、約１×１０¹⁸ｃｍ^-3のドーピング濃度を有することができる。本発明のいくつかの実施形態では、ガードリングベースの終端（図示せず）をデバイスの周囲を取り囲んで設けることができる。

図１にさらに示すように、デバイスの表面上かつデバイス１００のＭＯＳチャネル領域内に、埋込みＭＯＳチャネル２５を設けることができる。埋込みＭＯＳチャネルは、ｐ型ＳｉＣとすることができ、約１×１０¹⁷のドーピング濃度を有することができ、約３０００Åの厚さを有することができる。埋込みチャネル層２５を形成し、かつ／または埋込みチャネル層２５が存在することにより、イオン注入によって引き起こされる表面粗さをなくすことができ、より少ない結晶欠陥を示すことができ、これは以下にさらに論じるように、埋込みチャネル層２５を形成する前に活性化アニールを実施できるためである。埋込みＭＯＳチャネル２５上に、例えば二酸化ケイ素を含む、フィールド酸化物３０が、デバイスの活性領域を露出するように設けられる。フィールド酸化物３０は、約１．０μｍの厚さを有することができる。デバイス上にゲート酸化物層３４を、最終のゲート酸化物の厚さが約４００Åから約６００Åになるように設けることもできる。

結果として得られるデバイス上に、図１に示すようにポリシリコンゲート３２を設けることができる。オーミックコンタクト２８および２６がそれぞれ、エミッタコンタクト金属およびコレクタコンタクト金属となることができる。本発明のいくつかの実施形態では、エミッタコンタクト金属２８は、アルミニウムおよびニッケル（Ａｌ／Ｎｉ）を含むことができ、コレクタコンタクト金属２６はＮｉを含むことができる。

したがって、上記で論じたように、本発明のいくつかの実施形態は、ＩＧＢＴおよびＢＪＴの要素を組み合わせるＩＢＣＴを提供する。本発明のいくつかの実施形態によるＩＢＣＴは、ベース電流をもたらすためにＩＧＢＴ側にＭＯＳチャネルを含み、それにより、従来型のＩＧＢＴデバイスとは異なり、電流感応デバイスで用いる電流飽和を可能にすることができる。さらに、本発明の実施形態によるデバイスは電圧駆動デバイスであり、したがって、比較的複雑でないドライバおよびずっと少ない電力損失を有することができ、すなわち、電圧が増大すると電流が飽和する。さらに、本発明のいくつかの実施形態によるＪＦＥＴ領域は、従来型のデバイスにおいてよりも幅広く、例えば従来型のデバイスにおいてよりも約５．０から約１０．０μｍ幅広く、それにより、電流伝導を向上させ、電界を増大させることができる。

次に、図２Ａから２Ｄを参照して、本発明のいくつかの実施形態によるＩＢＣＴを製作する際の処理ステップについて論じる。まず図２Ａを参照すると、ＳｉＣ半導体基板１０上に、ｐ型バッファ層１２およびｐ^-ドリフトエピタキシャル層１４が形成される。本発明のいくつかの実施形態では、基板１０は、ｎ型４Ｈ ＳｉＣオフアクシス半導体基板であり、例えば８．０度オフアクシスである。基板１０は、高導電性とすることができ、約２００から約３００μｍの厚さを有することができる。ｐ型バッファ層１２は、約１．０から約２．０μｍの厚さ、および約１×１０¹⁷ｃｍ^-3のドーピング濃度を有することができる。本発明のいくつかの実施形態では、ｐ型バッファ層１２を、パンチスルーの尤度を低減し、またはおそらくは防止できるためのチャネル（フィールド）ストップ層として設けることができる。約１０ｋＶの阻止能力を得るために、ｐ^-ドリフト層１４は約１００から約１２０μｍの厚さを有することができ、ｐ^-ドリフト層１４にｐ型ドーパントを約２．０×１０¹⁴ｃｍ^-3から約６．０×１０¹⁴ｃｍ^-3のドーピング濃度でドープすることができる。

次に、図２Ｂを参照すると、ｐ^-ドリフト層１４上に、オプションのｐ型上部導電層２４を形成することができる。ｐ型上部導電層２４は、約１．０μｍの厚さ、および約１．０×１０¹⁶ｃｍ^-3のドーピング濃度を有することができる。このｐ型上部導電層２４が存在することによって、ＪＦＥＴ効果を低減し、またはおそらくはなくすことができ、また長いキャリア寿命を達成することができる。ｐ型上部導電層の形成を省略する本発明の実施形態は、図６に示す本発明のいくつかの実施形態によるＩＢＣＴの断面内に示してある。

ｐ型上部導電層２４は、例えば、ｐ^-ドリフト層１４内にアルミニウムを混入することによって形成することができる。ｐ型上部導電層には、隣接するｎ型ウェル領域に由来するＪＦＥＴ抵抗を低減させるように、ｐ型ドーパントを混入することができる。具体的には、ＪＦＥＴ混入ドーズ量は、注入損傷を許容レベルに維持しながらＪＦＥＴ抵抗を低減させるものを選択することができる。いくつかの実施形態では、混入は、ＪＦＥＴ領域内に約１．０×１０¹⁶ｃｍ^-3のドーパント濃度をもたらすのに十分なドーズ量で実施することができる。本発明のいくつかの実施形態では、ｐ型上部導電層２４をエピタキシャル成長プロセスによって形成することができ、それにより長いキャリア寿命を達成することができる。混入型上部導電層およびエピタキシャル上部導電層は、Zhangの、２００７年２月２７に出願されたInsulated Gate Bipolar Transistors Including Current Suppressing Layersという名称の、本願の譲受人に譲渡された同時係属の特許文献３において詳細に論じられており、その開示はここに、その全体が記載されているのと同様に参照により本明細書に組み込まれる。したがって、ｐ型上部導電層に関するさらなる詳細は、本明細書においてこれ以上論じない。

引き続き図２Ｂを参照すると、ｐ^-ドリフト層内、またはｐ型上部導電層２４が存在するばあい、この中に、ｎ型エミッタウェル領域１９およびｎウェル領域１８が形成される。エミッタウェル領域１９およびウェル領域１８は、イオン注入またはエピタキシャル成長を使用して形成することができる。これらのｎ型領域には、窒素を使用して選択的に注入することができる。エピタキシャル成長を使用する本発明の諸実施形態では、エピタキシャル成長によって形成されたｎまたはｐ型のウェルおよびエミッタウェルは、結晶損傷が減少し、また高い正孔キャリア濃度を達成することができる。さらに、本発明のいくつかの実施形態によれば、ＪＦＥＴ領域内により多くの電流伝導経路をもたらすことによってＩＢＣＴのオン抵抗をさらに向上させるために、ｎまたはｐ型上部エミッタウェルを局所化することができる。このセルは直線状とすることができるが、他の形状を有することもできる。

次に、図２Ｃを参照すると、ｎウェル領域１８内にｐ⁺エミッタ領域２０が形成される。このｐ型領域には、アルミニウムを使用して選択的に注入することができる。本発明のいくつかの実施形態では、本発明の範囲から逸脱することなく、ｐ⁺エミッタ領域２０をエピタキシャル成長させることができる。ウェル領域１８内に、ｐ⁺エミッタ領域２０に隣接して、約１×１０¹⁸ｃｍ^-3のドーピング濃度を有するｎ⁺コンタクト領域２２を形成することができる。ｎ＋コンタクト領域２２は、本発明の範囲から逸脱することなく注入し、またはエピタキシャル成長させることができる。注入物は全て、約１６５０から約１８５０℃の温度でアニールすることができる。

図２Ｃにさらに示すように、デバイスの表面上に埋込みＭＯＳチャネル２５を設けることができる。埋込みＭＯＳチャネル２５は、ｐ型ＳｉＣとすることができ、約１×１０¹⁷のドーピング濃度を有することができ、約３０００Åの厚さを有することができる。埋込みチャネル層２５を形成し、かつ／または埋込みチャネル層２５が存在することにより、イオン注入によって引き起こされる表面粗さをなくすことができ、より少ない結晶欠陥を示すことができる。というのも、以下にさらに論じるように、埋込みチャネル層２５を形成する前に活性化アニールを実施できるためである。

埋込みチャネル層２５は、イオン注入技法および／またはエピタキシャル再成長技法を使用して形成することができる。例えば、上記で論じた活性化アニールの後、埋込みチャネル層２５をエピタキシャル再成長によって成長させることができる。本発明のこれらの実施形態では、埋込みチャネル２５が、ｐ型エミッタ注入物を埋込みチャネル再成長層まで持ち上げることによって、ラッチアップを防止することのできるディープｎウェルの形成を可能にすることもできる。ディープｎウェルは、ｎウェル抵抗をより小さくすることができ、デバイスのラッチアップ電流を増大させることができる。本発明の別の実施形態では、埋込みチャネルをイオン注入によって形成することができる。埋込みチャネルは、ｐ型エピタキシャル成長によって形成することもでき、それにより、高チャネル移動度および／または長いキャリア寿命をもたらすことができる。

上記で論じたように、注入したドーパントは全て、シリコン過剰圧力を用いて、かつ／または黒鉛被膜などカプセル化層で覆って、構造を約１６５０から約１８５０℃の温度でアニールすることによって活性化することができる。高温アニールは、炭化ケイ素エピタキシの表面に損傷を与える恐れがある。本発明のいくつかの実施形態では、そのような損傷を低減させるために、デバイスの表面上に黒鉛被覆を形成することができる。デバイスをアニールして注入したイオンを活性化する前に、アニール中に構造の表面を保護するために、構造の上面／前面に黒鉛被覆を付着させることができる。黒鉛被覆は、従来のレジスト被覆方法によって付着させることができ、約１．０μｍの厚さを有することができる。黒鉛被覆を加熱して、ｐ^-ドリフト層１４上に結晶被覆を形成することができる。注入したイオンは、例えば不活性ガス中、約１６００℃以上の温度で実施することができる熱アニールによって活性化することができる。具体的には、熱アニールは、アルゴン中、約１６００℃の温度で約５分間実施することができる。黒鉛被覆が、高温アニール中にドリフト層１４の表面を保護する助けとなることができる。

次に、図２Ｄを参照すると、次いで黒鉛被覆を、例えばアッシングおよび熱酸化によって除去することができる。注入アニール後、約１．０μｍの厚さを有する二酸化ケイ素のフィールド酸化物３０を堆積させ、デバイスの活性領域を露出させるようにパターン形成する。ゲート酸化物層３４を、最終のゲート酸化物の厚さを約４００Åから約６００Åとして、ゲート酸化プロセスによって形成することができる。

具体的には、ゲート酸化物は、例えば、その開示が全体として参照により本明細書に組み込まれる特許文献４に記載されているように、乾燥Ｏ₂中でのバルク酸化物の成長と、それに続いて湿潤Ｏ₂中でのバルク酸化物のアニールとを含む、乾式−湿式酸化プロセスによって成長させることができる。本明細書では、「湿潤Ｏ₂中での酸化物のアニール」とは、Ｏ₂と気化したＨ₂Ｏをどちらも含有する雰囲気中での酸化物のアニールを指す。アニールは、乾式酸化物成長と湿式酸化物成長の間に実施することができる。乾式Ｏ₂酸化物成長は、例えば、石英管内で、乾燥Ｏ₂中、約１２００℃までの温度で少なくとも約２．５時間実施することができる。乾式酸化物成長は、バルク酸化物層を所望の厚さまで成長させるために実施される。乾式酸化物成長の温度は、酸化物成長速度に影響を及ぼすことができる。例えば、処理温度が高い方が、より速い酸化物成長速度をもたらすことができる。最大成長温度は、使用されるシステムに依存することがある。

いくつかの実施形態では、乾式Ｏ₂酸化物成長を、乾燥Ｏ₂中、約１１７５℃の温度で約３．５時間実施することができる。得られた酸化物層を、不活性雰囲気中、約１２００℃までの温度でアニールすることができる。具体的には、得られた酸化物層を、Ａｒ中、約１１７５℃の温度で約１時間アニールすることができる。湿式Ｏ₂酸化物アニールは、約９５０℃以下の温度で少なくとも約１時間実施することができる。湿式Ｏ₂アニールの温度は、さらなる界面準位を導入する可能性があるＳｉＣ／ＳｉＯ₂界面でのさらなる熱酸化物成長を妨げるために、制限することができる。具体的には、湿式Ｏ₂アニールは、湿潤Ｏ₂中、約９５０℃の温度で約３時間実施することができる。結果として得られるゲート酸化物層は、約５００Åの厚さを有することができる。

再度図２Ｄに戻ると、ゲート酸化物３４の形成後、ポリシリコンゲート３２を堆積させて、例えばホウ素をドープし、続いてゲート抵抗を低減させるためにメタライゼーションプロセスを行うことができる。ｐ型オーミックエミッタコンタクト金属２８としてＡｌ／Ｎｉコンタクトを堆積させ、ｎ型コレクタコンタクト金属２６としてＮｉを堆積させることができる。全てのコンタクトを、急速熱アニーラ（ＲＴＡ）内で焼結させることができ、厚いＴｉ／Ａｕ層をパッド金属として使用することができる。

したがって、本発明のいくつかの実施形態によれば、ドリフト層と同じ極性を有する埋込みチャネルエピタキシャル再成長を使用することによって、またはチャネル注入物を高温で、本明細書で論じたように黒鉛被膜などのカプセル化層ありまたはなしで活性化することによって、高チャネル移動度を達成することができる。さらに、イオン注入による結晶損傷を低減させ、また高い正孔キャリア濃度を達成するために、ｎまたはｐ型のウェルおよびエミッタウェルを、イオン注入ではなくエピタキシャル成長によって形成することができる。ＪＦＥＴ領域内により多くの電流伝導経路をもたらすことによってＩＢＣＴのオン抵抗をさらに向上させるために、ｎまたはｐ型上部エミッタウェルを局所化することもできる。このセルは直線状および他の形状とすることができる。

次に、図３Ａおよび３Ｂを参照して、本発明のいくつかの実施形態によるＩＢＣＴの（Ａ）連続したエミッタウェル、および（Ｂ）局所エミッタウェルを示すレイアウト図について論じる。まず図３Ａを参照すると、本発明のいくつかの実施形態によるＩＢＣＴの５０／５０比レイアウトが示してあり、すなわち、ダイの半分（３１０）が、ＩＢＣＴのＢＪＴ部分１００Ａに対応し、ダイの半分（３１０）が、ＩＢＣＴのＩＧＢＴ部分１００Ｂに対応する。

図３Ｂは、本発明のいくつかの実施形態によるＩＢＣＴの局所エミッタウェルダイレイアウトを示す。具体的には、ダイ上の各ブロック３３０が、本発明のいくつかの実施形態によるＩＢＣＴのＢＪＴ部分とＩＧＢＴ部分をどちらも含む。具体的には、ｐ⁺３６０領域が、図３Ｂに示すように、ブロックの中央にあるＩＧＢＴ部分１００Ｂのｎ⁺３５０領域を取り囲む。さらに、ブロック３３０のコーナにＢＪＴ部分３４０が設けられる。図３Ｂに示す本発明の実施形態では、図６の断面に示すように、追加のｎ⁺領域２１を使用してＪＦＥＴエリア内の電流減少を制御することができる。

次に、図１および３Ａ〜５を参照して、本発明のいくつかの実施形態によるＩＢＣＴのシミュレーション結果例について論じる。本発明のいくつかの実施形態に従って、ｐチャネルＩＢＣＴを製作した。シミュレーションに使用する平面のＩＢＣＴ構造の断面および型構造が、図３Ａおよび３Ｂに示してある。ｎ型オフアクシス４Ｈ−ＳｉＣ基板上に、ｐ型バッファ層１２およびドリフトエピ層１４を成長させた。ｐ型バッファ層１２は、パンチスルーの尤度を低減し、またはおそらくは防止できるために、約１．０×１０¹⁷ｃｍ^-3ドーピング濃度を有していた。ｐ^-ドリフト層１４は、阻止定格に基づいて選択した。例えば、ｐ−ドリフト層１４は、約１００μｍの厚さ、および約２．０×１０¹⁴から約６．０×１０¹⁴ｃｍ^-3のドーピング濃度を有し、それにより１０ｋＶの阻止能力がもたらされた。ＪＦＥＴ効果を低減し、またはおそらくはなくし、また長いキャリア寿命を達成するために、ｐ^-ドリフト層１４上に、１．０μｍ厚の厚さ、および約１．０×１０¹⁶ｃｍ^-3のドーピング濃度を有するｐ型上部導電層２４を形成した。

ｎウェル１８、ＢＪＴ部分のｎエミッタ１９、およびｐ⁺エミッタ領域２０に、窒素およびアルミニウムを選択的に注入した。しきい値電圧を修正し、反転チャネル移動度を向上させるために、ｐ型埋込みチャネル２５の概念を使用した。埋込みチャネル２５は、本発明の範囲から逸脱することなく、成長したままの材料として形成することができ、または追加の層再成長によって形成することができる。再成長を使用して埋込みチャネル２５を形成する本発明の実施形態では、高温注入活性化後に埋込みチャネルを成長させた。全ての注入物を、シリコン過剰圧力を用いて、または黒鉛被膜などのカプセル化層で覆って、高温で活性化した。デバイス上に、約１．０μｍの厚さを有するＳｉＯ₂の層をフィールド酸化物３０として堆積させた。デバイス上にＭＯＳ酸化物３４を熱成長させ、ＭＯＳ酸化物３４は、約４００Åから約６００Åの厚さを有していた。その後、ポリシリコンゲート３２を堆積させ、ホウ素をドープした。ｐ型オーミックコンタクト２８（エミッタコンタクト）としてＡｌ／Ｎｉを使用し、ｎ型コンタクト金属２６（コレクタコンタクト）としてＮｉを使用した。全てのコンタクトを、ＲＴＡを使用してアニールし、厚いＴｉ／Ａｕ層を塗布金属として使用した。実証したＩＢＣＴは、約０．４ｍｍ²の活性面積を有する。

上記で論じたように製作した本発明のいくつかの実施形態によるＩＢＣＴは、８．０ｋＶの阻止電圧、および約０．１ｍＡ／ｃｍ²未満の漏れ電流を実証した。本発明のいくつかの実施形態によるＩＢＣＴデバイスのオン状態Ｊ−Ｖ特性のグラフを示した図４に示すように、−１６Ｖのゲートバイアス時の５０ｍΩ・ｃｍ²の微分オン抵抗が２５℃で達成され、それが２００℃では約３８ｍΩ・ｃｍ²に減少した。

比較のために、ＩＢＣＴに関連して製作されたＩＧＢＴのオン状態特性が図５に示してある。−１６Ｖのゲートバイアス時の３９ｍΩ・ｃｍ²の微分オン抵抗が２５℃で達成され、それが２００℃では約２３ｍΩ・ｃｍ²に減少した。−１６Ｖのゲートバイアス時に、ＩＧＢＴの伝導電流はコレクタ電圧に伴って指数関数的に増大し続けるが、ＩＢＣＴにおいては、明らかな電流飽和を観測することができる。

本発明のいくつかの実施形態を、ｎ型基板およびｐ型ドリフト層を有し、ドリフト層に注入される少数キャリアが電子を含む炭化ケイ素ＩＢＣＴデバイスに関して説明してきたが、本発明はそれに限定されず、ｐ型基板および／またはｎ型ドリフト層を有するデバイスにおいて実施できる。

以上、図面および明細書において、本発明の典型的な好ましい実施形態を開示してきた。特定の用語が使用されているが、それらは限定のためではなく、一般的で説明的な意味で使用されているにすぎない。本発明の範囲は、添付の特許請求の範囲に記載される。

Claims (25)

1. 絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）であって、
   第１の導電型を有するドリフト層と、
   前記ドリフト層内にあり、前記第１の導電型とは反対の第２の導電型を有するエミッタウェル領域と、
   前記ドリフト層内にあり、前記第２の導電型を有するウェル領域であって、前記エミッタウェル領域から離隔され、前記エミッタウェル領域とウェル領域の間の空間がＩＢＣＴのＪＦＥＴ領域を定める、ウェル領域と、
   前記ウェル領域内にあり、前記第１の導電型を有するエミッタ領域と、
   前記エミッタウェル領域、前記ウェル領域、および前記ＪＦＥＴ領域上にあり、前記第１の導電型を有する埋込みチャネル層と
   を備えることを特徴とするＩＢＣＴ。
2. 前記埋込みチャネル層は、エピタキシャル層を備えることを特徴とする請求項１に記載のＩＢＣＴ。
3. 前記埋込みチャネル層は、約１０００Åから約３０００Åの厚さを有することを特徴とする請求項２に記載のＩＢＣＴ。
4. 前記埋込みチャネル層は、約５×１０¹⁵から約１×１０¹⁷ｃｍ^-3のドーピング濃度を有することを特徴とする請求項２に記載のＩＢＣＴ。
5. 前記第２の導電型を有する基板をさらに備え、
   前記ドリフト層は、前記基板内に設けられ、
   前記基板は、オフアクシスｎ型炭化ケイ素基板を備え、
   前記ドリフト層および前記埋込みチャネル層は、ｐ型炭化ケイ素エピタキシャル層を備えることを特徴とする請求項２に記載のＩＢＣＴ。
6. 前記ドリフト層は、１０ｋＶを上回る用途向けに、約２×１０¹⁴ｃｍ^-3から約６×１０¹⁴ｃｍ^-3のドーピング濃度、および約１００μｍから約１２０μｍの厚さを有することを特徴とする請求項１に記載のＩＢＣＴ。
7. 約８．０ｋＶの阻止電圧、および約０．１ｍＡ／ｃｍ²未満の漏れ電流を有することを特徴とする請求項１に記載のＩＢＣＴ。
8. −１６Ｖのゲートバイアス時に２５℃で５０ｍΩ・ｃｍ²の微分オン抵抗を有することを特徴とする請求項１に記載のＩＢＣＴ。
9. 前記第１の導電型はｎ型を有し、前記第２の導電型はｐ型を有することを特徴とする請求項１に記載のＩＢＣＴ。
10. 前記第１の導電型はｐ型を有し、前記第２の導電型はｎ型を有することを特徴とする請求項１に記載のＩＢＣＴ。
11. 前記第２の導電型を有し、前記ドリフト層が基板内に設けられる基板と、
    前記基板と前記ドリフト層の間にあり、前記第１の導電型を有するバッファ層と
    をさらに備えることを特徴とする請求項１に記載のＩＢＣＴ。
12. バイポーラ接合トランジスタ（ＢＪＴ）部分および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）部分を備えることを特徴とする絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）。
13. 絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）を形成する方法であって、
    第１の導電型を有するドリフト層を形成するステップと、
    前記ドリフト層内にあり、前記第１の導電型とは反対の第２の導電型を有するエミッタウェル領域を形成するステップと、
    前記ドリフト層内にあり、前記第２の導電型を有するウェル領域を形成するステップであって、前記ウェル領域が、前記エミッタウェル領域から離隔され、前記エミッタウェル領域と前記ウェル領域の間の空間が、前記ＩＢＣＴのＪＦＥＴ領域を定める、ステップと、
    前記ウェル領域内にあり、前記第１の導電型を有するエミッタ領域を形成するステップと、
    前記エミッタウェル領域、前記ウェル領域、および前記ＪＦＥＴ領域上にあり、前記第１の導電型を有する埋込みチャネル層を形成するステップと
    を含むことを特徴とする方法。
14. 前記エミッタウェル領域を形成するステップは、エピタキシャル成長を使用して前記エミッタウェル領域を形成するステップを含み、
    前記ウェル領域を形成するステップは、エピタキシャル成長を使用して前記ウェル領域を形成するステップを含む
    ことを特徴とする請求項１３に記載の方法。
15. 前記埋込みチャネル層を形成するステップは、前記ドリフト層と同じ極性を有するエピタキシャル再成長を使用して前記埋込みチャネル層を形成するステップを含むことを特徴とする請求項１３に記載の方法。
16. 前記埋込みチャネル層を形成するステップは、約１０００Åから約３０００Åの厚さを有する埋込みチャネル層を形成するステップを含むことを特徴とする請求項１５に記載の方法。
17. 前記埋込みチャネル層を形成するステップは、約５×１０¹⁵から約１×１０¹⁷ｃｍ^-3のドーピング濃度を有する前記埋込みチャネル層を形成するステップを含むことを特徴とする請求項１５に記載の方法。
18. オフアクシスｎ型炭化ケイ素基板を設けるステップをさらに含み、
    前記ドリフト層を形成するステップは、ｐ型炭化ケイ素エピタキシャルドリフト層を形成するステップを含み、
    前記埋込みチャネル層を形成するステップは、ｐ型炭化ケイ素エピタキシャルチャネル層を形成するステップを含むことを特徴とする請求項１３に記載の方法。
19. 前記ドリフト層を形成するステップは、約２×１０¹⁴ｃｍ^-3から約６×１０¹⁴ｃｍ^-3のドーピング濃度、および約１００μｍから約１２０μｍの厚さを有する前記ドリフト層を形成するステップを含むことを特徴とする請求項１３に記載の方法。
20. 前記ＩＢＣＴは、約８．０ｋＶの阻止電圧、および約０．１ｍＡ／ｃｍ²未満の漏れ電流を有することを特徴とする請求項１３に記載の方法。
21. 前記ＩＢＣＴは、−１６Ｖのゲートバイアス時に２５℃で５０ｍΩ・ｃｍ²の微分オン抵抗を有することを特徴とする請求項１３に記載の方法。
22. 前記第１の導電型はｎ型を有し、前記第２の導電型はｐ型を有することを特徴とする請求項１３に記載の方法。
23. 前記第１の導電型はｐ型を有し、前記第２の導電型はｎ型を有することを特徴とする請求項１３に記載の方法。
24. 基板を設けるステップであって、前記ドリフト層を形成するステップは、前記ドリフト層を前記基板内に形成するステップを含む、ステップと、
    前記基板と前記ドリフト層の間にバッファ層を形成するステップであって、前記バッファ層は前記第１の導電型を有する、ステップと
    をさらに含むことを特徴とする請求項１３に記載の方法。
25. 炭化ケイ素絶縁ゲートバイポーラ導電トランジスタ（ＩＢＣＴ）であって、
    ｎ型導電性炭化ケイ素基板と、
    前記炭化ケイ素基板上にあるｐ型炭化ケイ素ドリフト層と、
    前記ｐ型炭化ケイ素ドリフト層内にあるｎ型炭化ケイ素エミッタウェル領域と、
    前記ｐ型炭化ケイ素ドリフト層内にあるｎ型炭化ケイ素ウェル領域であって、前記ｎ型炭化ケイ素エミッタウェル領域から離隔され、前記ｎ型炭化ケイ素エミッタウェル領域とｎ型炭化ケイ素ウェル領域の間の空間がＩＢＣＴのＪＦＥＴ領域を画定する、ｎ型炭化ケイ素ウェル領域と、
    前記ウェル領域内にあるｐ型炭化ケイ素エミッタ領域と、
    前記エミッタウェル領域、前記ウェル領域、および前記ＪＦＥＴ領域上にあるｐ型炭化ケイ素埋込みチャネル層と
    を備えることを特徴とする炭化ケイ素ＩＢＣＴ。