JP2000507394A

JP2000507394A - ＳｉＣの電界制御型半導体デバイスおよびその生産方法

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Publication number: JP2000507394A
Application number: JP9534308A
Authority: JP
Inventors: ハリス，クリストファー; バコウスキイ，ミエテク; グスタフソン，ウルフ; アンデルソン，マッツ
Original assignee: エービービーリサーチリミテッド
Priority date: 1996-03-27
Filing date: 1997-03-18
Publication date: 2000-06-13
Anticipated expiration: 2017-03-18
Also published as: SE9601178D0; EP0958609B1; WO1997036313A3; WO1997036313A2; EP0958609A2; JP4708512B2

Abstract

(57)【要約】少なくともドレーン１２、高濃度にドープした基板層１および低濃度にドープしたｎ型ドリフト層２を記載した順序に積層して含む、ＳｉＣの電界制御型半導体デバイス。それは、高濃度にドープしたｎ型ソース領域層６およびそれに結合したソース１１も有する。ドープしたチャンネル領域層４がソース領域層をこのドリフト層に結合し、このデバイスがオン状態にあるとき、電流がそこを流れる意図である。このチャンネル領域層は、実質的に横方向の延長部を有し、且つ低濃度にドープしたｎ型層によって作られている。このゲート電極９は、そこにこのソース領域層からドリフト層まで出来た導電チャンネル１７を実質的横方向に延長するために、上記チャンネル領域に上から影響するように配設されている。

Description

【発明の詳細な説明】ＳｉＣの電界制御型半導体デバイスおよびその生産方法発明の技術分野および従来技術本発明は、少なくともドレーン、高濃度にドープした基板層および低濃度にドープしたｎ型ドリフト層を記載した順序に積層して含む、ＳｉＣの電界制御型半導体デバイスであって、更に、高濃度にドープしたｎ型ソース領域層およびそれに結合したソース、上記ソース領域層を上記ドリフト層に結合し、このデバイスがオン状態にあるときそれを通して電流を流す意図とされる、ドープしたチャンネル領域層、および、それに電圧を加えると、上記チャンネル領域層の荷電キャリヤ分布に影響し、それによってその導電度に影響するように配設されたゲート電極を含むデバイス、並びにそのような半導体デバイスを生産するための方法に関する。電界制御型半導体デバイスの全ての種類には、例えば、電界制御トランジスタおよび電界制御サイリスタのようなものが含まれる。そのようなＳｉＣの半導体デバイスは、それらの非常に急速にオン・オフできる可能性のために、特に電力用途でスイッチング素子として使うことができる。ＳｉＣで作ったそのような素子は、特に高電力用途によく適し、それは、そのような用途が、特にＳｉに比べたＳｉＣの優れた特性、即ち、ＳｉＣの極限条件でよく機能する能力、から利益を得られるようにするからである。ＳｉＣは、バンドギャップ・エネルギーが大きいために、上記材料で作ったデバイスが高温、即ち１０００Ｋまでで作動できるような、高熱安定性を有する。更に、それは熱伝導率が高く、それでＳｉＣデバイスを高密度に設えることができる。ＳｉＣは、降伏電界もＳｉより５倍以上高く、それで、デバイスのブロッキング状態で高圧が起こるかも知れない状態で作動する高電力デバイスの材料としてよく適する。そのような電界制御型半導体デバイスは、二つの主なグループ、即ち、所謂常時オフのデバイスと常時オンのデバイスに分けることができ、それは、それぞれ、ゲート電極を零電位にしたとき、上記チャンネル領域層にソース領域層からドリフト層まで電子を移送させる導電チャンネルがないこと、およびゲート電極を零電位にしたとき、そのような導電チャンネルがあることを意味する。常時オフのデバイスは、このデバイスの電子移送を遮断するためにゲート電極に電圧を掛けなくてもよいので、より興味があり且つ多くの用途があるが、本発明は、両方の種類のデバイスを含める。この序文で定義した種類の電界制御型半導体デバイスは、米国特許第５３２３０４０号から知られ、このデバイスは、ゲート電極を受けるトレンチによって横方向に制限される垂直チャンネル領域を有する。このチャンネル領域層は、常時オフのデバイスを作るためには、数μｍのオーダで、非常に薄くなければならない。この既知のデバイスのトレンチは、エッチングによって作らねばならず、そのような薄い層を得るためにエッチングすることは非常に難しく、それで、その方法で作ったデバイスに常時オフの特性を与えることは困難且つ複雑である。発明の概要本発明の目的は、上に説明した従来技術のデバイスの問題を大部分解決し、ＳｉＣに適した処理技術で作れる、この序文で定義した種類のＳｉＣの電界制御型半導体デバイスを提供することである。この目的は、この発明によれば、上記チャンネル領域層が実質的に横方向の延長部を有し、且つ低濃度にドープしたｎ型層によって作られ、それが更に、上記チャンネル領域層の上面から少し離れてこのチャンネル領域層にｎ型導電チャンネルを作るために、この低濃度にドープしたｎ型チャンネル領域層の下にゲート電極に関してその反対側に配設されたｐ型ベース層を含み、およびそこにこのソース領域層からドリフト層まで出来た導電チャンネルを実質的横方向に延長するため、このゲート電極を上記チャンネル領域に上から影響するように配設する、電界制御型半導体デバイスを提供することによって達成される。上記低濃度にドープしたｎ型層に上記チャンネル領域層のような横方向延長部を設けるために、何の問題もなく、特別な場合の願望に従って上記チャンネル領域の厚さを変えることが可能であり、それで常時オンのデバイスと丁度同様に常時オフのデバイスを作ることができる。そのようなチャンネル領域層の生産には、上に議論した従来技術のデバイスに必要なような微細リソグラフィは必要ない。上記低濃度にドープしたｎ型層は、その横延長部のために、エピタキシャル成長によって任意の厚さに容易に作れる。このｎ型チャンネル領域層の下に位置するｐ型ベース層を使ってこのチャンネル領域層を一の側からおよびゲート電極を他の側から減損し、もし望むなら、このチャンネル領域層の幅、ゲート電極材料並びにこのチャンネル領域層および上記ベース層のドーピング濃度を適当に選択することによって常時オフのデバイスを容易に作ることができる。このベース層は、電圧ブロッキング層としても作用しない。チャンネル領域層の上面から少し離れて導電チャンネルを形成することにつながる、そのような構造は、チャンネル導通が上記チャンネル領域層の表面状態と独立であるためにチャンネル移動度がバルク移動度に等しいので、非常に好ましい。これは、導電チャンネルが表面に隣り合って、従ってこの層のバルクよりかなり高いトラップ密度の領域にできる、従来技術のデバイスとの関係で重要な利点である。この発明のもう一つの好適実施例によれば、上記ｐ型ベース層が高濃度にドープされている。これは、常時オフのデバイスの実現を容易にし、常時オンのデバイスを上記チャンネル領域層のベース層とこのチャンネル領域層の上面の間の全断面積を減損することによってオフにすることも容易にする。更に、このデバイスは、この特性のために、高い電圧を掛けられるかも知れない。この発明のもう一つの好適実施例によれば、上記ゲート電極が介在する絶縁層によってこのチャンネル領域層に関して絶縁されている。これは、絶縁ゲートを有する、ＳｉＣの電界制御型半導体デバイスの製作を可能にするが、導電チャンネルが、トラップ密度のかなり高い、この絶縁層と半導体層の間の境界にはできず、そこから少し離れてバルクにできる。この発明のもう一つの好適実施例によれば、このデバイスを常時オフのデバイスにするために、このゲート電極に零電位を掛けるとき、このチャンネル領域層に上記ソース領域層からこのドリフト層への電子の通過を完全に阻止するｐ型空乏領域をこのチャンネル領域層に作るように、この低濃度にドープしたチャンネル領域層の厚さおよびドーピング濃度をこのベース層のドーピング濃度およびこのゲートの選択と調整する。この好適特性を有するデバイスは、本質的にチャンネル領域層の横延長部およびそれをエピタキシャル成長によって作れる可能性によって、この様にして容易に実現することができる。この発明のもう一つの好適実施例によれば、上記デバイスが高濃度にドープしたｎ型基板層を有するＭＩＳＦＥＴであり、上記低濃度にドープしたチャンネル領域層が、上記デート電極に電圧を印可すると、導電チャンネルを、このソース領域層からドリフト層まで、このベース層と上記チャンネル領域層の間の境界に、上記絶縁層から少し離れて作るために、この絶縁層とこのドリフト層に埋込まれた上記ベース層との間で横に伸びるドリフト層の一部である。この様にして、ＳｉＣ層と絶縁層の間の境界に導電逆転チャンネルを有する従来のＭＩＳＦＥＴの絶縁層にＳｉＣから電子を注入することによって作るアクセプタ状トラップは、もう行わない。何故なら、この導電チャンネルが、このデバイスでは、材料のバルクにでき、それでこのチャンネルが、境界チャンネルの劣化した移動度ではなく、バルクキャリヤ移動度を有し、それで低いオン状態抵抗が得られるからである。絶縁層をチャンネルから除くことは、注入した電荷を大抵無視できるので、絶縁層を劣化する。この発明の他の好適実施例によれば、上記デバイスが、それぞれ、トランジスタおよびサイリスタであり、それで、特に低オン状態損失と望むときには常時オフの特性の有利な特徴を有する、これら２種類のＳｉＣの電界制御型半導体デバイスを提供することができ、それは異なる種類の高電力用途で興味がある。この発明のもう一つの好適実施例によれば、上記デバイスが、上記低濃度にドープしたチャンネル領域層をこのドリフト層に結合するように配設された追加の高濃度にドープしたｎ型層を含む。そのような高濃度にドープした追加の層は、そのようなデバイスのオン状態損失を下げることに貢献する。この発明のもう一つの好適実施例によれば、このソース領域層と上記追加のｎ型層を、上記チャンネル領域層の一部がそれらの間で上記ゲート電極の電圧に曝されるままにする相互横距離に配置する。この様にして、このソース領域層と上記追加のｎ型層の間の導電チャンネルの断面積を調整し、もし望むなら、このゲート電極に印可する電圧を変えることによってそれを完全に遮断することが容易になる。この発明のもう一つの好適実施例によれば、上記デバイスが、この低濃度にドープしたｎ型チャンネル領域層に関して横に配置し、且つこのソースと接触している、追加の高濃度にドープしたｐ型層を含む。そのような高濃度にドープしたｐ型層は、このソース領域層からドリフト層へ流れる電子流がこの基板層からこのドリフト層への正孔の注入を生じ、これらの正孔を上記高濃度にドープしたｐ型層が効果的に集め、それによってそのようなデバイスのラッチアップ問題を減らすだろうから、特にこのデバイスがサイリスタであるとき都合がよい。この発明の更なる目的は、ａ）トランジスタおよびｂ）サイリスタ、の一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法で、それによって上に議論した種類の従来技術のデバイスの欠点をかなり減少する方法を提供することである。そのような方法は、この発明によれば：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型用の高濃度にドープしたｎ型基板層、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層およびｄ）そのような層が何もない、の一つ、並びに低濃度にドープしたｎ型ドリフト層、２）ｐ型ベース層を作るために、上記ドリフト層の表面層にｐ型ドーパントを注入する工程、３）上記ベース層の上に低濃度にドープしたｎ型チャンネル領域層をエピタキシャル成長させる工程、４）このドリフト層に伸びる壁を作るために上記チャンネル領域層をエッチング除去する工程、５）高濃度にドープしたｎ型ソース領域層を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層の表面に注入する工程、およびｂ）上記チャンネル領域層でｎ型層をエピタキシャル成長させる工程、の一つ、６）上記チャンネル領域層からこのドリフト層へ伸びる追加のｎ型層を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層に上記ソース領域層から少し横に離れて、上記壁に関連して、および上記壁に注入する工程、およびｂ）上記チャンネル領域層で、上記ソース領域層から少し横に離れて、上記壁に関連して、上記壁におよび上記壁でｎ型層をエピタキシャル成長させる工程、の一つ、７）上記チャンネル領域層にこのソース領域層と上記追加のｎ型層の間でゲート電極を、および上記ソース領域層にソースを付ける工程、を含み、この工程４）および工程５）を次の順序の一つ：即ち、ａ）４）の後に５）およびｂ）５）の後に４）、で実施する。この方法を使うことによって、横導電チャンネルおよび先に述べたものと同じ好適な特徴を備える、ＳｉＣの電界制御型のトランジスタおよびサイリスタを生産できる。注入層の上での再成長を使うことによって、上記低濃度にドープしたｎ型チャンネル領域層に容易に任意の厚さを与えられ、薄くしたいときは、注入工程によって作るベース層を任意の深さにすると同時に、非常に薄くすることもできる。ＳｉＣでの異なるドーパントの拡散度は、Ｓｉとの関係で劇的に減じるが、この様にして注入技術を使うことによっておよび上の層を損傷することなく、もう一つのドーピングによる層に埋込んだ層を得ることが可能になる。本発明の上記目的を達成できるもう一つの方法は、ａ）トランジスタおよびｂ）サイリスタの一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型用の高濃度にドープしたｎ型基板層、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層およびｄ）そのような層が何もない、の一つ、並びに低濃度にドープしたｎ型ドリフト層、２）上記ドリフト層に溝をエッチングする工程、３）上記溝でｐ型ベース層をエピタキシャル成長させる工程、４）上記ベース層の上および上記ベース層の横に位置する上記ドリフト層の表面で低濃度にドープしたｎ型チャンネル領域層をエピタキシャル成長させる工程、５）上記チャンネル領域層を、このチャンネル領域層の壁を作りながら、上記ベース層の横縁の一つから少し横に離れてエッチング除去する工程、６）高濃度にドープしたｎ型ソース領域層を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層に上記縁から少し横に離れておよび上記壁に関連して、および上記壁に注入する工程、およびｂ）上記チャンネル領域層で上記縁から少し横に離れておよび上記壁に関連しておよび上記壁に注入する工程、の一つ、７）上記チャンネル領域層にこのソース領域層と上記縁の間の横方向にゲート電極（９）を、および上記ソース領域層にソースを付ける工程、を含む。この方法は、上に述べた好適特徴を有するデバイスを作るためのもう一つの好適方法を構成し、ここではベース層をエッチングした溝でのエピタキシャル再成長によって得、チャンネル領域層をその上でエピタキシャル成長させる。本発明の上記目的を達成できるもう一つの方法は、ＭＩＳＦＥＴの形をした、ＳｉＣの電界制御型半導体デバイスを生産するために：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、高濃度にドープしたｎ型基板層および低濃度にドープしたｎ型ドリフト層、２）ａ）ｐ型ドーパントをこのドリフト層の上面から少し離れて埋込注入ベース層が出来るようなエネルギーで注入する工程、およびｂ）ｐ型ドーパントを上記ドリフト層の表面にｐ型ドーパントを注入し、その後、その上に埋込ｐ型ベース層を作るために上記ドリフト層の更なる部分をエピタキシャル成長させる工程、の一つによって、このドリフト層に埋込ｐ型ベース層を作る工程で、上記ベース層は、上記ドリフト層の垂直部分が第１側でそれを横に通過するように作る工程、３）高濃度にドープしたソース領域層を作るために、ｎ型ドーパントを上記第１側から少し離れて上記ベース層を越えて上記ドリフト層の表面層に注入する工程、４）絶縁層をその上のゲート電極と共に、上記ｐ型ベース層の上に位置する上記ドリフト層の上記部分に付け、上記ソース領域層の上にソースを付ける工程、を含む。ｐ型ドーパントのドリフト層への注入とその上にあるこのドリフト層の更なる部分の後続のエピタキシャル成長を組合わせることによって、埋込ベース層をＳｉＣのＭＩＳＦＥＴに何の問題もなく作ることができ、それで、そこにできる導電チャンネルが上記絶縁層との境界から少し離れていて、キャリヤ移動度がＳｉＣの既知のＭＩＳＦＥＴよりかなり高い。この発明の更なる利点および好適特徴は、この説明およびその他の請求項から分かるであろう。図面の簡単な説明添付の図面を参照して、以下に、例として引用したこの発明の好適実施例の具体的な説明が続く。これらの図面で：図１ないし図４は、図４による電界制御型トランジスタを生産するための方法の異なる工程を示す概略断面図であり、図５は、図４のトランジスタの主としてチャンネル領域層の拡大断面図で、導電チャンネルの断面積が如何に変るかを示し、図６ないし図９は、図１ないし図４に対応する図で、図９に示す電界制御型サイリスタを生産するためのこの発明による第２の方法の異なる工程を示し、図１０は、この発明の第３好適実施例による電界制御型サイリスタの概略断面図であり、図１１は、図１０によるサイリスタのチャンネル領域層の拡大断面図で、導電チャンネルの断面積が如何に変るかを示し、図１２は、この発明の第４好適実施例による電界制御型サイリスタの概略断面図であり、図１３は、この発明の第５好適実施例による電界制御型トランジスタの概略断面図で、導電チャンネルの断面を方法を示し、および図１４は、この発明の第６好適実施例によるＭＩＳＦＥＴの概略断面図で、導電チャンネルを作る方法およびその断面積が変わる方法を示す。発明の好適実施例の詳細な説明さて、図１ないし図４を参照して、実質的横延長部を備えるチャンネル領域層を有する電界制御トランジスタの生産方法を説明する。マスキング、デマスキング等のような、この発明と関係のない、従来技術の半導体デバイスの生産工程は、明確さのために図面には示さない。先ず最初に、高濃度にドープしたｎ型基板層１およびその上の低濃度にドープしたｎ型ドリフト層２をエピタキシャル成長させる（図４参照）。その後、高濃度にドープしたｐ型ベース層３を作るために、ｐ型ドーパント、好ましくは、アルミニウムまたは硼素を上記ドリフト層の表面層に注入する。その工程に、上記ベース層の上に低濃度にドープしたｎ型チャンネル領域層４をエピタキシャル成長させる工程（図２参照）が続く。このチャンネル領域層４は、以下に詳しく説明するブロッキング空乏層をそこに作るために、それが容易に減損するように、ドーピング濃度が非常に低いことが好ましい。このエピタキシャル成長は、好ましくは１５００℃以上の高温が関係する化学蒸着技術を使って行うのが好ましく、それに関連して、注入したドーパントを電気的に活性にするために、温度を１７００℃に上げることによって注入層３のアニーリングを行ってもよい。その後、このドリフト層２へ伸びる壁５を作るために、上記チャンネル領域層４でメサ形エッチングを行う。次に、高濃度にドープしたｎ型ソース領域層６を作るために、ｎ型ドーパントを上記チャンネル領域層４の表面層に注入し、および、このチャンネル領域層４の表面からドリフト層２へ伸びる追加のｎ型高ドープ層７を作るために、ｎ型ドーパントをこのチャンネル領域層４にこのソース領域層から少し横に離れて、上記壁に関連して、上記壁におよびこのドリフト層の表面層に注入する。この工程は、上記注入したｎ型ドーパントを電気的に活性にするために、必ずアニーリング工程が続く。ソース領域層６を作るための注入は、代替案として、エッチング工程の前に別に行ってもよい。例えば、ＳｉＯ₂の、絶縁層８をその上のゲート電極９と共に、このチャンネル領域層の上に、このソース領域層と追加のｎ型層の間に拡げて付ける。上記ゲート電極は、多結晶質シリコンであるのが好ましい。その後、不動態化追加絶縁層１０をゲート電極とこのデバイスの上面の上に付け、上記ソース領域層６の或る区域を露出したままにし、次にソース１１を層６の上に付ける。最後に、ドレーンコンタクト１２を基板層１に付ける。今度は、この電界制御トランジスタの機能を図５を参照して説明する。このトランジスタは、常時オン型は勿論、常時オフ型でもよい。今はそれが常時オフ型であると仮定し、それは、チャンネル領域層４の厚さおよびドーピング濃度、ゲート電極材料並びに上記ベース層３のドーピング濃度を適当に選択することによって達成できる。ゲート電極材料の適当な選択は勿論、チャンネル領域層４の低いドーピング濃度およびベース層３の高いドーピング濃度がこのチャンネル領域層の厚さを増し、それでも常時オフのデバイスを得ることを可能にする。ゲート電極９は、このゲート電極９とベース層３に破線１３に従って下から零電位を掛けるとき、その下にあるチャンネル領域層を下延長部１４を有する破線に従って減損し、それでソース領域層６と追加のｎ型層７の間に空乏層１６ができ、このソース領域層からドリフト層への電子の移送を阻止する。ゲート電極９に正電圧を印加すると、ゲート電極によって減損したこの層の下延長部１４を上に動かし、延長部１５をゲート電極９に印加した電圧の或るレベルに対応させる。この様にして、ソース領域層６と層７の間に横導電ｎ型チャンネル１７ができ、この導通チャンネルは、チャンネル領域層４の上面からかなりの距離にあって、チャンネル導通が表面状態と独立であるためにチャンネル移動度がバルク移動度に等しい結果となり、それでそのようなデバイスのオン状態の喪失が、例えば、従来のＭＩＳＦＥＴとの関係で非常に低い。従来技術の横方向延長によって従来技術でできる、チャンネル領域層４をエピタキシャル成長によって作れる可能性のおかげで、これを任意に厚く作れ、それは、常時オフのデバイスを生産するために、容易に非常に薄く作れることを意味する。そのようなデバイスは、勿論、常時オンのデバイスとして作ってもよく、そうすれば導電チャンネル１７を無くするために上による符号と反対の符号の電圧をゲート電極に加えるべきである。図６ないし図９は、この発明の第２好適実施例による電界制御サイリスタを生産するための異なる工程を示し、この方法は、高濃度にドープしたｐ型基板層１およびその上の高濃度にドープしたｎ型バッファ層１８（この層は任意である）のエピタキシャル成長、並びに壁２０を作るためにチャンネル領域層４にトレンチ１９をエッチングする、図８に示す追加の工程を除いて、上に図１ないし図４を参照して説明した方法と同じ工程を含む。次に、ソース領域層６を作るためにｎ型ドーパントを注入する工程を、上記ｎ型ドーパントをチャンネル領域層４に、その壁２０におよび追加の高濃度にドープしたｎ型層７の方向へ横に、これら二つの層６および７の横距離を残しながら、注入することによって実施する。更に、ベース層３の表面領域に追加の高濃度にドープしたｐ型層２１を作るために、ｐ型ドーパントをトレンチ１９の底に注入する。ソースを付けるとき、これを上記追加のｐ型層２１にも接触させて付ける。この追加層２１は、このデバイスのオン状態でソースからドレーンへ流れる電子流の結果として、基板層１から上記ドリフト層２に注入した正孔を集める。電界制御トランジスタは、ｐ型基板層をｎ型基板層で置き換え、バッファ層が無いことを除いて、同じ方法で生産することができる。次に、追加の高濃度にドープしたｐ型層を省くことも可能だろう。このデバイスの、ベース層との境界近くのチャンネル領域層での横導電チャンネルの形成に関する機能は、図４に示す電界制御半導体デバイスについて上に議論したのと同じだろう。図１０は、以下の工程を実施することによって作った、この発明の第３好適実施例による電界制御サイリスタを示し、それは、以下の工程：即ち、互いの上に以下のＳｉＣの半導体層：即ち、高濃度にドープしたｐ型基板層１、高濃度にドープしたｎ型バッファ層１８および低濃度にドープしたｎ型ドリフト層２をエピタキシャル成長させる工程を実施することによって作った。次に、このドリフト層に溝２２をエッチングする。そのような溝２２を二つ得るように、鏡像関係に生産した二つのデバイスを図１０に示す。上記溝でｐ型ベース層３をエピタキシャル成長させ、その後、このベース層および上記ベース層の横に位置する上記ドリフト層の表面の上に低濃度にドープしたｎ型チャンネル領域層４をエピタキシャル成長させる。その後、上記チャンネル領域層をこのベース層３の第１横縁２３から或る横距離でエッチング除去する。その後、ｎ型ドーパントを上記チャンネル領域層に上記縁から或る横距離で、および、このエッチングによって出来た壁に関連して、高濃度にドープしたｎ型ソース領域層６を作るために上記壁に、注入する。その後、追加の高濃度にドープしたｐ型層２１を作るために、ｐ型ドーパントをこのベース層３の表面に注入する。次に、絶縁層８をその上のゲート電極９と共に、このソース領域層とこのベース層の上記第１縁と反対の第２横縁２４との間で上記チャンネル領域層に付ける。最後に、不動態化追加絶縁層１０をゲート電極とこのデバイスの上面の上に付け、上記ソース領域層６および上記高濃度にドープした追加のｐ型層２１の或る区域を露出したままにし、次にソース１１をこれら二つの層の上に付ける。層６および２１は、注入ではなくエピタキシャル成長によって交互に作ることができる。下層１を省くことによってサイリスタではなくトランジスタになり得る、このデバイスの機能は、本発明の他の好適実施例の先の説明から分かるだろうが、図１１にソース領域層からドリフト層へ電子を伝えるための導電チャンネル１７が出来る方法およびその幅をゲート電極に印加する電圧を変えることによって変えられる方法を示す。それは、空乏層１６が出来る方法およびこれが、ソース領域層６からこのドリフト層までの電子の経路を、ゲート電極９に印加する、常時オフの場合零電位である、或る電圧に対応して、このゲートによって減損される部分の位置１４で、遮断する方法、およびこのゲート電極に印加するもう一つの電圧に対応するもう一つの位置１５で導電横チャンネル１７が出来る方法を示す。この構造の利点は、上の説明から分かり、低濃度にドープしたチャンネル領域層がエピタキシャル成長によって出来るという事実に強く依存する。図１２は、この発明の第４好適実施例による電界制御サイリスタを示し、それは、先に説明した方法と同じ初期工程であるが、ベース層３のエピタキシャル成長後に、第２溝２４をこのベース層にその第１横縁２３から或る横距離でその反対の第２横縁２４を越えてエッチングする方法によって作ることができる。その後、低濃度にドープしたｎ型チャンネル領域層４をこの第２溝２５の中に成長させる。残りの工程は、ソース領域層６が平面構造のために横延長部を有することを除いて、先に説明した方法と同じである。ゲート電極９に印加する二つの異なる電圧に応じてチャンネル領域層に出来る、ブロッキング空乏層１６の二つの異なる延長部を破線によって示し、このデバイスの機能は、上に記述したことから明らかである。この発明の第５好適実施例による電界制御トランジスタを図１３に概略的に示す。このトランジスタの生産方法では、基板層１、ドリフト層２および高濃度にドープしたｐ型ベース層３を互いの上にエピタキシャル成長させる。その後、このベース層を通してドリフト層まで溝２６をメサ形エッチングする。その後、低濃度にドープしたｎ型チャンネル領域層をこのベース層の上におよび上記溝２６の中にエピタキシャル成長させる。壁５を作るために、このチャンネル領域層をエッチングし、上記壁への注入によって、高濃度にドープしたｎ型ソース領域層６を作る。残りの工程は、上に説明した通りで、異なる要素を前と同じ参照番号で示す。ゲート電極９に印可する二つの異なる電圧に対応する二つの異なる位置での空乏層並びにこれらの位置の一つに出来る横導電チャンネル１７を破線で示す。図１４は、この発明の第６好適実施例によるＭＩＳＦＥＴを示し、これは以下の工程を実施することによって作れる：即ち、高濃度にドープしたｎ型基板層１および低濃度にドープしたｎ型ドリフト層２を互いの上にエピタキシャル成長させる。次に、ｐ型ドーパントをこのドリフト層の上面から少し離れて埋込注入ベース層が出来るようなエネルギーで注入することにより、または更に良くは、上記ドリフト層の表面にｐ型ドーパントを注入し、その後、その上に埋込ｐ型ベース層を作るために上記ドリフト層の更なる部分をエピタキシャル成長させることによって、好ましくは高濃度にドープした、埋込ｐ型ベース層３を作る。そこで、この更なる部分は、このドリフト層の残りより低濃度にドープするのが好ましい。このベース層は、上記ドリフト層２の垂直部分２７がその第１側２８でそれを横に通過するように作る。その後、高濃度にドープしたソース領域層６を作るために、ｎ型ドーパントを上記第１側から少し離れて上記ベース層を越えて上記ドリフト層の表面層に注入し、そこで絶縁層８をその上のゲート電極９と共に、上記ｐ型ベース層の上に位置する上記ドリフト層の上記部分に付け、上記ソース領域層の上にソース１１を付ける。図面には、マスク酸化物層２９も示す。ベース層３およびドリフト層の上記更なる部分を適当にドープし、ベース層と絶縁層の間のドリフト層のこの部分３０の厚さを選択し、並びにゲートを選択することによって、このデバイスは、常時オフになり、即ち、ｐ型空乏層が上記部分３０にでき、その全断面を覆う。閾値電圧を超える電圧をゲート電極に加えると、導電横チャンネルが、ソース領域層からドリフト層２の垂直部分２７へ上記部分３０とベース層３の間の境界の沿って且つその上に少し離れてできる。バルクチャンネルとして、このチャンネルは、絶縁層との境界面にできる、かなりトラップ密度の高い、逆転チャンネルの劣化した移動度ではなく、バルクキャリヤ移動度を有する。それで、このデバイスのオン状態抵抗が、従来のＭＩＳＦＥＴのそれよりかなり低い。ＭＩＳＦＥＴは、ここでは、ＭＯＳＦＥＴのような、絶縁ゲートを有する電界効果型トランジスタを含むと定義する。上に説明したこの発明の異なる実施例によるデバイスの低濃度にドープしたｎ型チャンネル領域層は、図１４で説明した実施例を除いて、その導電度を制御し、常時オフのデバイスを作れるようにするために、それが容易に減損するように、ドーピング濃度がドリフト層のそれの下、または十分下であるのが好ましい。このドーピング濃度は、１０¹⁴ｃｍ^-3のオーダまたはそれ以下まで下がってもよい。この発明は、勿論、上に説明した好適実施例にどのようにも限定されず、その修正の多くの可能性が、この発明の基本概念から逸脱することなく当業者には明白だろう。図面で異なる層の厚さがこの保護の範囲を限定するとは解釈できず、どのような厚さ関係もこれらの請求項に含める意図であることを強調する。使用するドーパントは、この用途のドーパントとして適したどんな材料でもよい。請求項に記載した層の数は、最小数であり、これらのデバイスに更なる層を配置すること、または何れかの層をその異なる領域の選択ドーピングにより幾つかの層に分割することは、この発明の範囲内にある。特に、ドリフト層は、ベース層に近いければ特にドーピング濃度を下げるような、幾つかの異なるドーピング濃度のサブ層によって構成してもよい。図面には、ゲート電極が絶縁されているように示したが、この発明はそれに限定されず、拡散されていても良く、即ち、所謂バイポーラ型ゲートが高濃度にドープされていても良いが、するとそれは電流を食うので有利ではない。 “基板層”は、この開示では、記載した層のドレーンに最も近い層と解釈すべきで、この分野でのこの語の厳密な意味での基板層、即ち、成長がスタートする層でなくても良い。実際の基板層は、これらの層のどれでも良く、大抵は最も厚いもので、それはドリフト層かも知れない。方法の請求項は、互いの上に位置する層の、それらを記載した順序の成長に限定されず、これらの層のその他の順序の成長もこれらの請求項の範囲内にあると解釈すべきである。例えば、この方法は、ドリフト層からスタートしても良く、所謂基板層およびドレーンをこの方法のまさに最後に成長しても良い。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年５月８日（１９９８．５．８）【補正内容】請求の範囲 1. 少なくともドレーン（１２）、高濃度にドープした基板層（１）および低濃度にドープしたｎ型ドリフト層（２）を記載した順序に積層して含む、ＳｉＣの電界制御型半導体デバイスであって、更に、高濃度にドープしたｎ型ソース領域層（６）およびそれに結合したソース（１１）、上記ソース領域層を上記ドリフト層に結合し、このデバイスがオン状態にあるときそれを通して電流を流す意図である、ドープしたチャンネル領域層（４）、並びに、それに電圧を加えると、上記チャンネル領域層の荷電キャリヤ分布に影響し、それによってその導電度に影響するように配設されたゲート電極（９）を含むデバイスに於いて、上記チャンネル領域層が実質的に横方向の延長部を有し、且つ低濃度にドープしたｎ型層によって作られていること、それが更に、上記チャンネル領域層の上面から少し離れてこのチャンネル領域層にｎ型導電チャンネル（１７）を作るために、この低濃度にドープしたｎ型チャンネル領域層（４）の下にゲート電極（９）に関してその反対側に配設されたｐ型ベース層（３）を含むこと、およびそこにこのソース領域層からドリフト層まで出来た導電チャンネル（１７）を実質的横方向に延長するため、このゲート電極を上記チャンネル領域に上から影響するように配設することを特徴とするＳｉＣの電界制御型半導体デバイス。 2. 請求項１によるデバイスに於いて、上記ｐ型ベース層（３）が高濃度にドープされていることを特徴とするデバイス。 3. 請求項１または請求項２によるデバイスに於いて、上記ゲート電極（９）が介在する絶縁層（８）によってこのチャンネル領域層に関して絶縁されていることを特徴とするデバイス。 4. 請求項１または請求項２によるデバイスに於いて、このデバイスを常時オフのデバイスにするために、このゲート電極に零電位を掛けるとき、このチャンネル領域層（４）に上記ソース領域層からこのドリフト層までの電子の通過を完全に阻止するｐ型空乏領域（１６）をこのチャンネル領域層に作るように、この低濃度にドープしたチャンネル領域層の厚さおよびドーピング濃度を上記ベース層（３）のドーピング濃度およびこのゲートの選択と調整することを特徴とするデバイス。 5. 請求項１または請求項２および請求項３によるデバイスに於いて、それが高濃度にドープしたｎ型基板層（１）を有するＭＩＳＦＥＴであること、上記低濃度にドープしたチャンネル領域層が、上記ゲート電極に電圧を印可すると、導電チャンネル（１７）を、このソース領域層（６）からドリフト層（２）まで、このベース層と上記チャンネル領域層の間の境界に、上記絶縁層（８）から少し離れて作るために、この絶縁層とこのドリフト層に埋込まれた上記ベース層（３）との間で横に伸びるドリフト層（２）の一部であることを特徴とするデバイス。 6. 請求項１ないし請求項４の何れかによるデバイスに於いて、それが高濃度にドープしたｎ型基板層（１）を有し、トランジスタであることを特徴とするデバイス。 7. 請求項１ないし請求項４の何れかによるデバイスに於いて、それがサイリスタであること、並びに、それが高濃度にドープしたｎ型基板層（１）およびａ）高濃度にドープしたｎ型バッファ層およびｂ）上記基板層とこのドリフト層の間にそのような層が何もない、の一つを有することを特徴とするデバイス。 8. 請求項１ないし請求項4、請求項６および請求項７の何れかによるデバイスに於いて、上記低濃度にドープしたチャンネル領域層（４）をこのドリフト層（２）に結合するように配設された追加の高濃度にドープしたｎ型層（７）を含むことを特徴とするデバイス。 9. 請求項８によるデバイスに於いて、このソース領域層（６）と上記追加のｎ型層（７）を、上記チャンネル領域層の一部がそれらの間で上記ゲート電極（９）の電圧に曝されるままにする相互横距離に配置することを特徴とするデバイス。 10．請求項６ないし請求項９の何れかによるデバイスに於いて、この低濃度にドープしたｎ型チャンネル領域層（４）に関して横に配置し、このソース（１１）と接触している、追加の高濃度にドープしたｐ型層（２１）を含むことを特徴とするデバイス。 11．ａ）トランジスタおよびｂ）サイリスタの一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型用の高濃度にドープしたｎ型基板層（１）、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層（１８）およびｄ）そのような層が何もない、の一つ、およびｂ）と同様にａ）用の低濃度にドープしたｎ型ドリフト層（２）、２）ｐ型ベース層（３）を作るために、上記ドリフト層の表面層にｐ型ドーパントを注入する工程、３）上記ベース層の上に低濃度にドープしたｎ型チャンネル領域層（４）をエピタキシャル成長させる工程、４）このドリフト層に伸びる壁（５）を作るために上記チャンネル領域層をエッチング除去する工程、５）高濃度にドープしたｎ型ソース領域層（６）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層の表面（４）に注入する工程、およびｂ）上記チャンネル領域層でｎ型層をエピタキシャル成長させる工程、の一つ、６）上記チャンネル領域層からこのドリフト層まで伸びる追加のｎ型層（７）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域（４）に上記ソース領域層（６）から少し横に離れて、上記壁に関連して、および上記壁（５）に注入する工程、およびｂ）上記チャンネル領域層で、上記ソース領域層（６）から少し横に離れて、上記壁に関連して、上記壁におよび上記壁でｎ型層をエピタキシャル成長させる工程、の一つ、７）上記チャンネル領域層にこのソース領域層と上記追加のｎ型層の間でゲート電極（９）を、および上記ソース領域層にソース（１１）を付ける工程、を含み、この工程４）および工程５）を次の順序の一つ：即ち、ａ）４）の後に５）およびｂ）５）の後に４）、で実施するＳｉＣの電界制御型半導体デバイスを生産するための方法。 12．請求項１１による方法に於いて、工程４）を工程５）の前に実施し、並びに、工程５）および工程６）を単一処理工程として同時に実施することを特徴とする方法。 13．ａ）トランジスタおよびｂ）サイリスタの一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって: １）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型用の高濃度にドープしたｎ型基板層（１）、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層（１８）およびｄ）そのような層が何もない、の一つ、およびｂ）と同様にａ）用の低濃度にドープしたｎ型ドリフト層（２）、２）上記ドリフト層に溝（２２）をエッチングする工程、３）上記溝でｐ型ベース層（３）をエピタキシャル成長させる工程、４）上記ベース層の上および上記ベース層の横に位置する上記ドリフト層の表面で低濃度にドープしたｎ型チャンネル領域層（４）をエピタキシャル成長させる工程、５）上記チャンネル領域層（４）を、このチャンネル領域層の壁を作りながら、上記ベース層の横縁の一つから少し横に離れてエッチング除去する工程、６）高濃度にドープしたｎ型ソース領域層（６）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層に上記縁から少し横に離れておよび上記壁（５）に関連して、および上記壁に注入する工程、およびｂ）上記チャンネル領域層で上記縁から少し横に離れておよび上記壁に関連しておよび上記壁に注入する工程、の一つ、７）上記チャンネル領域層にこのソース領域層と上記縁の間の横方向にゲート電極（９）を、および上記ソース領域層にソース（１１）を付ける工程、を含むＳｉＣの電界制御型半導体デバイスを生産するための方法。 14．ａ）トランジスタおよびｂ）サイリスタの一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型の用高濃度にドープしたｎ型基板層（１）、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層（１８）およびｄ）そのような層が何もない、の一つ、およびｂ）と同様にａ）用の低濃度にドープしたｎ型ドリフト層（２）をエピタキシャル成長させる工程、２）上記ドリフト層に溝（２２）をエッチングする工程、３）上記溝でｐ型ベース層（３）をエピタキシャル成長させる工程、４）上記ベース層にその第１横縁（２３）から少し横に離れておよびその反対の第２横縁（２４）を越えて第２溝（２５）をエッチングする工程、５）この第２溝に低濃度にドープしたｎ型チャンネル領域層（４）をエピタキシャル成長させる工程、６）高濃度にドープしたｎ型ソース領域層（６）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層の表面にこのベース層の上記二つの横縁の間で注入する工程、およびｂ）上記チャンネル領域層の上にこのベース層の上記横縁の間でｎ型層をエピタキシャル成長させる工程、７）上記チャンネル領域層に上記ソース領域層（６）とベース層の上記第２横縁（２４）の間でゲート電極（９）を、および上記ソース領域層にソース（１１）を付ける工程、を含む電界制御型半導体デバイスを生産するための方法。 15．請求項１１ないし請求項１４の何れかによる方法に於いて、それが、上記ゲート電極によって影響されるべき上記チャンネル領域層に関して横方向にこのソース領域層の反対側に位置する追加の高濃度にドープしたｐ型層（２１）を作るために、ａ）ｐ型ドーパントを上記ベース層（３）の表面層に注入する工程、ｂ）上記ベース層上でｐ型層をエピタキシャル成長させる工程、の一つを含むこと、並びにソース（１１）をこの追加のｐ型層にも接触させて付けることを特徴とする方法。 16．請求項１１ないし請求項１５の何れかによる方法に於いて、このチャンネル領域層（４）に絶縁層（８）を付け、およびゲート電極（９）を上記絶縁層に付けることを特徴とする方法。 17．ＭＩＳＦＥＴの形をした、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、高濃度にドープしたｎ型基板層（１）および低濃度にドープしたｎ型ドリフト層（２）、２）ａ）ｐ型ドーパントをこのドリフト層の上面から少し離れて埋込注入べース層が出来るようなエネルギーで注入する工程、およびｂ）ｐ型ドーパントを上記ドリフト層の表面にｐ型ドーパントを注人し、その後、その上に埋込ｐ型ベース層を作るために上記ドリフト層の更なる部分（３０）をエピタキシャル成長させる工程、の一つによって、このドリフト層に埋込ｐ型ベース層（３）を作る工程で、上記ベース層は、上記ドリフト層（２）の垂直部分（２７）が第１側（２８）でそれを横に通過するように作る工程、３）高濃度にドープしたソース領域層（６）を作るために、ｎ型ドーパントを上記第１側（２８）から少し離れて上記ベース層を越えて上記ドリフト層の表面層に注入する工程、４）絶縁層（８）をその上のゲート電極（９）と共に、上記ｐ型ベース層（３）の上に位置する上記ドリフト層の上記部分（３０）に付け、上記ソース領域層の上にソース（１１）を付ける工程、を含む電界制御型半導体デバイスを生産するための方法。１８．請求項１１ないし請求項１７の何れかによる方法を実施することによって作った、ＳｉＣの電界制御型半導体デバイス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者アンデルソン，マッツスウェーデン国エス―444 53 ステヌングスンド，バグンマカルベーゲン５

Claims

【特許請求の範囲】 1. 少なくともドレーン（１２）、高濃度にドープした基板層（１）および低濃度にドープしたｎ型ドリフト層（２）を記載した順序に積層して含む、ＳｉＣの電界制御型半導体デバイスであって、更に、高濃度にドープしたｎ型ソース領域層（６）およびそれに結合したソース（１１）、上記ソース領域層を上記ドリフト層に結合し、このデバイスがオン状態にあるときそれを通して電流を流す意図である、ドープしたチャンネル領域層（４）、並びに、それに電圧を加えると、上記チャンネル領域層の荷電キャリヤ分布に影響し、それによってその導電度に影響するように配設されたゲート電極（９）を含むデバイスに於いて、上記チャンネル領域層が実質的に横方向の延長部を有し、且つ低濃度にドープしたｎ型層によって作られていること、それが更に、上記チャンネル領域層の上面から少し離れてこのチャンネル領域層にｎ型導電チャンネル（１７）を作るために、この低濃度にドープしたｎ型チャンネル領域層（４）の下にゲート電極（９）に関してその反対側に配設されたｐ型ベース層（３）を含むこと、およびそこにこのソース領域層からドリフト層まで出来た導電チャンネル（１７）を実質的横方向に延長するため、このゲート電極を上記チャンネル領域に上から影響するように配設することを特徴とする電界制御型半導体デバイス。 2. 請求項１によるデバイスに於いて、上記ｐ型ベース層（３）が高濃度にドープされていることを特徴とするデバイス。 3. 請求項１または請求項２によるデバイスに於いて、上記ゲート電極（９）が介在する絶縁層（８）によってこのチャンネル領域層に関して絶縁されていることを特徴とするデバイス。 4. 請求項１または請求項２によるデバイスに於いて、このデバイスを常時オフのデバイスにするために、このゲート電極に零電位を掛けるとき、このチャンネル領域層（４）に上記ソース領域層からこのドリフト層までの電子の通過を完全に阻止するｐ型空乏領域（１６）をこのチャンネル領域層に作るように、この低濃度にドープしたチャンネル領域層の厚さおよびドーピング濃度を上記ベース層（３）のドーピング濃度およびこのゲートの選択と調整することを特徴とするデバイス。 5. 請求項１または請求項２および請求項３によるデバイスに於いて、それが高濃度にドープしたｎ型基板層（１）を有するＭＩＳＦＥＴであること、上記低濃度にドープしたチャンネル領域層が、上記ゲート電極に電圧を印加すると、導電チャンネル（１７）を、このソース領域層（６）からドリフト層（２）まで、このベース層と上記チャンネル領域層の間の境界に、上記絶縁層（８）から少し離れて作るために、この絶縁層とこのドリフト層に埋込まれた上記ベース層（３）との間で横に伸びるドリフト層（２）の一部であることを特徴とするデバイス。 6. 請求項１ないし請求項４の何れかによるデバイスに於いて、それが高濃度にドープしたｎ型基板層（１）を有し、トランジスタであることを特徴とするデバイス。 7. 請求項ｌないし請求項４の何れかによるデバイスに於いて、それがサイリスタであること、並びに、それが高濃度にドープしたｎ型基板層（１）およびａ）高濃度にドープしたｎ型バッファ層およびｂ）上記基板層とこのドリフト層の間にそのような層が何もない、の一つを有することを特徴とするデバイス。 8. 請求項１ないし請求項４、請求項６および請求項７の何れかによるデバイスに於いて、上記低濃度にドープしたチャンネル領域層（４）をこのドリフト層（２）に結合するように配設された追加の高濃度にドープしたｎ型層（７）を含むことを特徴とするデバイス。 9. 請求項８によるデバイスに於いて、このソース領域層（６）と上記追加のｎ型層（７）を、上記チャンネル領域層の一部がそれらの間で上記ゲート電極（９）の電圧に曝されるままにする相互横距離に配置することを特徴とするデバイス。 10．請求項６ないし請求項９の何れかによるデバイスに於いて、この低濃度にドープしたｎ型チャンネル領域層（４）に関して横に配置し、このソース（１１）と接触している、追加の高濃度にドープしたｐ型層（２１）を含むことを特徴とするデバイス。 11．ａ）トランジスタおよびｂ）サイリスタの一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型用の高濃度にドープしたｎ型基板層（１）、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層（１８）およびｄ）そのような層が何もない、の一つ、並びに低濃度にドープしたｎ型ドリフト層（２）、２）ｐ型ベース層（３）を作るために、上記ドリフト層の表面層にｐ型ドーパントを注入する工程、３）上記ベース層の上に低濃度にドープしたｎ型チャンネル領域層（４）をエピタキシャル成長させる工程、４）このドリフト層に伸びる壁（５）を作るために上記チャンネル領域層をエッチング除去する工程、５）高濃度にドープしたｎ型ソース領域層（６）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層の表面（４）に注入する工程、およびｂ）上記チャンネル領域層でｎ型層をエピタキシャル成長させる工程、の一つ、６）上記チャンネル領域層からこのドリフト層まで伸びる追加のｎ型層（７）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域（４）に上記ソース領域層（６）から少し横に離れて、上記壁に関連して、および上記壁（５）に注入する工程、およびｂ）上記チャンネル領域層で、上記ソース領域層（６）から少し横に離れて、上記壁に関連して、上記壁におよび上記壁でｎ型層をエピタキシャル成長させる工程、の一つ、７）上記チャンネル領域層にこのソース領域層と上記追加のｎ型層の間でゲート電極（９）を、および上記ソース領域層にソース（１１）を付ける工程、を含み、この工程４）および工程５）を次の順序の一つ：即ち、ａ）４）の後に５）およびｂ）５）の後に４）、で実施するＳｉＣの電界制御型半導体デバイスを生産するための方法。 12．請求項１１による方法に於いて、工程４）を工程５）の前に実施し、並びに、工程５）および工程６）を単一処理工程として同時に実施することを特徴とする方法。 13．ａ）トランジスタおよびｂ）サイリスタの一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型用の高濃度にドープしたｎ型基板層（１）、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層（１８）およびｄ）そのような層が何もない、の一つ、並びに低濃度にドープしたｎ型ドリフト層（２）、２）上記ドリフト層に溝（２２）をエッチングする工程、３）上記溝でｐ型ベース層（３）をエピタキシャル成長させる工程、４）上記ベース層の上および上記ベース層の横に位置する上記ドリフト層の表面で低濃度にドープしたｎ型チャンネル領域層（４）をエピタキシャル成長させる工程、５）上記チャンネル領域層（４）を、このチャンネル領域層の壁を作りながら、上記ベース層の横縁の一つから少し横に離れてエッチング除去する工程、６）高濃度にドープしたｎ型ソース領域層（６）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層に上記縁から少し横に離れておよび上記壁（５）に関連して、および上記壁に注入する工程、およびｂ）上記チャンネル領域層で上記縁から少し横に離れておよび上記壁に関連しておよび上記壁に注入する工程、の一つ、７）上記チャンネル領域層にこのソース領域層と上記縁の間の横方向にゲート電極（９）を、および上記ソース領域層にソース（１１）を付ける工程、を含むＳｉＣの電界制御型半導体デバイスを生産するための方法。 14．ａ）トランジスタおよびｂ）サイリスタの一つである、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、ａ）ｎ型用およびｂ）ｐ型の用高濃度にドープしたｎ型基板層（１）、ｂ）用にはその上のｃ）高濃度にドープしたｎ型バッファ層（１８）およびｄ）そのような層が何もない、の一つ、並びに低濃度にドープしたｎ型ドリフト層（２）をエピタキシャル成長させる工程、２）上記ドリフト層に溝（２２）をエッチングする工程、３）上記溝でｐ型ベース層（３）をエピタキシャル成長させる工程、４）上記ベース層にその第１横縁（２３）から少し横に離れておよびその反対の第２横縁（２４）を越えて第２溝（２５）をエッチングする工程、５）この第２溝に低濃度にドープしたｎ型チャンネル領域層（４）をエピタキシャル成長させる工程、６）高濃度にドープしたｎ型ソース領域層（６）を作るために、ａ）ｎ型ドーパントを上記チャンネル領域層の表面にこのベース層の上記二つの横縁の間で注入する工程、およびｂ）上記チャンネル領域層の上にこのベース層の上記横縁の間でｎ型層をエピタキシャル成長させる工程、７）上記チャンネル領域層に上記ソース領域層（６）とベース層の上記第２横縁（２４）の間でゲート電極（９）を、および上記ソース領域層にソース（１１）を付ける工程、を含むＳｉＣの電界制御型半導体デバイスを生産するための方法。 15．請求項１１ないし請求項１４の何れかによる方法に於いて、それが、上記ゲート電極によって影響されるべき上記チャンネル領域層に関して横方向にこのソース領域層の反対側に位置する追加の高濃度にドープしたｐ型層（２１）を作るために、ａ）ｐ型ドーパントを上記ベース層（３）の表面層に注入する工程、ｂ）上記ベース層上でｐ型層をエピタキシャル成長させる工程、の一つを含むこと、並びにソース（１１）をこの追加のｐ型層にも接触させて付けることを特徴とする方法。 16．請求項１１ないし請求項１５の何れかによる方法に於いて、このチャンネル領域層（４）に絶縁層（８）を付け、およびゲート電極（９）を上記絶縁層に付けることを特徴とする方法。 17．ＭＩＳＦＥＴの形をした、ＳｉＣの電界制御型半導体デバイスを生産するための方法であって：１）互いの上に以下のＳｉＣの半導体層をエピタキシャル成長させる工程：即ち、高濃度にドープしたｎ型基板層（１）および低濃度にドープしたｎ型ドリフト層（２）、２）ａ）ｐ型ドーパントをこのドリフト層の上面から少し離れて埋込注入ベース層が出来るようなエネルギーで注入する工程、およびｂ）ｐ型ドーパントを上記ドリフト層の表面にｐ型ドーパントを注入し、その後、その上に埋込ｐ型ベース層を作るために上記ドリフト層の更なる部分（３０）をエピタキシャル成長させる工程、の一つによって、このドリフト層に埋込ｐ型ベース層（３）を作る工程で、上記ベース層は、上記ドリフト層（２）の垂直部分（２７）が第１側（２８）でそれを横に通過するように作る工程、３）高濃度にドープしたソース領域層（６）を作るために、ｎ型ドーパントを上記第１側（２８）から少し離れて上記ベース層を越えて上記ドリフト層の表面層に注入する工程、４）絶縁層（８）をその上のゲート電極（９）と共に、上記ｐ型ベース層（３）の上に位置する上記ドリフト層の上記部分（３０）に付け、上記ソース領域層の上にソース（１１）を付ける工程、を含むＳｉＣの電界制御型半導体デバイスを生産するための方法。 18．請求項１１ないし請求項１７の何れかによる方法を実施することによって作った、ＳｉＣの電界制御型半導体デバイス。