JPH03187224A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03187224A JPH03187224A JP32665689A JP32665689A JPH03187224A JP H03187224 A JPH03187224 A JP H03187224A JP 32665689 A JP32665689 A JP 32665689A JP 32665689 A JP32665689 A JP 32665689A JP H03187224 A JPH03187224 A JP H03187224A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- element isolation
- semiconductor device
- circuit region
- locos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000002955 isolation Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 abstract description 40
- 230000002093 peripheral effect Effects 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 241000293849 Cordylanthus Species 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 150000004767 nitrides Chemical class 0.000 description 21
- 238000010586 diagram Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置に関し、特に、同一半導体基板
上にそれぞれが異なる分離特性を要求される第１の回路
領域と第２の回路領域が形成される半導体装置に関する
。
上にそれぞれが異なる分離特性を要求される第１の回路
領域と第２の回路領域が形成される半導体装置に関する
。
［従来の技術］
第３図は従来の素子分離用酸化膜が形成された半導体装
置を示した断面構造図である。第３図を参照して、半導
体装置は、メモリ部１００と、周辺回路部２００とを含
む。メモリ部１００には、シリコン基板１上に素子分離
のための酸化膜１４が形成されている。周辺回路部２０
０にも同様に素子分離のための酸化膜１４が形成されて
いる。
置を示した断面構造図である。第３図を参照して、半導
体装置は、メモリ部１００と、周辺回路部２００とを含
む。メモリ部１００には、シリコン基板１上に素子分離
のための酸化膜１４が形成されている。周辺回路部２０
０にも同様に素子分離のための酸化膜１４が形成されて
いる。
第４Ａ図および第４Ｂ図は、第３図に示した酸化膜１４
の製造プロセスを説明するための断面構造図である。第
３図ないし第４Ｂ図を参照して、製造プロセスについて
説明する。まず、第４Ａ図に示すように、シリコン基板
１上に下敷酸化膜１２を形成する。下敷酸化膜１２上に
窒化膜１３をデボする。その後、窒化膜１３上にバター
ニングして窒化膜１３をエツチングする。次に、第４Ｂ
図に示すように、フィールド酸化を行ない酸化膜１４を
形成する。その後、窒化膜１３と下敷酸化膜１２とを除
去して最終的に第３図に示すようなフィールド酸化膜１
４が形成される。上記のようなプロセスで酸化膜を形成
する方法をＬＯＣＯ８法という。ＬＯＣＯＳ法は、製造
プロセスが簡単であるという利点がある。
の製造プロセスを説明するための断面構造図である。第
３図ないし第４Ｂ図を参照して、製造プロセスについて
説明する。まず、第４Ａ図に示すように、シリコン基板
１上に下敷酸化膜１２を形成する。下敷酸化膜１２上に
窒化膜１３をデボする。その後、窒化膜１３上にバター
ニングして窒化膜１３をエツチングする。次に、第４Ｂ
図に示すように、フィールド酸化を行ない酸化膜１４を
形成する。その後、窒化膜１３と下敷酸化膜１２とを除
去して最終的に第３図に示すようなフィールド酸化膜１
４が形成される。上記のようなプロセスで酸化膜を形成
する方法をＬＯＣＯ８法という。ＬＯＣＯＳ法は、製造
プロセスが簡単であるという利点がある。
［発明が解決しようとする課８］
前述のように、従来のＬＯＣＯ３法によって素子分離の
ための酸化膜を形成する方法は、製造プロセスが簡単で
あるという利点がある。しかし、ＬＯＣＯＳ法は、第３
図に示すように、熱酸化の際に窒化膜１３のエツジ部に
酸化膜１４が横方向に入り込むことにより形成されるバ
ーズビーク１４ａ、１４ｂの長さが長くなり、１μｍ以
下の幅の酸化膜を形成できないという問題点があった。
ための酸化膜を形成する方法は、製造プロセスが簡単で
あるという利点がある。しかし、ＬＯＣＯＳ法は、第３
図に示すように、熱酸化の際に窒化膜１３のエツジ部に
酸化膜１４が横方向に入り込むことにより形成されるバ
ーズビーク１４ａ、１４ｂの長さが長くなり、１μｍ以
下の幅の酸化膜を形成できないという問題点があった。
一方、半導体装置のメモリ部などでは集積化が要求され
ており、これに対応して素子分離のための酸化膜の幅も
狭いものが要求されている。しかし、上述のように従来
のＬＯＣＯＳ法では、１μｍ以下の幅の酸化膜を形成す
ることができないので、このような集積化のニーズに対
応することができないという問題点があった。
ており、これに対応して素子分離のための酸化膜の幅も
狭いものが要求されている。しかし、上述のように従来
のＬＯＣＯＳ法では、１μｍ以下の幅の酸化膜を形成す
ることができないので、このような集積化のニーズに対
応することができないという問題点があった。
そこで、従来のＬＯＣＯＳ法を改良した方法としてポリ
バッファＬＯＣＯ３法が提案されている。
バッファＬＯＣＯ３法が提案されている。
第５図はポリバッファＬＯＣＯＳ法によって形成された
素子分離のための酸化膜４を備えた半導体装置の断面構
造図である。第５図を参照して、半導体装置は、シリコ
ン基板１上のメモリ部１００および周辺回路部２００の
双方に素子分離のための酸化膜４が形成されている。
素子分離のための酸化膜４を備えた半導体装置の断面構
造図である。第５図を参照して、半導体装置は、シリコ
ン基板１上のメモリ部１００および周辺回路部２００の
双方に素子分離のための酸化膜４が形成されている。
第６Ａ図および第６Ｂ図は、第５図に示した酸化膜４を
形成するポリバッファＬＯＣＯＳ法を説明するための断
面構造図である。第５図ないし第６Ｂ図を参照して、ポ
リバッファＬＯＣＯ５法について説明する。まず、第６
Ａ図に示すように、シリコン基板１上に下敷酸化膜２を
形成する。下敷酸化膜２上にポリシリコン５を形成する
。ポリシリコン５上に窒化膜３を形成する。窒化膜３上
にパターニングして窒化膜３を工・ソチングする。
形成するポリバッファＬＯＣＯＳ法を説明するための断
面構造図である。第５図ないし第６Ｂ図を参照して、ポ
リバッファＬＯＣＯ５法について説明する。まず、第６
Ａ図に示すように、シリコン基板１上に下敷酸化膜２を
形成する。下敷酸化膜２上にポリシリコン５を形成する
。ポリシリコン５上に窒化膜３を形成する。窒化膜３上
にパターニングして窒化膜３を工・ソチングする。
次に、第６Ｂ図に示すように、フィールド酸化を行ない
酸化膜４を形成する。その後、窒化膜３およびポリシリ
コン５ならびに下敷酸化膜２を除去して最終的に第５図
に示すような酸化膜４が形成される。このポリバッファ
ＬＯＣＯＳ法では、ポリシリコン５を酸化することによ
りシリコン基板の酸化量が少なくて済むこととポリシリ
コン５および窒化膜３が従来のＬＯＣＯＳ法の窒化膜１
３より厚いことによりバーズビーク４ａ、４ｂの横への
延びを上から押える効果が強い。この結果、第５図の４
ａ、４ｂに示すように、従来のＬＯＣＯ８法に比べてバ
ーズビークの長さを短くすることができる。このように
、ポリバッファＬＯＣＯ８法では、ＬＯＣＯＳ法で問題
となるバーズビークを低減させることができるので、半
導体装置のメモリ部などで要求される集積化にも対応す
る二とができる。
酸化膜４を形成する。その後、窒化膜３およびポリシリ
コン５ならびに下敷酸化膜２を除去して最終的に第５図
に示すような酸化膜４が形成される。このポリバッファ
ＬＯＣＯＳ法では、ポリシリコン５を酸化することによ
りシリコン基板の酸化量が少なくて済むこととポリシリ
コン５および窒化膜３が従来のＬＯＣＯＳ法の窒化膜１
３より厚いことによりバーズビーク４ａ、４ｂの横への
延びを上から押える効果が強い。この結果、第５図の４
ａ、４ｂに示すように、従来のＬＯＣＯ８法に比べてバ
ーズビークの長さを短くすることができる。このように
、ポリバッファＬＯＣＯ８法では、ＬＯＣＯＳ法で問題
となるバーズビークを低減させることができるので、半
導体装置のメモリ部などで要求される集積化にも対応す
る二とができる。
しかし、ポリバッファＬＯＣＯＳ法では、上述のように
フィールド酸化時に形成される酸化膜がポリシリコンお
よび窒化膜により上方向から押えられるため、従来のＬ
ＯＣＯ３法に比べて厚い酸化膜を形成することができな
いという問題点がある。ところが、半導体装置の周辺回
路部２００では、寄生トランジスタの発生防止のために
厚い酸化膜が要求される。しかし、このポリバッフＴＬ
ｏｃｏｓ法では、上記のように厚い酸化膜を形成するこ
とができないのでこの要求を満足することは困難であっ
た。
フィールド酸化時に形成される酸化膜がポリシリコンお
よび窒化膜により上方向から押えられるため、従来のＬ
ＯＣＯ３法に比べて厚い酸化膜を形成することができな
いという問題点がある。ところが、半導体装置の周辺回
路部２００では、寄生トランジスタの発生防止のために
厚い酸化膜が要求される。しかし、このポリバッフＴＬ
ｏｃｏｓ法では、上記のように厚い酸化膜を形成するこ
とができないのでこの要求を満足することは困難であっ
た。
つまり、従来の半導体装置では、同一基板上にそれぞれ
異なる分離特性を要求される複数の素子が形成された場
合に、ＬＯＣＯ８法によって形成されたＬＯＧＯ８酸化
膜では、周辺回路部の素子分離特性を向上させることは
できるがメモリ部の集積化に対応することができず、ポ
リバッファＬｏｃｏｓ法によって形成されたポリバッフ
ァＬＯＣＯ８酸化膜では、メモリ部での集積化には対応
できるが周辺回路部の素子分離特性を向上させることは
できなかった。このように、従来では、同一基板上にそ
れぞれ異なる分離特性が要求される複数の素子が形成さ
れた場合にそれら各々の素子すべてについて分離特性を
向上させることは困難であった。
異なる分離特性を要求される複数の素子が形成された場
合に、ＬＯＣＯ８法によって形成されたＬＯＧＯ８酸化
膜では、周辺回路部の素子分離特性を向上させることは
できるがメモリ部の集積化に対応することができず、ポ
リバッファＬｏｃｏｓ法によって形成されたポリバッフ
ァＬＯＣＯ８酸化膜では、メモリ部での集積化には対応
できるが周辺回路部の素子分離特性を向上させることは
できなかった。このように、従来では、同一基板上にそ
れぞれ異なる分離特性が要求される複数の素子が形成さ
れた場合にそれら各々の素子すべてについて分離特性を
向上させることは困難であった。
この発明は、上記のような課題を解決するためになされ
たもので、同一基板上にそれぞれ異なる分離特性が要求
される複数の素子が形成されてもそれら各々の素子につ
いて分離特性を向上させることが可能な半導体装置を提
供することを目的とする。
たもので、同一基板上にそれぞれ異なる分離特性が要求
される複数の素子が形成されてもそれら各々の素子につ
いて分離特性を向上させることが可能な半導体装置を提
供することを目的とする。
［課題を解決するための手段］
この発明における半導体装置は、第１の回路領域に形成
された素子分離のためのＬＯＣＯＳ酸化膜と、第２の回
路領域に形成された素子分離のためのポリバッファＬＯ
ＣＯ３酸化膜とを含む。
された素子分離のためのＬＯＣＯＳ酸化膜と、第２の回
路領域に形成された素子分離のためのポリバッファＬＯ
ＣＯ３酸化膜とを含む。
［作用Ｊ
この発明に係る半導体装置では、第１の回路領域に素子
分離のためのＬＯＧＯ８酸化膜が形成され、第２の回路
領域に素子分離のためのポリバッファＬＯＧＯ８酸化膜
が形成されるので、それぞれの素子に要求される分離特
性に応じた酸化膜が形成される。
分離のためのＬＯＧＯ８酸化膜が形成され、第２の回路
領域に素子分離のためのポリバッファＬＯＧＯ８酸化膜
が形成されるので、それぞれの素子に要求される分離特
性に応じた酸化膜が形成される。
［発明の実施例］
第１図は本発明の一丈施例を示した素子分離用酸化膜が
形成された半導体装置を示した断面構造図である。第１
図を参照して、半導体装置は、メモリ部１００と、周辺
回路部２００とを含む。メモリ部１００には、シリコン
基板１上に素子分離のための酸化膜４がポリバッファＬ
ＯＣＯ８法によって形成されている。これに対して周辺
回路部２００では、素子分離のための酸化膜１４がＬＯ
ＣＯ８法によって形成されている。
形成された半導体装置を示した断面構造図である。第１
図を参照して、半導体装置は、メモリ部１００と、周辺
回路部２００とを含む。メモリ部１００には、シリコン
基板１上に素子分離のための酸化膜４がポリバッファＬ
ＯＣＯ８法によって形成されている。これに対して周辺
回路部２００では、素子分離のための酸化膜１４がＬＯ
ＣＯ８法によって形成されている。
第２八図ないし第２Ｇ図は、第１図に示した素子分離の
ための酸化膜の製造プロセスを説明するための断面構造
図である。昂１図ないし第２Ｇ図を参照して、製造プロ
セスについて説明する。まず、第２Ａ図に示すように、
シリコン基板１上のメモリ部１００および周辺回路部２
００に下敷酸化膜２を形成する。下敷酸化膜２上にポリ
シリコン５を形成する。ポリシリコン５上に窒化膜３を
形成する。次に、第２Ｂ図に示すように、窒化膜３上に
バターニングし、メモリ部１００の酸化膜が形成される
領域の窒化膜３をエツチングする。
ための酸化膜の製造プロセスを説明するための断面構造
図である。昂１図ないし第２Ｇ図を参照して、製造プロ
セスについて説明する。まず、第２Ａ図に示すように、
シリコン基板１上のメモリ部１００および周辺回路部２
００に下敷酸化膜２を形成する。下敷酸化膜２上にポリ
シリコン５を形成する。ポリシリコン５上に窒化膜３を
形成する。次に、第２Ｂ図に示すように、窒化膜３上に
バターニングし、メモリ部１００の酸化膜が形成される
領域の窒化膜３をエツチングする。
その後、第２Ｃ図に示すように、熱酸化を行ないメモリ
部１００に酸化膜４を形成する。第２Ｄ図に示すように
、窒化膜３およびポリシリコン５ならびに下敷酸化膜２
を除去して酸化膜４が形成される。このフィールド酸化
膜４を形成する方法は従来のポリバッファＬＯＣＯ９法
と同様である。
部１００に酸化膜４を形成する。第２Ｄ図に示すように
、窒化膜３およびポリシリコン５ならびに下敷酸化膜２
を除去して酸化膜４が形成される。このフィールド酸化
膜４を形成する方法は従来のポリバッファＬＯＣＯ９法
と同様である。
したがってメモリ部１００には、幅の狭い酸化膜４が形
成される。次に、第２Ｅ図に示すように、酸化膜４が形
成されたメモリ部１００および周辺回路部２００のシリ
コン基板１上に下敷酸化膜１２を形成する。下敷酸化膜
１２上に窒化膜１３を形成する。第２Ｆ図に示すように
、窒化膜１３上にパターニングし、周辺回路部２００の
酸化膜が形成される領域の窒化膜１３をエツチングする
。
成される。次に、第２Ｅ図に示すように、酸化膜４が形
成されたメモリ部１００および周辺回路部２００のシリ
コン基板１上に下敷酸化膜１２を形成する。下敷酸化膜
１２上に窒化膜１３を形成する。第２Ｆ図に示すように
、窒化膜１３上にパターニングし、周辺回路部２００の
酸化膜が形成される領域の窒化膜１３をエツチングする
。
第２Ｇ図に示すように、熱酸化を行ない酸化膜１４が形
成される。この後、最終的に下敷酸化膜１２および窒化
膜１３が除去されて第１図に示すような酸化膜１４が完
成される。この酸化膜１４を形成する方法は従来のＬＯ
ＣＯＳ法と同様である。
成される。この後、最終的に下敷酸化膜１２および窒化
膜１３が除去されて第１図に示すような酸化膜１４が完
成される。この酸化膜１４を形成する方法は従来のＬＯ
ＣＯＳ法と同様である。
上記のように、本実施例では、集積化が要求されるメモ
リ部では、バーズビーク４ａ、４ｂの横方向への延びを
低減することができるポリバッファＬＯＣＯ３法による
酸化膜４が形成され、寄生トランジスタ発生防止のため
厚い酸化膜が要求される周辺回路部２００では、ＬＯＣ
ＯＳ法により厚い酸化膜１４が形成される。したがって
、メモリ回路部１００では集積化をさらに促進すること
ができ、その一方周辺回路部２００では、寄生トランジ
スタの発生防止を強化することができる。
リ部では、バーズビーク４ａ、４ｂの横方向への延びを
低減することができるポリバッファＬＯＣＯ３法による
酸化膜４が形成され、寄生トランジスタ発生防止のため
厚い酸化膜が要求される周辺回路部２００では、ＬＯＣ
ＯＳ法により厚い酸化膜１４が形成される。したがって
、メモリ回路部１００では集積化をさらに促進すること
ができ、その一方周辺回路部２００では、寄生トランジ
スタの発生防止を強化することができる。
なお、本実施例では、第２Ｄ図に示したようにメモリ部
１００で酸化膜４を形成してその後に周辺回路部２００
で酸化膜１４を形成するようにしたが、初めに形成され
る酸化膜４は、後で形成される酸化膜１４の形成時には
、下敷酸化膜および窒化膜によって覆われているため、
影響を受けることがなくそれぞれ独立に品質の優れた酸
化膜が形成できる。また、本実施例では、ポリバッファ
ＬＯＣＯ３法による酸化膜を先に形成しその後Ｌｏｃｏ
ｓ法による酸化膜を形成するようにしたが、本発明はこ
れに限らず、この順序はどちらでもよく先に形成した酸
化膜上に次の酸化膜を形成する上で必要な窒化膜を形成
し、フィールド酸化することにより２種の酸化膜をそれ
ぞれ独立に形成することができる。
１００で酸化膜４を形成してその後に周辺回路部２００
で酸化膜１４を形成するようにしたが、初めに形成され
る酸化膜４は、後で形成される酸化膜１４の形成時には
、下敷酸化膜および窒化膜によって覆われているため、
影響を受けることがなくそれぞれ独立に品質の優れた酸
化膜が形成できる。また、本実施例では、ポリバッファ
ＬＯＣＯ３法による酸化膜を先に形成しその後Ｌｏｃｏ
ｓ法による酸化膜を形成するようにしたが、本発明はこ
れに限らず、この順序はどちらでもよく先に形成した酸
化膜上に次の酸化膜を形成する上で必要な窒化膜を形成
し、フィールド酸化することにより２種の酸化膜をそれ
ぞれ独立に形成することができる。
［発明の効果］
以上のように、この発明によれば、第１の回路領域にＬ
ＯＧＯ３酸化膜を形成し、第２の回路領域にポリバッフ
ァＬＯＧＯ３酸化膜を形成することにより、それぞれの
素子に要求される分離特性に応じた酸化膜が形成される
ので、同一基板上に異なる分離特性がそれぞれ要求され
る複数の素子が形成されてもそれら各々の素子すべてに
ついて分離特性を向上させることができる。
ＯＧＯ３酸化膜を形成し、第２の回路領域にポリバッフ
ァＬＯＧＯ３酸化膜を形成することにより、それぞれの
素子に要求される分離特性に応じた酸化膜が形成される
ので、同一基板上に異なる分離特性がそれぞれ要求され
る複数の素子が形成されてもそれら各々の素子すべてに
ついて分離特性を向上させることができる。
４、図面のｆｆｆＪＩｌｉな説明
第１図は本発明の一実施例を示した素子分離用酸化膜が
形成された半導体装置を示した断面構造図、第２Ａ図な
いし第２Ｇ図は第１図に示した素子分離用酸化膜を形成
する際の製造プロセスを説明するための断面構造図、第
３図は従来の素子分離用酸化膜が形成された半導体装置
を示した断面構造図、第４Ａ図および第４Ｂ図は第３図
に示した素子分離用酸化膜の製造プロセスを説明するた
めの断面構造図、第５図は従来の他の素子分離用酸化膜
が形成された半導体装置を示した断面構造図、第６Ａ図
および第６Ｂ図は第５図に示した素子分離用酸化膜の製
造プロセスを説明するための断面構造図である。
形成された半導体装置を示した断面構造図、第２Ａ図な
いし第２Ｇ図は第１図に示した素子分離用酸化膜を形成
する際の製造プロセスを説明するための断面構造図、第
３図は従来の素子分離用酸化膜が形成された半導体装置
を示した断面構造図、第４Ａ図および第４Ｂ図は第３図
に示した素子分離用酸化膜の製造プロセスを説明するた
めの断面構造図、第５図は従来の他の素子分離用酸化膜
が形成された半導体装置を示した断面構造図、第６Ａ図
および第６Ｂ図は第５図に示した素子分離用酸化膜の製
造プロセスを説明するための断面構造図である。
図において、１はシリコン基板、４は酸化膜、４ａ、４
ｂはバーズビーク、１４は酸化膜、１４ａ、１４ｂはバ
ーズビーク、１００はメモリ部、２００は周辺回路部で
ある。
ｂはバーズビーク、１４は酸化膜、１４ａ、１４ｂはバ
ーズビーク、１００はメモリ部、２００は周辺回路部で
ある。
なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 同一半導体基板上にそれぞれが異なる分離特性を要求さ
れる第１の回路領域と第２の回路領域とが形成される半
導体装置であって、 前記第１の回路領域に形成された素子分離のためのＬＯ
ＣＯＳ酸化膜と、 前記第２の回路領域に形成された素子分離のためのポリ
バッファＬＯＣＯＳ酸化膜とを含む、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326656A JP2689004B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326656A JP2689004B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187224A true JPH03187224A (ja) | 1991-08-15 |
| JP2689004B2 JP2689004B2 (ja) | 1997-12-10 |
Family
ID=18190208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326656A Expired - Lifetime JP2689004B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689004B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0560985A1 (en) * | 1991-10-01 | 1993-09-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacture thereof |
| JPH08167706A (ja) * | 1994-12-15 | 1996-06-25 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US8426291B2 (en) | 2010-12-14 | 2013-04-23 | Canon Kabushiki Kaisha | Method for isolation formation in manufacturing semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174350A (ja) * | 1984-09-19 | 1986-04-16 | Sony Corp | 半導体装置の製造方法 |
| JPS6379371A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置の製造方法 |
| JPS649638A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6468949A (en) * | 1987-09-09 | 1989-03-15 | Sony Corp | Manufacture of semiconductor device |
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
-
1989
- 1989-12-15 JP JP1326656A patent/JP2689004B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174350A (ja) * | 1984-09-19 | 1986-04-16 | Sony Corp | 半導体装置の製造方法 |
| JPS6379371A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体集積回路装置の製造方法 |
| JPS649638A (en) * | 1987-07-01 | 1989-01-12 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6468949A (en) * | 1987-09-09 | 1989-03-15 | Sony Corp | Manufacture of semiconductor device |
| JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0560985A1 (en) * | 1991-10-01 | 1993-09-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacture thereof |
| EP0560985A4 (ja) * | 1991-10-01 | 1994-02-02 | Hitachi, Ltd. | |
| US5455438A (en) * | 1991-10-01 | 1995-10-03 | Hitachi, Ltd. | Semiconductor integrated circuit device in which kink current disturbances of MOS transistors are suppressed |
| JPH08167706A (ja) * | 1994-12-15 | 1996-06-25 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US8426291B2 (en) | 2010-12-14 | 2013-04-23 | Canon Kabushiki Kaisha | Method for isolation formation in manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689004B2 (ja) | 1997-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6228578B2 (ja) | ||
| US4981813A (en) | Pad oxide protect sealed interface isolation process | |
| EP0284456B1 (en) | Pad oxide protect sealed interface isolation process | |
| US5256895A (en) | Pad oxide protect sealed interface isolation | |
| US5985725A (en) | Method for manufacturing dual gate oxide layer | |
| JPH03187224A (ja) | 半導体装置 | |
| US5728622A (en) | Process for forming field oxide layers in semiconductor devices | |
| JP2833323B2 (ja) | 半導体装置 | |
| JPS6359538B2 (ja) | ||
| KR100335263B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| JPH02220450A (ja) | 非破壊読み出し型電荷転送装置とその製造方法 | |
| US6365945B1 (en) | Submicron semiconductor device having a self-aligned channel stop region and a method for fabricating the semiconductor device using a trim and etch | |
| KR100261966B1 (ko) | 필드산화막 제조방법 | |
| JPS61219148A (ja) | 半導体装置の製造方法 | |
| EP1049159A2 (en) | A method of forming dual thickness gate oxide in a semiconductor device | |
| JP5187988B2 (ja) | 半導体装置及びその製造方法 | |
| KR0151226B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR960009978B1 (ko) | 반도체 장치의 필드산화막 형성 방법 | |
| JPH0582516A (ja) | 半導体装置 | |
| KR100227188B1 (ko) | 반도체 소자의 격리방법 | |
| JPS6312149A (ja) | 半導体装置の製造方法 | |
| KR100248349B1 (ko) | 필드산화막제조방법 | |
| KR0141106B1 (ko) | 반도체소자의제조방법 | |
| KR940010323B1 (ko) | 반도체 장치의 제조방법 | |
| JPH10284478A (ja) | 半導体装置の製造方法 |