JPS6379371A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS6379371A
JPS6379371A JP61223582A JP22358286A JPS6379371A JP S6379371 A JPS6379371 A JP S6379371A JP 61223582 A JP61223582 A JP 61223582A JP 22358286 A JP22358286 A JP 22358286A JP S6379371 A JPS6379371 A JP S6379371A
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JP
Japan
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memory cell
insulating film
film
field insulating
peripheral circuit
Prior art date
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Pending
Application number
JP61223582A
Other languages
English (en)
Inventor
Yasuhiko Saikou
斉江 靖彦
Satoshi Meguro
目黒 怜
Katsuhiko Kubota
勝彦 久保田
Jun Sugiura
杉浦 順
Kazuo Nojiri
野尻 一男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
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Publication of JPS6379371A publication Critical patent/JPS6379371A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/09Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特に
、メモリセル部と周辺回路部とを有する半導体集積回路
装置におけるフィールド絶縁膜を形成するのに適用して
有効な技術に関するものである。
〔従来の技術〕
例え1叉ダイナミツクRA M (Random Ac
cess MeIlary)のような半導体集積回路装
置のメモリセル部と周辺回路部とにおける素子分難のた
めのフィールド絶縁膜は、同一の選択酸化工程で同時に
形成されているため、メモリセル部と周辺回路部とにお
けるフィールド絶縁膜の膜厚は同一となっている。この
場合、このフィールド絶縁膜の膜厚は、周辺回路部にお
けるフィールド部での寄生MO3効果を防止するために
必要な膜厚に選ばれている(特開昭57−194582
号公報)。
〔発明が解決しようとする問題点〕
ところが、上述のようにメモリセル部と周辺回路部とに
おけるフィールド絶縁膜の膜厚を同一にした場合には、
次のような問題がある。すなわち、通常の選択酸化によ
りフィールド絶縁膜を形成する場合にはいわゆるバーズ
ビークが発生するが、このバーズビークの長さはフィー
ルド絶$11E3の膜厚によって異なり、膜厚が大きい
ほど長くなる。
ところで5本発明者の検討結果によれば、メモリセル部
におけるフィールド絶縁膜の上にはキャパシタ用のプレ
ー1−(電極)が設けられ、このプレートは例えばVc
 * / 2 (Vc c :電源電位)のような低い
一定電圧に設定されるので、このプレートによるシール
ド効果によりフィールド部における寄生MO3はオンし
にくい。このため、メモリセル部のフィールド絶縁膜の
膜厚は周辺回路はど大きくする必要がない。従って、メ
モリセル部と周辺回路部とにおけるフィールド絶縁膜の
膜厚を上述のように同一とした場合には、メモリセル部
におけるバーズビークの長さが必要以上に長くなる。こ
の結果、メモリセル部における有効面積が小さくなり、
従ってメモリセルの集積密度を高くすることが難しいと
いう問題がある。
本発明の目的は、メモリセルの集積密度を高くすること
が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
すなわち、半導体基板を選択酸化することによりメモリ
セル部及び周辺回路部のうちのいずれか一方に必要な膜
厚のフィールド絶a膜を形成する工程と、選択酸化又は
エツチングにより前記メモリセル部及び前記周辺回路部
のうちの他方に必要な膜厚のフィールド絶縁膜を形成す
る工程とを具備している。
〔作 用〕
上記した手段によれば、メモリセル部のフィールド絶縁
膜の膜厚を周辺回路部のフィールド絶G膜の膜厚よりも
小さくすることができるので、このメモリセル部のフィ
ールド絶縁膜のバーズビークの長さを小さくすることが
でき、このためメモリセルの集積密度を高くすることが
できる。
〔実施例〕
以下、本発明の構成について、実施例に基づき図面を参
照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
去B 実施例iにおいては、第1図に示すように、まず例えば
シリコン基板のような半導体基板1の表面に例えばSi
O2膜のような絶縁膜2を形成し、さらにこの絶縁11
!a2の上に例えばSi、N4膜のような酸化防止膜3
を形成した後、エツチングによりこの酸化防止膜3を所
定形状にパターンニングする。
次に、この状態で前記酸化防止膜3をマスクとして前記
半導体基板1を選択酸化することにより第2図に示すよ
うに、メモリセル部と周辺回路部とに同一の膜厚の例え
ばSiO2膜のようなフィールド絶縁膜4a、4bを形
成する。これらのフィールド絶縁膜4a、4bの膜厚は
、メモリセル部で必要な膜厚に選ぶ。これによって、こ
のフィールド絶縁膜4bのバーズビークの長さを小さく
することができるので、メモリセル部の有効面積を大き
くすることができる。このため、メモリセルの集積密度
を高くすることができる。この後、メモリセル部の表面
を例えばSi3N4膜のような酸化防止膜5で覆う。
次に、この酸化防止膜5をマスクとして前記半導体基板
1を選択酸化することにより、第3図に示すように、周
辺@踏部におけるフィールド絶縁膜4aの膜厚を増大さ
せてこの周辺回路部で必要な膜厚とする。この後、前記
酸化防止膜3.5をエツチング除去した後、ダイナミッ
クRAMを製造するための従来公知の方法に従って工程
を進めろことにより例えば1トランジスタ1キヤパシタ
、  型のメモリセル及び周辺回路を形成して、目的と
するダイナミックRAMを完成させる。
この実施例1′によれば、確立された手法である選択酸
化を用いているので、メモリセル部及び周辺回路部のそ
汎ぞれに必要な膜厚のフィールド絶縁膜4d、4bを容
易に形成することができる。
叉胤(’A n 実施例Hにおいては、第4図に示すように、まず実施例
Iと同様にしてメモリセル部と周辺回路部とに同一膜厚
のフィールド絶縁膜4a、4bを形成する。これらのフ
ィールド絶縁膜4a、4bの膜厚は1周辺回路部で必要
な膜厚に選ぶ。この後、周辺回路部の表面を例えばフォ
トレジスト6で覆う。
次に、このフォトレジスト6及び酸化防止膜3をマスク
として前記フィールド絶縁膜4bをエツチングすること
により、第5図に示すように、こノフィー/L/ ト#
! 、’lR膜4bの膜厚を減少させてメモリセル部で
必要な膜厚にする。これによって、フィールド絶縁膜4
bのバーズビークの長さを小さくすることができるので
、実施例菫と同様にメモリセルの集積密度を高くするこ
とができる。この後、フォトレジスト6を除去し、さら
に前記酸化防止膜3をエツチング除去した後、実施例I
と同様に工程を進めて、目的とするダイナミックRAM
を完成させる。
この実施例Hによれば、選択酸化とエツチングという簡
単な手法を用いているので、製造工程が簡単であるとい
う利点がある。
Xλ五災 実施例■においては、第6図に示すように、まず所定形
状の酸化防止膜3を用いた選択酸化により、周辺回路部
にフィールド絶4歓膜4aを形成する。このフィールド
絶縁膜4aの膜厚は、周辺回路部に必要な膜厚に選ぶ。
次に、前記酸化防止膜3をエツチング除去した後、第7
図に示すように所、定形状の酸化防止膜5を形成し、こ
の酸化防止+1!25をマスクとして半導体基板1を選
択酸化することにより、メモリセル部にフィールド絶縁
膜4bを形成する。このフィールド絶a膜4bの膜厚は
、メモリセル部で必要な膜厚に選ぶ。これによって、フ
ィールド絶B膜4bのバーズビークの長さを小さくする
ことができるので、実施例I、■と同様にメモリセルの
集積密度を高くすることができる。なお、最初にフィー
ルド絶縁1]14bを形成し1次いでフィールド絶縁1
1!34aを形成してもよい。この後、前記酸化防止膜
Sをエツチング除去した後、従来公知の方法に従って工
程を進めることにより、目的とするダイナミックRAM
を完成させる。
この実施例mによれば、フィールド絶縁膜4a、4bの
膜厚を独立して制御することができるので。
周辺回路部及びメモリセル部に必要な膜厚のフィールド
絶8膜4a、4bを精度良く形成することができる。
第8図及び第9図は1本発明、特に実施例■に従って製
造された公知の折り返しビット線方式のダイナミックR
A Mの概略の構造を示す断面図である。
メモリセルアレイ以外の回路(周辺回に′3)部分を構
成するMISI”ETQは、第8図に示すように、ゲー
ト絶縁膜8、ゲート電極9及びソースドレイン領域であ
るrl’型半導体領域lOからなる。
周辺回路のMISFETは、厚さTIの厚いフィールド
絶ml PIA 4 aで互いに分離され、その形状が
規定される。フィールド絶a膜4a下には、p型チャネ
ルストッパ7aが形成されている。周辺MISFETQ
には、例えば配線12を介してロウレベル(Vs s 
=OV)又はハイレベル(Vcc=5v)の電位が供給
される。ハイレベルのような比較的高い電圧の印加され
る配線12(ゲート電極)、層間絶縁膜11及びフィー
ルド絶縁膜4a (ゲート絶縁膜)、隣接するMISF
ETの半導体領域10(ソースドレイン領域)からなる
寄生M I S FETが動作することを防止するため
、フィールド絶縁膜4aが厚くされる。
ダイナミックRAMのメモリセルは、第10図に示すよ
うに、メモリセル選択用のスイッチMISFETQmと
、これに直列接続された容量素子Cとからなる。容量素
子Cの一方の電極には電圧Vp  (” (’h / 
2) Vc c )が印加され、複数の容量素子Cに共
通の電極とされる。MISFETQo+は、第9図に示
すように、グー1絶縁膜膜8、ゲート電極9及びソース
ドレイン領域であるn′″型半導体領域10からなる。
容量素子Cは、第9図に示すように、電圧■2が印加さ
れる電極13と、誘電体としての絶縁膜15と、他方の
電極であるn型半導体領域16とからなる。ゲート電極
9は。
メモリセルアレイ内で一方向に延在され、ワード線WL
を構成する。ワード線Vi/Lは、容量素子Cの電1’
fl13上を絶縁wA14を介して延在する。メモリセ
ルは、厚さT2の比較的薄いフィールド絶縁膜4bで互
いに分層され、その形状が規定さオしる。フィールド絶
、aHLLb下には、p型チャネルス1〜ツバ7bが形
成されている。MISFETQmには1例えばワード線
WLを介してロウレベル(Vs s = OV)又はハ
イレベルのブーストレベル(Vcc+α=6〜7V)の
電位が供給される。
ブーストレベルのような高い電圧の印加されるワード線
WLの電位は、メモリセルアレイ内において電極13に
よってシールドされ、基板(特にフィールド絶縁膜4b
下の基板)1にはおよばない。
換言すれば、各メモリセル間の寄生M I S FET
は電極13(ゲート電極)、フィールド絶縁WA4b(
ゲート絶縁膜)、半導体領域6及び半導体基板1からな
り、そのゲート電極には比較的低い電圧(1/2)V。
。が印加される。したがって、寄生M I S FET
のしきい値電圧を低くすることができるので、フィール
ド絶縁膜4bを周辺回路領域のフィールド絶縁膜4aよ
りも薄くできる。
なお、実施例■によれば、チャネルストッパ7bの不純
物(ボロン)濃度を周辺回路領域のチャネルストッパ7
aよりも小さくすることができる。
マスク3及び5を形成した状態で、選択酸化に先立って
、夫々独立にボロンを基板1にイオン打込み等により導
入することにより、その不純物濃度を変えることができ
る。メモリセル間の分離のための領域を小さくでき、ま
た、メモリセル間のブレークダウン電圧を大きくでき、
リーク電流を小さくできる。
ゲート電極9は多結晶シリコン層の上に高融点金属のシ
リサイド(タングステンシリサイド)層を重ねた構造か
らなる。電極13は多結晶シリコン膜、8縁+1!38
.14.lSはシリコン酸化膜、PI!I、I膜11は
リンシリケートガラス膜、配線12はアルミニウム層か
らなる。
以上、本発明者によってなさ九た発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
本発明は、基板に溝又は細孔を形成して容量ノ;子を形
成する場合、基板上に電極を多層に積重ねて容量素子を
形成する場合にも適用できる。本発明は、複数のメモリ
セルの容量素子に共通の電極が基板上に設けられ、特に
フィールド絶8暎上におよぶように形成されるダイナミ
ックRAMに有効である。したがって、本発明1ま、オ
ープンピントライン方式のダイナミックRAMであって
も適用でき、また、ダイナミックRAMのメモリセルを
用いるダイナミックRAM以外の疑似スタチックRAM
等の各種半導体集積回路装置に適用することができる。
〔発明の効果〕
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば。
下記のとおりである。
すなわち、メモリセルの集積密度を高くすることができ
る。
【図面の簡単な説明】
第1図〜第3図は、本発明の実施例1によるダイナミッ
クRAMの11″a方法を工程順に説明するための断面
図、 第4図及び第5図は、本発明の実施例■によるダイナミ
ックRAMの製造方法を工程順に説明するための断面図
、 第6図及び第7図は1本発明の実施例■によるダイナミ
ックRAMの製造方法を工程順に説明するための断面図
、 ダイナミックRAMを説明するための図である。 図中、l・・半導体基板、3.5・・・酸化防止膜、4
a、4b・・・フィールド絶縁膜である。 第  1  図 第  2FXJ 第  3  図 第  4  図

Claims (1)

  1. 【特許請求の範囲】 1、メモリセル部と周辺回路部とを有する半導体集積回
    路装置の製造方法であって、半導体基板を選択酸化する
    ことにより前記メモリセル部及び前記周辺回路部のうち
    のいずれか一方に必要な膜厚のフィールド絶縁膜を形成
    する工程と、選択酸化又はエッチングにより前記メモリ
    セル部及び前記周辺回路部のうちの他方に必要な膜厚の
    フィールド絶縁膜を形成する工程とを具備し、前記メモ
    リセル部の前記フィールド絶縁膜の膜厚が前記周辺回路
    部の前記フィールド絶縁膜の膜厚よりも小さいことを特
    徴とする半導体集積回路装置の製造方法。 2、前記メモリセル部に必要な膜厚の前記フィールド絶
    縁膜を選択酸化により前記メモリセル部及び前記周辺回
    路部に形成し、次いで前記周辺回路部に形成された前記
    フィールド絶縁膜の膜厚を選択酸化により増大させて前
    記周辺回路部に必要な膜厚の前記フィールド絶縁膜を形
    成するようにしたことを特徴とする特許請求の範囲第1
    項記載の半導体集積回路装置の製造方法。 3、前記周辺回路部に必要な膜厚の前記フィールド絶縁
    膜を前記メモリセル部及び前記周辺回路部に形成し、次
    いで前記メモリセル部に形成された前記フィールド絶縁
    膜をエッチングしてその膜厚を減少させることによりこ
    のメモリセル部に必要な膜厚の前記フィールド絶縁膜を
    形成するようにしたことを特徴とする特許請求の範囲第
    1項記載の半導体集積回路装置の製造方法。 4、前記周辺回路部に必要な膜厚のフィールド絶縁膜を
    選択酸化によりこの周辺回路部に形成し、次いで前記メ
    モリセル部に必要な膜厚の前記フィールド絶縁膜を選択
    酸化によりこのメモリセル部に形成するようにしたこと
    を特徴とする特許請求の範囲第1項記載の半導体集積回
    路装置の製造方法。 5、前記メモリセルが1トランジスタ1キャパシタ型の
    メモリセルであることを特徴とする特許請求の範囲第1
    項〜第4項のいずれか一項記載の半導体集積回路装置の
    製造方法。
JP61223582A 1986-09-24 1986-09-24 半導体集積回路装置の製造方法 Pending JPS6379371A (ja)

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