JPS6379371A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6379371A JPS6379371A JP61223582A JP22358286A JPS6379371A JP S6379371 A JPS6379371 A JP S6379371A JP 61223582 A JP61223582 A JP 61223582A JP 22358286 A JP22358286 A JP 22358286A JP S6379371 A JPS6379371 A JP S6379371A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、メモリセル部と周辺回路部とを有する半導体集積回路
装置におけるフィールド絶縁膜を形成するのに適用して
有効な技術に関するものである。
、メモリセル部と周辺回路部とを有する半導体集積回路
装置におけるフィールド絶縁膜を形成するのに適用して
有効な技術に関するものである。
例え１叉ダイナミツクＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ ＭｅＩｌａｒｙ）のような半導体集積回路装
置のメモリセル部と周辺回路部とにおける素子分難のた
めのフィールド絶縁膜は、同一の選択酸化工程で同時に
形成されているため、メモリセル部と周辺回路部とにお
けるフィールド絶縁膜の膜厚は同一となっている。この
場合、このフィールド絶縁膜の膜厚は、周辺回路部にお
けるフィールド部での寄生ＭＯ３効果を防止するために
必要な膜厚に選ばれている（特開昭５７−１９４５８２
号公報）。
ｃｅｓｓ ＭｅＩｌａｒｙ）のような半導体集積回路装
置のメモリセル部と周辺回路部とにおける素子分難のた
めのフィールド絶縁膜は、同一の選択酸化工程で同時に
形成されているため、メモリセル部と周辺回路部とにお
けるフィールド絶縁膜の膜厚は同一となっている。この
場合、このフィールド絶縁膜の膜厚は、周辺回路部にお
けるフィールド部での寄生ＭＯ３効果を防止するために
必要な膜厚に選ばれている（特開昭５７−１９４５８２
号公報）。
ところが、上述のようにメモリセル部と周辺回路部とに
おけるフィールド絶縁膜の膜厚を同一にした場合には、
次のような問題がある。すなわち、通常の選択酸化によ
りフィールド絶縁膜を形成する場合にはいわゆるバーズ
ビークが発生するが、このバーズビークの長さはフィー
ルド絶＄１１Ｅ３の膜厚によって異なり、膜厚が大きい
ほど長くなる。
おけるフィールド絶縁膜の膜厚を同一にした場合には、
次のような問題がある。すなわち、通常の選択酸化によ
りフィールド絶縁膜を形成する場合にはいわゆるバーズ
ビークが発生するが、このバーズビークの長さはフィー
ルド絶＄１１Ｅ３の膜厚によって異なり、膜厚が大きい
ほど長くなる。
ところで５本発明者の検討結果によれば、メモリセル部
におけるフィールド絶縁膜の上にはキャパシタ用のプレ
ー１−（電極）が設けられ、このプレートは例えばＶｃ
＊ ／ ２ （Ｖｃ ｃ ：電源電位）のような低い
一定電圧に設定されるので、このプレートによるシール
ド効果によりフィールド部における寄生ＭＯ３はオンし
にくい。このため、メモリセル部のフィールド絶縁膜の
膜厚は周辺回路はど大きくする必要がない。従って、メ
モリセル部と周辺回路部とにおけるフィールド絶縁膜の
膜厚を上述のように同一とした場合には、メモリセル部
におけるバーズビークの長さが必要以上に長くなる。こ
の結果、メモリセル部における有効面積が小さくなり、
従ってメモリセルの集積密度を高くすることが難しいと
いう問題がある。
におけるフィールド絶縁膜の上にはキャパシタ用のプレ
ー１−（電極）が設けられ、このプレートは例えばＶｃ
＊ ／ ２ （Ｖｃ ｃ ：電源電位）のような低い
一定電圧に設定されるので、このプレートによるシール
ド効果によりフィールド部における寄生ＭＯ３はオンし
にくい。このため、メモリセル部のフィールド絶縁膜の
膜厚は周辺回路はど大きくする必要がない。従って、メ
モリセル部と周辺回路部とにおけるフィールド絶縁膜の
膜厚を上述のように同一とした場合には、メモリセル部
におけるバーズビークの長さが必要以上に長くなる。こ
の結果、メモリセル部における有効面積が小さくなり、
従ってメモリセルの集積密度を高くすることが難しいと
いう問題がある。
本発明の目的は、メモリセルの集積密度を高くすること
が可能な技術を提供することにある。
が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、半導体基板を選択酸化することによりメモリ
セル部及び周辺回路部のうちのいずれか一方に必要な膜
厚のフィールド絶ａ膜を形成する工程と、選択酸化又は
エツチングにより前記メモリセル部及び前記周辺回路部
のうちの他方に必要な膜厚のフィールド絶縁膜を形成す
る工程とを具備している。
セル部及び周辺回路部のうちのいずれか一方に必要な膜
厚のフィールド絶ａ膜を形成する工程と、選択酸化又は
エツチングにより前記メモリセル部及び前記周辺回路部
のうちの他方に必要な膜厚のフィールド絶縁膜を形成す
る工程とを具備している。
上記した手段によれば、メモリセル部のフィールド絶縁
膜の膜厚を周辺回路部のフィールド絶Ｇ膜の膜厚よりも
小さくすることができるので、このメモリセル部のフィ
ールド絶縁膜のバーズビークの長さを小さくすることが
でき、このためメモリセルの集積密度を高くすることが
できる。
膜の膜厚を周辺回路部のフィールド絶Ｇ膜の膜厚よりも
小さくすることができるので、このメモリセル部のフィ
ールド絶縁膜のバーズビークの長さを小さくすることが
でき、このためメモリセルの集積密度を高くすることが
できる。
以下、本発明の構成について、実施例に基づき図面を参
照しながら説明する。
照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
去Ｂ
実施例ｉにおいては、第１図に示すように、まず例えば
シリコン基板のような半導体基板１の表面に例えばＳｉ
Ｏ２膜のような絶縁膜２を形成し、さらにこの絶縁１１
！ａ２の上に例えばＳｉ、Ｎ４膜のような酸化防止膜３
を形成した後、エツチングによりこの酸化防止膜３を所
定形状にパターンニングする。
シリコン基板のような半導体基板１の表面に例えばＳｉ
Ｏ２膜のような絶縁膜２を形成し、さらにこの絶縁１１
！ａ２の上に例えばＳｉ、Ｎ４膜のような酸化防止膜３
を形成した後、エツチングによりこの酸化防止膜３を所
定形状にパターンニングする。
次に、この状態で前記酸化防止膜３をマスクとして前記
半導体基板１を選択酸化することにより第２図に示すよ
うに、メモリセル部と周辺回路部とに同一の膜厚の例え
ばＳｉＯ２膜のようなフィールド絶縁膜４ａ、４ｂを形
成する。これらのフィールド絶縁膜４ａ、４ｂの膜厚は
、メモリセル部で必要な膜厚に選ぶ。これによって、こ
のフィールド絶縁膜４ｂのバーズビークの長さを小さく
することができるので、メモリセル部の有効面積を大き
くすることができる。このため、メモリセルの集積密度
を高くすることができる。この後、メモリセル部の表面
を例えばＳｉ３Ｎ４膜のような酸化防止膜５で覆う。
半導体基板１を選択酸化することにより第２図に示すよ
うに、メモリセル部と周辺回路部とに同一の膜厚の例え
ばＳｉＯ２膜のようなフィールド絶縁膜４ａ、４ｂを形
成する。これらのフィールド絶縁膜４ａ、４ｂの膜厚は
、メモリセル部で必要な膜厚に選ぶ。これによって、こ
のフィールド絶縁膜４ｂのバーズビークの長さを小さく
することができるので、メモリセル部の有効面積を大き
くすることができる。このため、メモリセルの集積密度
を高くすることができる。この後、メモリセル部の表面
を例えばＳｉ３Ｎ４膜のような酸化防止膜５で覆う。
次に、この酸化防止膜５をマスクとして前記半導体基板
１を選択酸化することにより、第３図に示すように、周
辺＠踏部におけるフィールド絶縁膜４ａの膜厚を増大さ
せてこの周辺回路部で必要な膜厚とする。この後、前記
酸化防止膜３．５をエツチング除去した後、ダイナミッ
クＲＡＭを製造するための従来公知の方法に従って工程
を進めろことにより例えば１トランジスタ１キヤパシタ
、 型のメモリセル及び周辺回路を形成して、目的と
するダイナミックＲＡＭを完成させる。
１を選択酸化することにより、第３図に示すように、周
辺＠踏部におけるフィールド絶縁膜４ａの膜厚を増大さ
せてこの周辺回路部で必要な膜厚とする。この後、前記
酸化防止膜３．５をエツチング除去した後、ダイナミッ
クＲＡＭを製造するための従来公知の方法に従って工程
を進めろことにより例えば１トランジスタ１キヤパシタ
、 型のメモリセル及び周辺回路を形成して、目的と
するダイナミックＲＡＭを完成させる。
この実施例１′によれば、確立された手法である選択酸
化を用いているので、メモリセル部及び周辺回路部のそ
汎ぞれに必要な膜厚のフィールド絶縁膜４ｄ、４ｂを容
易に形成することができる。
化を用いているので、メモリセル部及び周辺回路部のそ
汎ぞれに必要な膜厚のフィールド絶縁膜４ｄ、４ｂを容
易に形成することができる。
叉胤（’Ａ ｎ
実施例Ｈにおいては、第４図に示すように、まず実施例
Ｉと同様にしてメモリセル部と周辺回路部とに同一膜厚
のフィールド絶縁膜４ａ、４ｂを形成する。これらのフ
ィールド絶縁膜４ａ、４ｂの膜厚は１周辺回路部で必要
な膜厚に選ぶ。この後、周辺回路部の表面を例えばフォ
トレジスト６で覆う。
Ｉと同様にしてメモリセル部と周辺回路部とに同一膜厚
のフィールド絶縁膜４ａ、４ｂを形成する。これらのフ
ィールド絶縁膜４ａ、４ｂの膜厚は１周辺回路部で必要
な膜厚に選ぶ。この後、周辺回路部の表面を例えばフォ
トレジスト６で覆う。
次に、このフォトレジスト６及び酸化防止膜３をマスク
として前記フィールド絶縁膜４ｂをエツチングすること
により、第５図に示すように、こノフィー／Ｌ／ ト＃
！ 、’ｌＲ膜４ｂの膜厚を減少させてメモリセル部で
必要な膜厚にする。これによって、フィールド絶縁膜４
ｂのバーズビークの長さを小さくすることができるので
、実施例菫と同様にメモリセルの集積密度を高くするこ
とができる。この後、フォトレジスト６を除去し、さら
に前記酸化防止膜３をエツチング除去した後、実施例Ｉ
と同様に工程を進めて、目的とするダイナミックＲＡＭ
を完成させる。
として前記フィールド絶縁膜４ｂをエツチングすること
により、第５図に示すように、こノフィー／Ｌ／ ト＃
！ 、’ｌＲ膜４ｂの膜厚を減少させてメモリセル部で
必要な膜厚にする。これによって、フィールド絶縁膜４
ｂのバーズビークの長さを小さくすることができるので
、実施例菫と同様にメモリセルの集積密度を高くするこ
とができる。この後、フォトレジスト６を除去し、さら
に前記酸化防止膜３をエツチング除去した後、実施例Ｉ
と同様に工程を進めて、目的とするダイナミックＲＡＭ
を完成させる。
この実施例Ｈによれば、選択酸化とエツチングという簡
単な手法を用いているので、製造工程が簡単であるとい
う利点がある。
単な手法を用いているので、製造工程が簡単であるとい
う利点がある。
Ｘλ五災
実施例■においては、第６図に示すように、まず所定形
状の酸化防止膜３を用いた選択酸化により、周辺回路部
にフィールド絶４歓膜４ａを形成する。このフィールド
絶縁膜４ａの膜厚は、周辺回路部に必要な膜厚に選ぶ。
状の酸化防止膜３を用いた選択酸化により、周辺回路部
にフィールド絶４歓膜４ａを形成する。このフィールド
絶縁膜４ａの膜厚は、周辺回路部に必要な膜厚に選ぶ。
次に、前記酸化防止膜３をエツチング除去した後、第７
図に示すように所、定形状の酸化防止膜５を形成し、こ
の酸化防止＋１！２５をマスクとして半導体基板１を選
択酸化することにより、メモリセル部にフィールド絶縁
膜４ｂを形成する。このフィールド絶ａ膜４ｂの膜厚は
、メモリセル部で必要な膜厚に選ぶ。これによって、フ
ィールド絶Ｂ膜４ｂのバーズビークの長さを小さくする
ことができるので、実施例Ｉ、■と同様にメモリセルの
集積密度を高くすることができる。なお、最初にフィー
ルド絶縁１］１４ｂを形成し１次いでフィールド絶縁１
１！３４ａを形成してもよい。この後、前記酸化防止膜
Ｓをエツチング除去した後、従来公知の方法に従って工
程を進めることにより、目的とするダイナミックＲＡＭ
を完成させる。
図に示すように所、定形状の酸化防止膜５を形成し、こ
の酸化防止＋１！２５をマスクとして半導体基板１を選
択酸化することにより、メモリセル部にフィールド絶縁
膜４ｂを形成する。このフィールド絶ａ膜４ｂの膜厚は
、メモリセル部で必要な膜厚に選ぶ。これによって、フ
ィールド絶Ｂ膜４ｂのバーズビークの長さを小さくする
ことができるので、実施例Ｉ、■と同様にメモリセルの
集積密度を高くすることができる。なお、最初にフィー
ルド絶縁１］１４ｂを形成し１次いでフィールド絶縁１
１！３４ａを形成してもよい。この後、前記酸化防止膜
Ｓをエツチング除去した後、従来公知の方法に従って工
程を進めることにより、目的とするダイナミックＲＡＭ
を完成させる。
この実施例ｍによれば、フィールド絶縁膜４ａ、４ｂの
膜厚を独立して制御することができるので。
膜厚を独立して制御することができるので。
周辺回路部及びメモリセル部に必要な膜厚のフィールド
絶８膜４ａ、４ｂを精度良く形成することができる。
絶８膜４ａ、４ｂを精度良く形成することができる。
第８図及び第９図は１本発明、特に実施例■に従って製
造された公知の折り返しビット線方式のダイナミックＲ
Ａ Ｍの概略の構造を示す断面図である。
造された公知の折り返しビット線方式のダイナミックＲ
Ａ Ｍの概略の構造を示す断面図である。
メモリセルアレイ以外の回路（周辺回に′３）部分を構
成するＭＩＳＩ”ＥＴＱは、第８図に示すように、ゲー
ト絶縁膜８、ゲート電極９及びソースドレイン領域であ
るｒｌ’型半導体領域ｌＯからなる。
成するＭＩＳＩ”ＥＴＱは、第８図に示すように、ゲー
ト絶縁膜８、ゲート電極９及びソースドレイン領域であ
るｒｌ’型半導体領域ｌＯからなる。
周辺回路のＭＩＳＦＥＴは、厚さＴＩの厚いフィールド
絶ｍｌ ＰＩＡ ４ ａで互いに分離され、その形状が
規定される。フィールド絶ａ膜４ａ下には、ｐ型チャネ
ルストッパ７ａが形成されている。周辺ＭＩＳＦＥＴＱ
には、例えば配線１２を介してロウレベル（Ｖｓ ｓ
＝ＯＶ）又はハイレベル（Ｖｃｃ＝５ｖ）の電位が供給
される。ハイレベルのような比較的高い電圧の印加され
る配線１２（ゲート電極）、層間絶縁膜１１及びフィー
ルド絶縁膜４ａ （ゲート絶縁膜）、隣接するＭＩＳＦ
ＥＴの半導体領域１０（ソースドレイン領域）からなる
寄生Ｍ Ｉ Ｓ ＦＥＴが動作することを防止するため
、フィールド絶縁膜４ａが厚くされる。
絶ｍｌ ＰＩＡ ４ ａで互いに分離され、その形状が
規定される。フィールド絶ａ膜４ａ下には、ｐ型チャネ
ルストッパ７ａが形成されている。周辺ＭＩＳＦＥＴＱ
には、例えば配線１２を介してロウレベル（Ｖｓ ｓ
＝ＯＶ）又はハイレベル（Ｖｃｃ＝５ｖ）の電位が供給
される。ハイレベルのような比較的高い電圧の印加され
る配線１２（ゲート電極）、層間絶縁膜１１及びフィー
ルド絶縁膜４ａ （ゲート絶縁膜）、隣接するＭＩＳＦ
ＥＴの半導体領域１０（ソースドレイン領域）からなる
寄生Ｍ Ｉ Ｓ ＦＥＴが動作することを防止するため
、フィールド絶縁膜４ａが厚くされる。
ダイナミックＲＡＭのメモリセルは、第１０図に示すよ
うに、メモリセル選択用のスイッチＭＩＳＦＥＴＱｍと
、これに直列接続された容量素子Ｃとからなる。容量素
子Ｃの一方の電極には電圧Ｖｐ （” （’ｈ ／
２） Ｖｃ ｃ ）が印加され、複数の容量素子Ｃに共
通の電極とされる。ＭＩＳＦＥＴＱｏ＋は、第９図に示
すように、グー１絶縁膜膜８、ゲート電極９及びソース
ドレイン領域であるｎ′″型半導体領域１０からなる。
うに、メモリセル選択用のスイッチＭＩＳＦＥＴＱｍと
、これに直列接続された容量素子Ｃとからなる。容量素
子Ｃの一方の電極には電圧Ｖｐ （” （’ｈ ／
２） Ｖｃ ｃ ）が印加され、複数の容量素子Ｃに共
通の電極とされる。ＭＩＳＦＥＴＱｏ＋は、第９図に示
すように、グー１絶縁膜膜８、ゲート電極９及びソース
ドレイン領域であるｎ′″型半導体領域１０からなる。
容量素子Ｃは、第９図に示すように、電圧■２が印加さ
れる電極１３と、誘電体としての絶縁膜１５と、他方の
電極であるｎ型半導体領域１６とからなる。ゲート電極
９は。
れる電極１３と、誘電体としての絶縁膜１５と、他方の
電極であるｎ型半導体領域１６とからなる。ゲート電極
９は。
メモリセルアレイ内で一方向に延在され、ワード線ＷＬ
を構成する。ワード線Ｖｉ／Ｌは、容量素子Ｃの電１’
ｆｌ１３上を絶縁ｗＡ１４を介して延在する。メモリセ
ルは、厚さＴ２の比較的薄いフィールド絶縁膜４ｂで互
いに分層され、その形状が規定さオしる。フィールド絶
、ａＨＬＬｂ下には、ｐ型チャネルス１〜ツバ７ｂが形
成されている。ＭＩＳＦＥＴＱｍには１例えばワード線
ＷＬを介してロウレベル（Ｖｓ ｓ ＝ ＯＶ）又はハ
イレベルのブーストレベル（Ｖｃｃ＋α＝６〜７Ｖ）の
電位が供給される。
を構成する。ワード線Ｖｉ／Ｌは、容量素子Ｃの電１’
ｆｌ１３上を絶縁ｗＡ１４を介して延在する。メモリセ
ルは、厚さＴ２の比較的薄いフィールド絶縁膜４ｂで互
いに分層され、その形状が規定さオしる。フィールド絶
、ａＨＬＬｂ下には、ｐ型チャネルス１〜ツバ７ｂが形
成されている。ＭＩＳＦＥＴＱｍには１例えばワード線
ＷＬを介してロウレベル（Ｖｓ ｓ ＝ ＯＶ）又はハ
イレベルのブーストレベル（Ｖｃｃ＋α＝６〜７Ｖ）の
電位が供給される。
ブーストレベルのような高い電圧の印加されるワード線
ＷＬの電位は、メモリセルアレイ内において電極１３に
よってシールドされ、基板（特にフィールド絶縁膜４ｂ
下の基板）１にはおよばない。
ＷＬの電位は、メモリセルアレイ内において電極１３に
よってシールドされ、基板（特にフィールド絶縁膜４ｂ
下の基板）１にはおよばない。
換言すれば、各メモリセル間の寄生Ｍ Ｉ Ｓ ＦＥＴ
は電極１３（ゲート電極）、フィールド絶縁ＷＡ４ｂ（
ゲート絶縁膜）、半導体領域６及び半導体基板１からな
り、そのゲート電極には比較的低い電圧（１／２）Ｖ。
は電極１３（ゲート電極）、フィールド絶縁ＷＡ４ｂ（
ゲート絶縁膜）、半導体領域６及び半導体基板１からな
り、そのゲート電極には比較的低い電圧（１／２）Ｖ。
。が印加される。したがって、寄生Ｍ Ｉ Ｓ ＦＥＴ
のしきい値電圧を低くすることができるので、フィール
ド絶縁膜４ｂを周辺回路領域のフィールド絶縁膜４ａよ
りも薄くできる。
のしきい値電圧を低くすることができるので、フィール
ド絶縁膜４ｂを周辺回路領域のフィールド絶縁膜４ａよ
りも薄くできる。
なお、実施例■によれば、チャネルストッパ７ｂの不純
物（ボロン）濃度を周辺回路領域のチャネルストッパ７
ａよりも小さくすることができる。
物（ボロン）濃度を周辺回路領域のチャネルストッパ７
ａよりも小さくすることができる。
マスク３及び５を形成した状態で、選択酸化に先立って
、夫々独立にボロンを基板１にイオン打込み等により導
入することにより、その不純物濃度を変えることができ
る。メモリセル間の分離のための領域を小さくでき、ま
た、メモリセル間のブレークダウン電圧を大きくでき、
リーク電流を小さくできる。
、夫々独立にボロンを基板１にイオン打込み等により導
入することにより、その不純物濃度を変えることができ
る。メモリセル間の分離のための領域を小さくでき、ま
た、メモリセル間のブレークダウン電圧を大きくでき、
リーク電流を小さくできる。
ゲート電極９は多結晶シリコン層の上に高融点金属のシ
リサイド（タングステンシリサイド）層を重ねた構造か
らなる。電極１３は多結晶シリコン膜、８縁＋１！３８
．１４．ｌＳはシリコン酸化膜、ＰＩ！Ｉ、Ｉ膜１１は
リンシリケートガラス膜、配線１２はアルミニウム層か
らなる。
リサイド（タングステンシリサイド）層を重ねた構造か
らなる。電極１３は多結晶シリコン膜、８縁＋１！３８
．１４．ｌＳはシリコン酸化膜、ＰＩ！Ｉ、Ｉ膜１１は
リンシリケートガラス膜、配線１２はアルミニウム層か
らなる。
以上、本発明者によってなさ九た発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
本発明は、基板に溝又は細孔を形成して容量ノ；子を形
成する場合、基板上に電極を多層に積重ねて容量素子を
形成する場合にも適用できる。本発明は、複数のメモリ
セルの容量素子に共通の電極が基板上に設けられ、特に
フィールド絶８暎上におよぶように形成されるダイナミ
ックＲＡＭに有効である。したがって、本発明１ま、オ
ープンピントライン方式のダイナミックＲＡＭであって
も適用でき、また、ダイナミックＲＡＭのメモリセルを
用いるダイナミックＲＡＭ以外の疑似スタチックＲＡＭ
等の各種半導体集積回路装置に適用することができる。
成する場合、基板上に電極を多層に積重ねて容量素子を
形成する場合にも適用できる。本発明は、複数のメモリ
セルの容量素子に共通の電極が基板上に設けられ、特に
フィールド絶８暎上におよぶように形成されるダイナミ
ックＲＡＭに有効である。したがって、本発明１ま、オ
ープンピントライン方式のダイナミックＲＡＭであって
も適用でき、また、ダイナミックＲＡＭのメモリセルを
用いるダイナミックＲＡＭ以外の疑似スタチックＲＡＭ
等の各種半導体集積回路装置に適用することができる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば。
って得られる効果を簡単に説明すれば。
下記のとおりである。
すなわち、メモリセルの集積密度を高くすることができ
る。
る。
第１図〜第３図は、本発明の実施例１によるダイナミッ
クＲＡＭの１１″ａ方法を工程順に説明するための断面
図、 第４図及び第５図は、本発明の実施例■によるダイナミ
ックＲＡＭの製造方法を工程順に説明するための断面図
、 第６図及び第７図は１本発明の実施例■によるダイナミ
ックＲＡＭの製造方法を工程順に説明するための断面図
、 ダイナミックＲＡＭを説明するための図である。 図中、ｌ・・半導体基板、３．５・・・酸化防止膜、４
ａ、４ｂ・・・フィールド絶縁膜である。 第 １ 図 第 ２ＦＸＪ 第 ３ 図 第 ４ 図
クＲＡＭの１１″ａ方法を工程順に説明するための断面
図、 第４図及び第５図は、本発明の実施例■によるダイナミ
ックＲＡＭの製造方法を工程順に説明するための断面図
、 第６図及び第７図は１本発明の実施例■によるダイナミ
ックＲＡＭの製造方法を工程順に説明するための断面図
、 ダイナミックＲＡＭを説明するための図である。 図中、ｌ・・半導体基板、３．５・・・酸化防止膜、４
ａ、４ｂ・・・フィールド絶縁膜である。 第 １ 図 第 ２ＦＸＪ 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、メモリセル部と周辺回路部とを有する半導体集積回
路装置の製造方法であって、半導体基板を選択酸化する
ことにより前記メモリセル部及び前記周辺回路部のうち
のいずれか一方に必要な膜厚のフィールド絶縁膜を形成
する工程と、選択酸化又はエッチングにより前記メモリ
セル部及び前記周辺回路部のうちの他方に必要な膜厚の
フィールド絶縁膜を形成する工程とを具備し、前記メモ
リセル部の前記フィールド絶縁膜の膜厚が前記周辺回路
部の前記フィールド絶縁膜の膜厚よりも小さいことを特
徴とする半導体集積回路装置の製造方法。 ２、前記メモリセル部に必要な膜厚の前記フィールド絶
縁膜を選択酸化により前記メモリセル部及び前記周辺回
路部に形成し、次いで前記周辺回路部に形成された前記
フィールド絶縁膜の膜厚を選択酸化により増大させて前
記周辺回路部に必要な膜厚の前記フィールド絶縁膜を形
成するようにしたことを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置の製造方法。 ３、前記周辺回路部に必要な膜厚の前記フィールド絶縁
膜を前記メモリセル部及び前記周辺回路部に形成し、次
いで前記メモリセル部に形成された前記フィールド絶縁
膜をエッチングしてその膜厚を減少させることによりこ
のメモリセル部に必要な膜厚の前記フィールド絶縁膜を
形成するようにしたことを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置の製造方法。 ４、前記周辺回路部に必要な膜厚のフィールド絶縁膜を
選択酸化によりこの周辺回路部に形成し、次いで前記メ
モリセル部に必要な膜厚の前記フィールド絶縁膜を選択
酸化によりこのメモリセル部に形成するようにしたこと
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置の製造方法。 ５、前記メモリセルが１トランジスタ１キャパシタ型の
メモリセルであることを特徴とする特許請求の範囲第１
項〜第４項のいずれか一項記載の半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223582A JPS6379371A (ja) | 1986-09-24 | 1986-09-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223582A JPS6379371A (ja) | 1986-09-24 | 1986-09-24 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6379371A true JPS6379371A (ja) | 1988-04-09 |
Family
ID=16800421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223582A Pending JPS6379371A (ja) | 1986-09-24 | 1986-09-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6379371A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233915A (ja) * | 1988-07-22 | 1990-02-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH03187224A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
| EP0560985A1 (en) * | 1991-10-01 | 1993-09-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacture thereof |
| US6133087A (en) * | 1997-06-20 | 2000-10-17 | Nec Corporation | Method of making a DRAM element and a logic element |
| JP2008239175A (ja) * | 2007-03-26 | 2008-10-09 | Yoshino Kogyosho Co Ltd | 容器 |
-
1986
- 1986-09-24 JP JP61223582A patent/JPS6379371A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233915A (ja) * | 1988-07-22 | 1990-02-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH03187224A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | 半導体装置 |
| EP0560985A1 (en) * | 1991-10-01 | 1993-09-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacture thereof |
| EP0560985A4 (ja) * | 1991-10-01 | 1994-02-02 | Hitachi, Ltd. | |
| US5455438A (en) * | 1991-10-01 | 1995-10-03 | Hitachi, Ltd. | Semiconductor integrated circuit device in which kink current disturbances of MOS transistors are suppressed |
| US6133087A (en) * | 1997-06-20 | 2000-10-17 | Nec Corporation | Method of making a DRAM element and a logic element |
| US6380018B1 (en) | 1997-06-20 | 2002-04-30 | Nec Corporation | Semiconductor device and method for the production thereof |
| JP2008239175A (ja) * | 2007-03-26 | 2008-10-09 | Yoshino Kogyosho Co Ltd | 容器 |
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