JPH0691155B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0691155B2 JPH0691155B2 JP59127845A JP12784584A JPH0691155B2 JP H0691155 B2 JPH0691155 B2 JP H0691155B2 JP 59127845 A JP59127845 A JP 59127845A JP 12784584 A JP12784584 A JP 12784584A JP H0691155 B2 JPH0691155 B2 JP H0691155B2
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- film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、素子分離領域の形成に改良を加えた半導体装
置の製造方法に関する。
置の製造方法に関する。
周知の如く、半導体集積回路の微細化は、デバイスの大
容量化，高速化への要求に伴なつて増々進み、サブミク
ロン領域に入りつつある。そして、微細化に伴なつて素
子分離領域の微細化の要求も強く、１〜1.5μｍの素子
分離の実現にとどまらず、サブミクロン領域の素子分離
の実現に向け開発が進められている。
容量化，高速化への要求に伴なつて増々進み、サブミク
ロン領域に入りつつある。そして、微細化に伴なつて素
子分離領域の微細化の要求も強く、１〜1.5μｍの素子
分離の実現にとどまらず、サブミクロン領域の素子分離
の実現に向け開発が進められている。
従来、２μｍないし1.5μｍ程度まではシリコン窒化膜
（Si3N4膜）をマスクとした選択酸化技術いわゆるLOCOS
（Local oxidation of silicon）技術が、最も秀れた素
子分離技術として用いられてきた。しかしながら、この
LOCOS技術は、結晶欠陥の発生をなくすために、Si3N4膜
の下にパツトオキサイドと呼ばれる薄い酸化膜を形成す
る必要がある。そのため、酸化剤がこのパツトオキサイ
ドを通して横方向に拡散し、バーズビークと呼ばれる横
方向酸化が著しく発生し、素子分離領域を微細化するこ
とが難しい。ところで、前記バーズヒークの長さは、パ
ツトオキサイドやSi3N4膜の膜厚、及び素子分離領域
（フイールド）の酸化膜の膜厚に依存する。ここで、前
者の膜厚は結晶欠陥の発生との兼ね合いで決めざるを得
ないが、パツトオキサイドの膜厚は薄くする方向が、ま
たSi3N4膜の膜厚は厚くする方向がバーズビーク長を短
くするのに有効である。一方、後者の素子分離領域の膜
厚は薄くすればそれに比例してバーズビーク長が短くな
るが、その後のプロセス工程においてフイールド酸化膜
のエツチングによる目減りがあるため、寄生フイールド
トランジスタの特性をデバイスの使用条件で満たすため
にはあまり薄くできない。
（Si3N4膜）をマスクとした選択酸化技術いわゆるLOCOS
（Local oxidation of silicon）技術が、最も秀れた素
子分離技術として用いられてきた。しかしながら、この
LOCOS技術は、結晶欠陥の発生をなくすために、Si3N4膜
の下にパツトオキサイドと呼ばれる薄い酸化膜を形成す
る必要がある。そのため、酸化剤がこのパツトオキサイ
ドを通して横方向に拡散し、バーズビークと呼ばれる横
方向酸化が著しく発生し、素子分離領域を微細化するこ
とが難しい。ところで、前記バーズヒークの長さは、パ
ツトオキサイドやSi3N4膜の膜厚、及び素子分離領域
（フイールド）の酸化膜の膜厚に依存する。ここで、前
者の膜厚は結晶欠陥の発生との兼ね合いで決めざるを得
ないが、パツトオキサイドの膜厚は薄くする方向が、ま
たSi3N4膜の膜厚は厚くする方向がバーズビーク長を短
くするのに有効である。一方、後者の素子分離領域の膜
厚は薄くすればそれに比例してバーズビーク長が短くな
るが、その後のプロセス工程においてフイールド酸化膜
のエツチングによる目減りがあるため、寄生フイールド
トランジスタの特性をデバイスの使用条件で満たすため
にはあまり薄くできない。
本発明は上記事情に鑑みてなされたもので、素子特性を
保ちつつバーズビークを抑えて微細な素子分離領域を形
成し得る半導体装置の製造方法を提供することを目的と
する。
保ちつつバーズビークを抑えて微細な素子分離領域を形
成し得る半導体装置の製造方法を提供することを目的と
する。
［発明の概要］ 本発明は、第１導電型の半導体基板上に薄い絶縁膜、耐
酸化性膜を順次形成する工程と、素子分離領域形成予定
部に対応する耐酸化性膜を選択的に除去し耐酸化性膜パ
ターンを形成する工程と、耐酸化性膜パターンの除去部
分から前記基板を第２導電型の不純物を導入する工程
と、前記耐酸化性膜パターンをマスクとして前記基板を
選択的に酸化し素子分離領域を形成するとともに、前記
素子分離領域直下に前記基板より高濃度の第１導電型の
チャネルストッパ領域を形成する工程と、前記耐酸化性
膜パターンを除去した後、全面に絶縁膜を形成する工程
と、この絶縁膜を選択的に除去し、前記素子分離領域を
覆うとともに一部がこの素子分離領域で囲まれた素子領
域上に延在する絶縁膜パターンを形成する工程と、前記
素子領域にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極及び絶縁膜パターンをマスクと
して前記素子領域に、前記基板に比べて高濃度の第２導
電型の拡散層を前記チャネルストッパ領域と離間して形
成する工程とを具備することを特徴とする半導体装置の
製造方法である。
酸化性膜を順次形成する工程と、素子分離領域形成予定
部に対応する耐酸化性膜を選択的に除去し耐酸化性膜パ
ターンを形成する工程と、耐酸化性膜パターンの除去部
分から前記基板を第２導電型の不純物を導入する工程
と、前記耐酸化性膜パターンをマスクとして前記基板を
選択的に酸化し素子分離領域を形成するとともに、前記
素子分離領域直下に前記基板より高濃度の第１導電型の
チャネルストッパ領域を形成する工程と、前記耐酸化性
膜パターンを除去した後、全面に絶縁膜を形成する工程
と、この絶縁膜を選択的に除去し、前記素子分離領域を
覆うとともに一部がこの素子分離領域で囲まれた素子領
域上に延在する絶縁膜パターンを形成する工程と、前記
素子領域にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極及び絶縁膜パターンをマスクと
して前記素子領域に、前記基板に比べて高濃度の第２導
電型の拡散層を前記チャネルストッパ領域と離間して形
成する工程とを具備することを特徴とする半導体装置の
製造方法である。
［発明の実施例］ 以下、本発明の一実施例を第１図（ａ）〜（ｅ）を参照
して説明する。
して説明する。
〔ｉ〕まず、例えばＰ型のシリコン基板１上に厚さ1000
Åの薄いシリコン酸化膜２、厚さ2500ÅのSi3N4膜（耐
酸化性膜）を形成した後、このSi3N4膜上に写真蝕刻（P
EP）法によりレジストパターン３を形成した。つづい
て、このレジストパターン３をマスクとして前記Si3N4
膜を異方性エツチングし、Si3N4膜パターン４を形成し
た。次いで、同レジストパターン３をマスクとして前記
基板１にフイールドインプラ用のボロンを加速電圧40Ke
V、ドーズ量１×1013cm-2の条件でイオン注入し、イオ
ン注入量５を形成した（第１図（ａ）図示）。更に、レ
ジストパターン３を剥離した後、Si3N4膜パターン４を
マスクとしてフイールド酸化をウエツト酸化雰囲気中で
行ない、素子分離領域としてのフイールド酸化膜６を形
成した。この際、前記イオン注入層５中のボロンイオン
が拡散してP+型領域７が形成された（第１図（ｂ）図
示）。
Åの薄いシリコン酸化膜２、厚さ2500ÅのSi3N4膜（耐
酸化性膜）を形成した後、このSi3N4膜上に写真蝕刻（P
EP）法によりレジストパターン３を形成した。つづい
て、このレジストパターン３をマスクとして前記Si3N4
膜を異方性エツチングし、Si3N4膜パターン４を形成し
た。次いで、同レジストパターン３をマスクとして前記
基板１にフイールドインプラ用のボロンを加速電圧40Ke
V、ドーズ量１×1013cm-2の条件でイオン注入し、イオ
ン注入量５を形成した（第１図（ａ）図示）。更に、レ
ジストパターン３を剥離した後、Si3N4膜パターン４を
マスクとしてフイールド酸化をウエツト酸化雰囲気中で
行ない、素子分離領域としてのフイールド酸化膜６を形
成した。この際、前記イオン注入層５中のボロンイオン
が拡散してP+型領域７が形成された（第１図（ｂ）図
示）。
（ii）次に、Si3N4膜パターン４をドライエツチング
し、更に薄いシリコン酸化膜２をウエツトエツチングし
た後、全面にCVD法により厚さ3000Åのシリコン酸化膜
８を形成した（第１図（ｃ）図示）。つづいて、PEP法
によりこの酸化膜８を選択的にエツチング除去し酸化膜
パターン９を形成した。この際、合せ精度を考慮して酸
化膜パターン９のエツジ10a,10bがフイールド酸化膜６
のエツジ11a,11bに対して素子領域12に延在するように
形成した。なお、フイールド酸化膜６のエツジ11に対し
てオンラインとなつてもよい。次いで、素子領域12の基
板１表面に酸化膜13を形成した（第１図（ｄ）図示）。
更に、この酸化膜13上にゲート電極14を形成した後、こ
のゲート電極14をマスクとして酸化膜13を選択的に除去
し、ゲート酸化膜15を形成した。以下、ゲート電極14を
マスクとして基板１にｎ型不純物を導入し、N+型のソー
ス、ドレイン領域16,17を形成した後、全面に層間絶縁
膜18を形成し、この層間絶縁膜18にコンタクトホール1
9、取出し電極20を形成して半導体装置を製造した（第
１図（ｅ）図示）。
し、更に薄いシリコン酸化膜２をウエツトエツチングし
た後、全面にCVD法により厚さ3000Åのシリコン酸化膜
８を形成した（第１図（ｃ）図示）。つづいて、PEP法
によりこの酸化膜８を選択的にエツチング除去し酸化膜
パターン９を形成した。この際、合せ精度を考慮して酸
化膜パターン９のエツジ10a,10bがフイールド酸化膜６
のエツジ11a,11bに対して素子領域12に延在するように
形成した。なお、フイールド酸化膜６のエツジ11に対し
てオンラインとなつてもよい。次いで、素子領域12の基
板１表面に酸化膜13を形成した（第１図（ｄ）図示）。
更に、この酸化膜13上にゲート電極14を形成した後、こ
のゲート電極14をマスクとして酸化膜13を選択的に除去
し、ゲート酸化膜15を形成した。以下、ゲート電極14を
マスクとして基板１にｎ型不純物を導入し、N+型のソー
ス、ドレイン領域16,17を形成した後、全面に層間絶縁
膜18を形成し、この層間絶縁膜18にコンタクトホール1
9、取出し電極20を形成して半導体装置を製造した（第
１図（ｅ）図示）。
しかして、本発明によれば、通常のLOCOS法によりフイ
ールド酸化膜６を形成した後、Si3N4膜パターン４を除
去し、更にこのフイールド酸化膜６上に素子領域12に延
在するように酸化膜パターン９を形成することによつ
て、フイールド酸化膜６と酸化膜パターン９を従来のフ
イールド酸化膜の代りとするため、従来と比べ微細な素
子分離領域を形成することができる。ここで、第２図に
バーズビーク長（ΔＷ）とフィールド酸化膜厚（tox）
との関係を示した。なお、バーズビーク長は、第１図
（ｄ）において、フィールド酸化膜６の端部11aから端
部11bの部分のことを言うが、ここではその２倍、即ち
フイールド酸化膜６の両端部におけるバーズビークをた
したものをバーズビーク長（ΔＷ）と定義する。従っ
て、最初のSi3N4膜パターン、即ち第１図（ｄ）におけ
るフイールド酸化膜６の厚い膜厚部分の端部11cから端
部11dまでの距離と、バーズビーク長（ΔＷ）をたした
距離が出来上りフィールド幅（Ｗ＋ΔＷ）となる。ま
た、フイールド酸化膜厚は、第１図（ｂ）における選択
酸化後のフイールド酸化膜６の膜厚を示すものとする。
第２図より、フイールド酸化膜厚が薄くなるにつれてバ
ーズビーク長が減少していくことが理解できる。
ールド酸化膜６を形成した後、Si3N4膜パターン４を除
去し、更にこのフイールド酸化膜６上に素子領域12に延
在するように酸化膜パターン９を形成することによつ
て、フイールド酸化膜６と酸化膜パターン９を従来のフ
イールド酸化膜の代りとするため、従来と比べ微細な素
子分離領域を形成することができる。ここで、第２図に
バーズビーク長（ΔＷ）とフィールド酸化膜厚（tox）
との関係を示した。なお、バーズビーク長は、第１図
（ｄ）において、フィールド酸化膜６の端部11aから端
部11bの部分のことを言うが、ここではその２倍、即ち
フイールド酸化膜６の両端部におけるバーズビークをた
したものをバーズビーク長（ΔＷ）と定義する。従っ
て、最初のSi3N4膜パターン、即ち第１図（ｄ）におけ
るフイールド酸化膜６の厚い膜厚部分の端部11cから端
部11dまでの距離と、バーズビーク長（ΔＷ）をたした
距離が出来上りフィールド幅（Ｗ＋ΔＷ）となる。ま
た、フイールド酸化膜厚は、第１図（ｂ）における選択
酸化後のフイールド酸化膜６の膜厚を示すものとする。
第２図より、フイールド酸化膜厚が薄くなるにつれてバ
ーズビーク長が減少していくことが理解できる。
今、最初のSi3N4膜パターン幅（Ｗ）を１μｍと仮定し
て従来及び本発明におけるフイールド幅について考察す
る。従来のLOCOS法の場合、フイールド酸化膜の膜厚を8
000Åとすると、バーズビークは約0.9μｍ発生し、出来
上りのフイールド幅は約1.9μｍとなる。また、例えば1
000℃で8000Åのフイールド酸化膜を成長させるために
は、約200分酸化する必要があり、これによりフイール
ドイオン注入したボロンが再分布して大きく拡がる。そ
の結果、フイールド酸化膜のエツジよりセルフアライン
で形成される高濃度のソース、ドレイン領域がフイール
ド酸化膜下のP+型領域と接触し、耐圧の低下や接合容量
の増大を招く。
て従来及び本発明におけるフイールド幅について考察す
る。従来のLOCOS法の場合、フイールド酸化膜の膜厚を8
000Åとすると、バーズビークは約0.9μｍ発生し、出来
上りのフイールド幅は約1.9μｍとなる。また、例えば1
000℃で8000Åのフイールド酸化膜を成長させるために
は、約200分酸化する必要があり、これによりフイール
ドイオン注入したボロンが再分布して大きく拡がる。そ
の結果、フイールド酸化膜のエツジよりセルフアライン
で形成される高濃度のソース、ドレイン領域がフイール
ド酸化膜下のP+型領域と接触し、耐圧の低下や接合容量
の増大を招く。
これに対し、本発明の場合、フイールド酸化膜厚を5000
Åとすると、バーズビークは第２図から明らかのように
約0.5μｍ発生し、全体として1.5μｍのフイールド幅と
なる。更に、フイールド酸化膜６上に厚さ約3000Åのシ
リコン酸化膜８を堆積し、合せ精度±0.1μｍで選択的
に除去して酸化膜パターン９を形成したとすると、エツ
ジからエツジまで全体で約1.7μｍとなる。これによ
り、本発明法によれば従来法と比べフイールド幅を若干
短くできることが明らかである。なお、合せ精度の改善
により更に良くなるのは勿論のことである。また、酸化
時間は約110分で、従来法の約1/2で済むことが確認され
た。これにより、フイールドイオン注入のボロンの再分
布が抑制されるとともに、ソース、ドレイン領域15,16
がフイールドエツジより離れた所に形成されるため耐圧
の向上、接合容量の低減効果を有することができる。
Åとすると、バーズビークは第２図から明らかのように
約0.5μｍ発生し、全体として1.5μｍのフイールド幅と
なる。更に、フイールド酸化膜６上に厚さ約3000Åのシ
リコン酸化膜８を堆積し、合せ精度±0.1μｍで選択的
に除去して酸化膜パターン９を形成したとすると、エツ
ジからエツジまで全体で約1.7μｍとなる。これによ
り、本発明法によれば従来法と比べフイールド幅を若干
短くできることが明らかである。なお、合せ精度の改善
により更に良くなるのは勿論のことである。また、酸化
時間は約110分で、従来法の約1/2で済むことが確認され
た。これにより、フイールドイオン注入のボロンの再分
布が抑制されるとともに、ソース、ドレイン領域15,16
がフイールドエツジより離れた所に形成されるため耐圧
の向上、接合容量の低減効果を有することができる。
なお、上記実施例では、基板上に薄いシリコン酸化膜を
形成した直後にSi3N4膜を形成したが、これに限らず、
第３図に示す如く薄いシリコン酸化膜２を形成後、Si3N
4膜を形成する前に多結晶シリコン層31を形成してもよ
い。しかるに、多結晶シリコン層31を介在することによ
り、微細なSi3N4膜の加工に必須なRIEのストツパとして
有効に働かせることができる。また、多結晶シリコン層
31はSi3N4膜と密着するため、バーズビークを抑制する
効果を有するとともに、シリコン酸化膜２を更に薄膜化
して微細化に有効である。
形成した直後にSi3N4膜を形成したが、これに限らず、
第３図に示す如く薄いシリコン酸化膜２を形成後、Si3N
4膜を形成する前に多結晶シリコン層31を形成してもよ
い。しかるに、多結晶シリコン層31を介在することによ
り、微細なSi3N4膜の加工に必須なRIEのストツパとして
有効に働かせることができる。また、多結晶シリコン層
31はSi3N4膜と密着するため、バーズビークを抑制する
効果を有するとともに、シリコン酸化膜２を更に薄膜化
して微細化に有効である。
上記実施例では、Si3N4膜パターンを除去後CVD法により
全面にシリコン酸化膜を形成したが、この酸化膜を例え
ば第４図（ａ），（ｂ）に示すように形成してもよい。
即ち、Si3N4膜パターンを除去した後、LPCVD法により全
面に厚さ1500Åの多結晶シリコン層32を形成し（第４図
（ａ）図示）、更にこの多結晶シリコン層32を熱酸化し
てシリコン酸化膜33を形成した（第４図（ｂ）図示）。
こうした方法によれば、シリコン酸化膜の堆積時に発生
しやすいフレークによる該酸化膜の欠陥や突起を取り除
くことができ、歩留りを改善できる。
全面にシリコン酸化膜を形成したが、この酸化膜を例え
ば第４図（ａ），（ｂ）に示すように形成してもよい。
即ち、Si3N4膜パターンを除去した後、LPCVD法により全
面に厚さ1500Åの多結晶シリコン層32を形成し（第４図
（ａ）図示）、更にこの多結晶シリコン層32を熱酸化し
てシリコン酸化膜33を形成した（第４図（ｂ）図示）。
こうした方法によれば、シリコン酸化膜の堆積時に発生
しやすいフレークによる該酸化膜の欠陥や突起を取り除
くことができ、歩留りを改善できる。
上記実施例では、レジストパターンをマスクとしてSi3N
4膜を選択的に除去することによりSi3N4膜パターンを形
成したが、これに限らず、例えば第５図（ａ）〜（ｃ）
に示すように形成してもよい。まず、基板１上に薄いシ
リコン酸化膜２、多結晶シリコン層34、Si3N4膜35を順
次形成した後、このSi3N4膜35上に幅Ｗの開口部36を有
した厚さｔの多結晶シリコンパターン37を形成した（第
５図（ａ）図示）。つづいて、多結晶シリコンパターン
37を完全に酸化した。この結果、幅が約Ｗ−２×0.65t
の開口部38を有した厚さが約2tのシリコン酸化膜39が形
成された（第５図（ｂ）図示）。次いで、このシリコン
酸化膜39をマスクとしてSi3N4膜35を選択的に除去しSi3
N4膜パターン40を形成した後、前記シリコン酸化膜39を
除去した（第５図（ｃ）図示）。しかるに、こうした方
法によれば、Si3N4膜パターン40の開口部41の幅を上記
実施例のそれと比べ著しく狭くでき、もつて微細なフイ
ールド酸化膜を形成できる。
4膜を選択的に除去することによりSi3N4膜パターンを形
成したが、これに限らず、例えば第５図（ａ）〜（ｃ）
に示すように形成してもよい。まず、基板１上に薄いシ
リコン酸化膜２、多結晶シリコン層34、Si3N4膜35を順
次形成した後、このSi3N4膜35上に幅Ｗの開口部36を有
した厚さｔの多結晶シリコンパターン37を形成した（第
５図（ａ）図示）。つづいて、多結晶シリコンパターン
37を完全に酸化した。この結果、幅が約Ｗ−２×0.65t
の開口部38を有した厚さが約2tのシリコン酸化膜39が形
成された（第５図（ｂ）図示）。次いで、このシリコン
酸化膜39をマスクとしてSi3N4膜35を選択的に除去しSi3
N4膜パターン40を形成した後、前記シリコン酸化膜39を
除去した（第５図（ｃ）図示）。しかるに、こうした方
法によれば、Si3N4膜パターン40の開口部41の幅を上記
実施例のそれと比べ著しく狭くでき、もつて微細なフイ
ールド酸化膜を形成できる。
上記実施例では、耐酸化性膜としてシリコン窒化膜を用
いたが、これに限定されるものではない。
いたが、これに限定されるものではない。
以上詳述した如く本発明によれば、バーズビークを抑え
て微細なフイールド酸化膜を形成し得る素子特性の良好
な半導体装置の製造方法を提供できるものである。
て微細なフイールド酸化膜を形成し得る素子特性の良好
な半導体装置の製造方法を提供できるものである。
第１図（ａ）〜（ｅ）は本発明の一実施例に係る半導体
装置の製造方法を工程順に示す断面図、第２図は本発明
に係るバースビーク長とフイールド酸化膜厚との関係を
示す特性図、第３図はSi3N4膜の選択的除去の際下部に
多結晶シリコン膜を介在して行なうことを示すための半
導体装置の断面図、第４図（ａ），（ｂ）及び第５図
（ａ）〜（ｃ）は夫々本発明の他の実施例に係る半導体
装置の製造方法の一部を工程順に示す断面図である。 １……Ｐ型のシリコン基板、２……薄いシリコン酸化
膜、4,40……Si3N4膜パターン、５……イオン注入層、
６……フイールド酸化膜、７……P+型領域、8,33,39…
…シリコン酸化膜、９……酸化膜パターン、12……素子
領域、14……ゲート電極、15……ゲート酸化膜、16……
N+型のソース領域、17……N+型のドレイン領域、18……
層間絶縁膜、19……コンタクトホール、20……取出し電
極、31,32,34……多結晶シリコン層、35……Si3N4膜、3
6,38,41……開口部、37……多結晶シリコンパターン。
装置の製造方法を工程順に示す断面図、第２図は本発明
に係るバースビーク長とフイールド酸化膜厚との関係を
示す特性図、第３図はSi3N4膜の選択的除去の際下部に
多結晶シリコン膜を介在して行なうことを示すための半
導体装置の断面図、第４図（ａ），（ｂ）及び第５図
（ａ）〜（ｃ）は夫々本発明の他の実施例に係る半導体
装置の製造方法の一部を工程順に示す断面図である。 １……Ｐ型のシリコン基板、２……薄いシリコン酸化
膜、4,40……Si3N4膜パターン、５……イオン注入層、
６……フイールド酸化膜、７……P+型領域、8,33,39…
…シリコン酸化膜、９……酸化膜パターン、12……素子
領域、14……ゲート電極、15……ゲート酸化膜、16……
N+型のソース領域、17……N+型のドレイン領域、18……
層間絶縁膜、19……コンタクトホール、20……取出し電
極、31,32,34……多結晶シリコン層、35……Si3N4膜、3
6,38,41……開口部、37……多結晶シリコンパターン。
Claims (1)
- 【請求項１】第１導電型の半導体基板上に薄い絶縁膜、
耐酸化性膜を順次形成する工程と、 素子分離領域形成予定部に対応する耐酸化性膜を選択的
に除去し耐酸化性膜パターンを形成する工程と、 耐酸化性膜パターンの除去部分から前記基板に第２導電
型の不純物を導入する工程と、 前記耐酸化性膜パターンをマスクとして前記基板を選択
的に酸化し素子分離領域を形成するとともに、前記素子
分離領域直下に前記基板より高濃度の第１導電型のチャ
ネルストッパ領域を形成する工程と、 前記耐酸化性膜パターンを除去した後、全面に絶縁膜を
形成する工程と、 この絶縁膜を選択的に除去し、前記素子分離領域を覆う
とともに一部がこの素子分離領域で囲まれた素子領域上
に延在する絶縁膜パターンを形成する工程と、 前記素子領域にゲート絶縁膜を介してゲート電極を形成
する工程と、 前記ゲート電極及び絶縁膜パターンをマスクとして前記
素子領域に、前記基板に比べて高濃度の第２導電型の拡
散層を前記チャネルストッパ領域と離間して形成する工
程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127845A JPH0691155B2 (ja) | 1984-06-21 | 1984-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127845A JPH0691155B2 (ja) | 1984-06-21 | 1984-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616840A JPS616840A (ja) | 1986-01-13 |
| JPH0691155B2 true JPH0691155B2 (ja) | 1994-11-14 |
Family
ID=14970087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127845A Expired - Lifetime JPH0691155B2 (ja) | 1984-06-21 | 1984-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691155B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305562A (ja) * | 1987-06-05 | 1988-12-13 | Sony Corp | 半導体装置 |
| KR960005556B1 (ko) * | 1993-04-24 | 1996-04-26 | 삼성전자주식회사 | 반도체장치의 소자분리방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835928A (ja) * | 1981-08-28 | 1983-03-02 | Hitachi Ltd | 半導体装置の製造法 |
-
1984
- 1984-06-21 JP JP59127845A patent/JPH0691155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS616840A (ja) | 1986-01-13 |
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