JPS5835928A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS5835928A JPS5835928A JP56134082A JP13408281A JPS5835928A JP S5835928 A JPS5835928 A JP S5835928A JP 56134082 A JP56134082 A JP 56134082A JP 13408281 A JP13408281 A JP 13408281A JP S5835928 A JPS5835928 A JP S5835928A
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- semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造法に関する。
高集積度バイポーラ半導体メモリ装置の製造において、
本出願人は現在、多結晶シリコンを用いたフォールドエ
ミッタプロセスを採用している。このフォールドエミッ
タプロセスとは選燃酸化法によって半導体シリコン基板
表面圧形成した厚い半導体酸化膜（ａｔＯ，）の側面を
ベースやエミヅタの境界面として利用することで小面積
の拡散層を得るとともに、拡散深さの浅いエミッー表面
に多結晶シリコン膜を介してアルミニウム電極を設ける
ことでアルミニウムシリコン合金の拡散接合へのつき抜
けを防止する技術である。このプロセスではウォールド
エミッタ形底部分の多結晶シリコンのみを残し、他の部
分の多結晶シリコンは酸化して一部をベース・エミ９夕
接合表面の保護用酸化膜として残し、それ以外は工ｑチ
除去するようにしてｈる。しかし多結晶シリコンな−ｔ
ん形成したシリコン基板表面には多結晶シリコンとの界
面で積層欠陥が発生し、酸化した多結晶シリコンを取除
込た部分で特性劣化が生じ、特に界面現象を利用するシ
ョットキバリア・ダイオードの場合に耐圧劣化を生じる
ことがわかった。又、多結晶シリコンを酸化させた酸化
膜をそのままトランジスタのベース・エミッタ間接合の
表面を覆う保饅用絶縁膜として使用する場合、多結晶シ
リコンと基板界面の積層欠陥によりパッジベージ璽ン効
果が完全ですく、エミッタ・ベースのリーク現象を生じ
るおそれがあった。
本出願人は現在、多結晶シリコンを用いたフォールドエ
ミッタプロセスを採用している。このフォールドエミッ
タプロセスとは選燃酸化法によって半導体シリコン基板
表面圧形成した厚い半導体酸化膜（ａｔＯ，）の側面を
ベースやエミヅタの境界面として利用することで小面積
の拡散層を得るとともに、拡散深さの浅いエミッー表面
に多結晶シリコン膜を介してアルミニウム電極を設ける
ことでアルミニウムシリコン合金の拡散接合へのつき抜
けを防止する技術である。このプロセスではウォールド
エミッタ形底部分の多結晶シリコンのみを残し、他の部
分の多結晶シリコンは酸化して一部をベース・エミ９夕
接合表面の保護用酸化膜として残し、それ以外は工ｑチ
除去するようにしてｈる。しかし多結晶シリコンな−ｔ
ん形成したシリコン基板表面には多結晶シリコンとの界
面で積層欠陥が発生し、酸化した多結晶シリコンを取除
込た部分で特性劣化が生じ、特に界面現象を利用するシ
ョットキバリア・ダイオードの場合に耐圧劣化を生じる
ことがわかった。又、多結晶シリコンを酸化させた酸化
膜をそのままトランジスタのベース・エミッタ間接合の
表面を覆う保饅用絶縁膜として使用する場合、多結晶シ
リコンと基板界面の積層欠陥によりパッジベージ璽ン効
果が完全ですく、エミッタ・ベースのリーク現象を生じ
るおそれがあった。
本発明は上記した多結晶シリコンを用いたウォールドエ
ミッタプロセスにおける。 多結Ａシリコンと基板との
界面に生じる積層欠陥に基づく特性劣化を防止すること
を目的とする。
ミッタプロセスにおける。 多結Ａシリコンと基板との
界面に生じる積層欠陥に基づく特性劣化を防止すること
を目的とする。
以下、実施例にそって本発明を詳述する。
第１図（ａ）〜（ｈｌは１６にビットＦＲＯＭプロセス
に本発明を適用した場合の要部工程断面図である。
に本発明を適用した場合の要部工程断面図である。
同図において、■は周辺回路側、■はメモリセル儒に対
応し、これらは連続した一つの半導体基板（ウェハ）上
に形成される。
応し、これらは連続した一つの半導体基板（ウェハ）上
に形成される。
（鳳）通常のバイポーラプロセスにより、Ｐ型８ｉ基４
［１表面を酸化し、一部をホトエッチしてＮ＋場込み（
２）のための８ｂ等の不純物をデポジット・拡散し、Ｐ
アイソレージ曹ン（３）用のＢイオン打込み後ＮＩａエ
ピタキシャルＳｔ層４ａ、４ｂを形成する。この後８１
層４表面の一部エッチ１選択酸化によって厚−アイソレ
ージ璽ン酸化膜５を形成する。同図でメモリセル■側忙
おいて一部の８ａ層にはコレクタ取り出しのための高濃
度Ｎ＋不純物デボジプト・拡散し、いわゆる０８層６を
形成する。
［１表面を酸化し、一部をホトエッチしてＮ＋場込み（
２）のための８ｂ等の不純物をデポジット・拡散し、Ｐ
アイソレージ曹ン（３）用のＢイオン打込み後ＮＩａエ
ピタキシャルＳｔ層４ａ、４ｂを形成する。この後８１
層４表面の一部エッチ１選択酸化によって厚−アイソレ
ージ璽ン酸化膜５を形成する。同図でメモリセル■側忙
おいて一部の８ａ層にはコレクタ取り出しのための高濃
度Ｎ＋不純物デボジプト・拡散し、いわゆる０８層６を
形成する。
（ｂｌ 全面にポリ（多結晶）Ｓｉ膜７を例えば１５
００Ａ厚に形成する。
００Ａ厚に形成する。
（ｃｌ ポリＳｌＯ上を一部でＬＴＰ（低温酸化膜）
１１等で覆−これをマスクとしてＢ（ボロン）をポリ８
ｉを通して導入しＰベース８ｍ、８ｂを形成する。
１１等で覆−これをマスクとしてＢ（ボロン）をポリ８
ｉを通して導入しＰベース８ｍ、８ｂを形成する。
（ｄｌ ボ１Ｊ８ｉ膜の上に部分的に耐酸化性膜、例
えば８ｉ、Ｎ、膜９ａ、９ｂで覆い、これをｉスフとし
て露出するポリＳｉを酸化してポリ５ｉｌＩ！化膜１０
とする。５ｉＨＮ４で覆った部分はポＩＪ８ｉ（７ａ、
７ｂ）のまｔ残る。
えば８ｉ、Ｎ、膜９ａ、９ｂで覆い、これをｉスフとし
て露出するポリＳｉを酸化してポリ５ｉｌＩ！化膜１０
とする。５ｉＨＮ４で覆った部分はポＩＪ８ｉ（７ａ、
７ｂ）のまｔ残る。
（ｅｌ ８ｉ、Ｎ４を熱リン酸等によりエッチ除去し
、ポリＳｉ酸化膜１０をマスクとしポリ８１を通して基
板にＡｓをデポジット・拡散することにより、ベース表
面ＫＮ＋エミッタ１２ａ、１２ｂを形成する。
、ポリＳｉ酸化膜１０をマスクとしポリ８１を通して基
板にＡｓをデポジット・拡散することにより、ベース表
面ＫＮ＋エミッタ１２ａ、１２ｂを形成する。
げ） ボｖ８五酸化展をコンタクトホトエッチしてベー
ス、コレクタ表面を窓開する。このとき、周辺側のベー
スエミッタ接合表面及びアインレーシ冒ン酸化膜５上の
ポリＳｉ酸化膜１０ ｍ、１０ ｂを残す。
ス、コレクタ表面を窓開する。このとき、周辺側のベー
スエミッタ接合表面及びアインレーシ冒ン酸化膜５上の
ポリＳｉ酸化膜１０ ｍ、１０ ｂを残す。
（ｇ） マスク材１３を形成し、周辺側の露出するコ
レクタ・ベース表面にＰｔ １ｋｌＢ着する。この後、
シンター処塩してＰｔ−８ａ層１４を形成する。シンタ
ーの深さは１００ＯＡ程度とする。
レクタ・ベース表面にＰｔ １ｋｌＢ着する。この後、
シンター処塩してＰｔ−８ａ層１４を形成する。シンタ
ーの深さは１００ＯＡ程度とする。
（ｈ） ｆｆスク材１３を取除き、ｋｌ蒸着、ホトエ
ッチにより各領域ＫＷ！続する人！電極を形成する。
ッチにより各領域ＫＷ！続する人！電極を形成する。
すなわち周辺側中ではＮ＋エミッタに接続する電極Ｅと
ベース・コレクタを短絡しショットキバリアをつくる電
極Ｂとを形成する。又、メそリセル側（１）ではＮ＋コ
レクタｔｉｃ＠続する電極Ｃと、エミッタに接続する電
極Ｅとを形成する。このメモリセルにお込てはＥ−０間
のブレークダウン電圧印加によって情報信号を記憶する
ことになる。
ベース・コレクタを短絡しショットキバリアをつくる電
極Ｂとを形成する。又、メそリセル側（１）ではＮ＋コ
レクタｔｉｃ＠続する電極Ｃと、エミッタに接続する電
極Ｅとを形成する。このメモリセルにお込てはＥ−０間
のブレークダウン電圧印加によって情報信号を記憶する
ことになる。
以上実施例で述べた本発明によれば、工程（ｇｌでショ
ットキバリアの形成にあたって表面層を使うＡｌ−８１
バリγに代り、８ａ表面に形成したＰｔをシンターし１
表面より数百〜数千Ａ８ｉ 内に人つ食面をショットキ
バリアに利用することで、ポリ８３ Ｋよって８ａ界面
に生じた積層欠陥による特性劣化を防止しうるものであ
る。
ットキバリアの形成にあたって表面層を使うＡｌ−８１
バリγに代り、８ａ表面に形成したＰｔをシンターし１
表面より数百〜数千Ａ８ｉ 内に人つ食面をショットキ
バリアに利用することで、ポリ８３ Ｋよって８ａ界面
に生じた積層欠陥による特性劣化を防止しうるものであ
る。
次にボＩＪＳｉ酸化膜のバッジベージ璽ン効果を改良す
るための処理工ｓＫつｂて述べる。これはポリＳｉ酸化
膜をリン処理したボ１Ｊｓｉｌｌ！化膜とすることによ
りそのリンゲヴター効釆によってパッジベージ箇ン効果
を同上するものである。具体的には下記のようない（つ
かの工程を利用できる。
るための処理工ｓＫつｂて述べる。これはポリＳｉ酸化
膜をリン処理したボ１Ｊｓｉｌｌ！化膜とすることによ
りそのリンゲヴター効釆によってパッジベージ箇ン効果
を同上するものである。具体的には下記のようない（つ
かの工程を利用できる。
（１） 工１ｉ（ｂｌでポリ８ｉをデポジットする際
に同時にリンを導入し、リンを含むポリ８１膜７として
形放し、その後工程（ｄ）で酸化することによりリン処
理したポリ８ｉ酸化膜ｔ′４る。
に同時にリンを導入し、リンを含むポリ８１膜７として
形放し、その後工程（ｄ）で酸化することによりリン処
理したポリ８ｉ酸化膜ｔ′４る。
（２）工程（ｂｌでボ１Ｊｓｉｊｉｊ７を形成後にリン
デポジシ璽ン又はリンイオン打込みによるリンを導入し
、その後酸化することによりリン処理したポリ８１酸化
膜１０を得る。
デポジシ璽ン又はリンイオン打込みによるリンを導入し
、その後酸化することによりリン処理したポリ８１酸化
膜１０を得る。
（３）工程（ｄｌでポ１Ｊ８ｉ膜を酸化した後に、リン
処理又はリンイオン打込みによりリン処理したポリ８１
酸化膜ｌＯを得る。
処理又はリンイオン打込みによりリン処理したポリ８１
酸化膜ｌＯを得る。
このようにボ１Ｊｌｉｉｌ化膜にリン処理を施すことに
より、リンによる金属Ｎａ等のゲッタ効果が得る。
より、リンによる金属Ｎａ等のゲッタ効果が得る。
前記実施例ではシ９ットキパリアダイオードに使用する
ＮＰＮトランジスタのエミッタ・ベース接合上のパッジ
ベージ璽ンに上記リン処理技術を適用した場合について
述べたが、このリン処理技術はボ１Ｊ８ｉを利用したウ
ォールドエミッタ・プロセス−穀圧適用し得るものであ
る。第２図はウオールドエきヴタプロセスによる通常の
トランジスＪ（ＲＯＭの周辺トランジスタ）において、
ペース・エミッタ接合表面及びアイソレージ謬ン酸化膜
上を覆うバグシベーシ璽ンとしてリンドープ・リン処理
し夷ボ１Ｊ８１１１化膜】５を用いた例を示すものであ
る。第３図は第２図のウォールドエミッタトランジスタ
の平面図であって、実ａ人はアイソレージ璽ン酸化膜と
拡散層との境界線、実線Ｂはエミッタ拡散用ポリ８ｉマ
スク、破線はＯＮ（コレクタ）、Ｎ＋ＢＬ（埋込）用拡
散層の範囲を示すものである。
ＮＰＮトランジスタのエミッタ・ベース接合上のパッジ
ベージ璽ンに上記リン処理技術を適用した場合について
述べたが、このリン処理技術はボ１Ｊ８ｉを利用したウ
ォールドエミッタ・プロセス−穀圧適用し得るものであ
る。第２図はウオールドエきヴタプロセスによる通常の
トランジスＪ（ＲＯＭの周辺トランジスタ）において、
ペース・エミッタ接合表面及びアイソレージ謬ン酸化膜
上を覆うバグシベーシ璽ンとしてリンドープ・リン処理
し夷ボ１Ｊ８１１１化膜】５を用いた例を示すものであ
る。第３図は第２図のウォールドエミッタトランジスタ
の平面図であって、実ａ人はアイソレージ璽ン酸化膜と
拡散層との境界線、実線Ｂはエミッタ拡散用ポリ８ｉマ
スク、破線はＯＮ（コレクタ）、Ｎ＋ＢＬ（埋込）用拡
散層の範囲を示すものである。
なお、通常リンガラス（ＰＥＧ）等かノ（プシペーシ璽
ン膜として現在のプロセスで使用されているが、ポリ８
ｉ酸化膜をパブシペーシ冒ン膜として使用し、それをリ
ン処理する技術については未だ報告はない。
ン膜として現在のプロセスで使用されているが、ポリ８
ｉ酸化膜をパブシペーシ冒ン膜として使用し、それをリ
ン処理する技術については未だ報告はない。
以上により本発明によれば、ウォールドエミッタプロセ
スによる高集積化１０．ウォールド３エミツタプロセス
にシ叢ットキノくリアを結合させたＩＯ等においてその
品質の向上、信１１１［［の向上にを与するところ大で
ある。
スによる高集積化１０．ウォールド３エミツタプロセス
にシ叢ットキノくリアを結合させたＩＯ等においてその
品質の向上、信１１１［［の向上にを与するところ大で
ある。
第１図（ａｔ〜（ｈｌは本発明によるポ１Ｊ８ｉを利用
したウォールドエミッタプロセスを含む半導体装置製造
法の工程断面図、第２図は本発明の他の実施例を示す半
導体装置の断面図、第３のは第２図に対応する平面図で
ある。 ｌ・・・Ｐ ｍ８ ｉ基板、２・・・Ｎ＋埋込層、３・
・・Ｐアイソレージ璽ン、４・・・ＮエピタキシャルＳ
ｉ層、５・・・アイソレージ璽ン酸化膜、６・・・ＯＮ
層、７・・・ポリ８ｉ膜、８ ａ、 ８ｂ・＝Ｐベース
、９ａ、９ｂ・・・８ｉ、Ｎ４膜、１０・・・ポリ８ｉ
ｌ！化膜、１１・・・ＬＴＰマスク、１２ ａ、
１２ ｂ−・Ｎ中’ｊ−Ｚ ツＩ、１３・・・マスク材
、１４・・・Ｐｔ−８ｉ層、１５・・・リン処理したポ
リ８１＠化膜。 第 １ 図 ５８１） メしす第
１ 図
したウォールドエミッタプロセスを含む半導体装置製造
法の工程断面図、第２図は本発明の他の実施例を示す半
導体装置の断面図、第３のは第２図に対応する平面図で
ある。 ｌ・・・Ｐ ｍ８ ｉ基板、２・・・Ｎ＋埋込層、３・
・・Ｐアイソレージ璽ン、４・・・ＮエピタキシャルＳ
ｉ層、５・・・アイソレージ璽ン酸化膜、６・・・ＯＮ
層、７・・・ポリ８ｉ膜、８ ａ、 ８ｂ・＝Ｐベース
、９ａ、９ｂ・・・８ｉ、Ｎ４膜、１０・・・ポリ８ｉ
ｌ！化膜、１１・・・ＬＴＰマスク、１２ ａ、
１２ ｂ−・Ｎ中’ｊ−Ｚ ツＩ、１３・・・マスク材
、１４・・・Ｐｔ−８ｉ層、１５・・・リン処理したポ
リ８１＠化膜。 第 １ 図 ５８１） メしす第
１ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面に厚−半導体醸化膜を選択的に形
成し、仁の厚い半導体酸化膜によりＩ！すれた半導体領
域に不純物を導入して一部で半導体ＰＮ接合を形成した
後、半導体表面に多結晶半導体膜を形成し、この多結晶
半導体膜の一部を電極として残し、多結晶半導体膜の他
部を酸化してその一部を半導体ＰＮ接合保護用酸化膜と
して残し、多結晶半導体膜の他の一部を除去して半導体
面に電極を設ける半導体装置の製造法におりて、上記多
結晶半導体膜の形成時、形成後又はその酸化膜形成後圧
リンを導入することにより、リンドープ多結晶半導体酸
化展を形成することを特徴とする半導体装置の製造法。 ２、半導体基体の表面に厚−半導体酸化膜な選択的に形
成し、この厚い半導体酸化膜により囲まれた半導体領域
に不純物を導入して一部で半導体２８１１合を形成した
後、半導体表面に多結晶半導体膜を形成し、この多結晶
半導体膜の一部を電極として残し、多結晶半導体膜の他
部を酸化してその一部を半導体ＰＮｇ合保護用酸化膜と
して残し、多結晶半導体膜の他の一部を除去して半導体
面にシ嘗ットキバリアを設ける半導体装置の製造法にお
い又、上記多結晶半導体膜を除去した半導体面にバリア
金属を形成しかつ該金属と半導体との合金が半導体表面
から十分な深さに達する程度にシンター処理することを
特徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134082A JPS5835928A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134082A JPS5835928A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835928A true JPS5835928A (ja) | 1983-03-02 |
Family
ID=15119974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134082A Pending JPS5835928A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121872A (ja) * | 1982-12-15 | 1984-07-14 | Fujitsu Ltd | 半導体装置 |
| JPS616840A (ja) * | 1984-06-21 | 1986-01-13 | Toshiba Corp | 半導体装置の製造方法 |
-
1981
- 1981-08-28 JP JP56134082A patent/JPS5835928A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121872A (ja) * | 1982-12-15 | 1984-07-14 | Fujitsu Ltd | 半導体装置 |
| JPS616840A (ja) * | 1984-06-21 | 1986-01-13 | Toshiba Corp | 半導体装置の製造方法 |
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