JPH02135739A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は縦型ＰＮＰ　トランジスタと通常の縦型ＮＰＮ
　トランジスタとを組み込んだ半導体集積回路の製造方
法に関するものである。

（ロ）従来の技術 一般に縦型ＰＮＰトランジスタと縦型ＮＰＮトランジス
タとを組み込んだ技術としては、例えば特願昭６１−６
００１５号がある。

これは先ず第２図Ａに示す如く、Ｐ型の半導体基板（５
１〉を用意し、この半導体基板（５１）上にスピン・オ
ン・グラス膜を用いて選択的にアンチモンをデポジット
し、複数のＮ型の埋込み層（５２）を形成し、この埋込
み層（５２）を囲む前記半導体基板（５１）上および所
定の前記埋込み、１（５２）上にボロンをデポジットし
て、上下分離領域の下拡散層（５３）および縦型ＰＮＰ
　）−ランジスタのコレクタ埋込み層（５４）を形成す
る。

次に、第２図Ｂに示す如く、前記半導体基板（５１）全
面に、周知の気相成長法により、Ｎ型のエピタキシャル
層（５５）を約７μｍの厚さに形成する。

次に、第２図Ｃに示す如く、前記エピタキシャル層（５
５）表面のコレクタ埋込み層（５４）に対応する領域に
、リンをイオン注入して縦型ＰＮＰトランジスタのベー
ス領域（５６）を付着する。注入条件は、ドーズ量Ｉ　
Ｑ　ｌ　ｊ　〜ｌ　Ｑ　Ｉ　＠ｃ：ｒｒ＋　−２、加速
電圧８０〜１００ＫｅＶである。

更に、第２図りに示す如く、基板全体に約１０００℃、
２時間の熱処理を施すことで、上下分離領域（５７）の
下拡散層（５３）と縦型ＰＮＰトランジスタのコレクタ
埋込みＭ＜５４＞とをエピタキシャル層（５５）の厚さ
の半分以上はい上げ拡散し、同時に縦型ＰＮＰトランジ
スタのベース領域（５８）をドライブインする。

この後、エピタキシャル層（５５）表面より上下分離領
域（５７〉の上拡散層（５９）と、縦型ＰＮＰ　トラン
ジスタのコレクタ導出領域（６０）を同時に選択拡散す
る。その結果、上下分離領域（５７）を連結し、第１、
第２の島領域（６１）　、　（６２）を形成する。

最後に、第２図Ｅに示す如く、エピタキシャル層（５５
）表面よりボロンを選択拡散し、第１の島領域（６１）
には通常のＮＰＮ）ランジスタ（６３）のベース領域（
６４）を形成し、第２の島領域（６２）には縦型ＰＮＰ
　トランジスタ（６５）のエミッタ領域（６６）を形成
する。続いてリンを選択拡散して第１の島領域〈６１）
にはＮＰＮ）−ランジスタ（６３）のエミッタ領域（６
７）とコレクタコンタクト領域（６８）を、第２の島領
域（６２）には縦型ＰＮＰ　Ｉ−ランジスタ（６５）の
ベースコンタクト領域（６９）を形成する。

以上の工程により縦型ＰＮＰトランジスタ（６５）と通
常のＮＰＮ）−ランジスタ（６３）が形成される。

（ハ）発明が解決しようとする課題 前述した第２図Ａにおいて、アンチモンをデポジットす
る工程は、一般にスピンオングラス膜を使う。このスピ
ンオングラス膜を使った場合、半導体基板（５１）の汚
れや半導体基板（５１）等と反応し、ロゼツトと称する
層欠陥を生じるため、この半導体基板〈５１）上にエピ
タキシャル層（５５）を積層しても良好な特性を得られ
ず、例えば接合容量のノーク等の問題を発生する。

また縦型のＰＮＰトランジスタ（６５）と通常のＮＰＮ
トランジスタ（６３）のＮ型の埋込み層（５２）が同じ
不純物濃度であるため、通常のＮＰＮトランジスタ（６
３）のコレクタ抵抗を小さくするために高不純物濃度と
すると、縦型ＰＮＰ　ｌ−ランジスタ（６５）に対応す
るＮ型の埋込み層（５２）も高不純物濃度となる。その
ため、この埋込み層（５２）のはい上がりが大きいため
に、埋込み層（５２）上のＰ型のコレクタ埋込み層（５
４）のはい上がり量は小さくなり、コレクタ抵抗が大き
くなる問題を有していた。

従って従来において、ＮＰＮトランジスタのコレクタ抵
抗を小キくシようとして高濃度に不純物をデポジットす
ると、ロゼツトが生じ、しかもＰＮＰトランジスタのコ
レクタ抵抗が大きくなる問題点を有している。

一方、第２図Ａの工程で説明したスピン・才ン・グラス
膜でＮ型の埋込みＨ（５２）を形成する場合、時として
この埋込み層（５２）の周囲に極低濃度のＰ′″型の拡
散層（７０）が存在することがある。

この理由として考えられる事は、例えば第１に純粋なス
ピン・オン用の５ｂＣ１＊溶液が得られず、塗布液作成
当初から極く微量のボロン（Ｂ）が混在しているためで
あり、第２に拡散処理治具材料である石英ガラス等にト
ラップされて多量に存在するボロンが本工程の途中で混
在してしまうためである。従ってボロン（Ｂ）の方がア
ンチモン（Ｓｂ）より拡散係数が大きいため、Ｐ−型の
拡散層（７０）が形成されてしまうことになる。

このＰ−型の拡散Ｊｉ（７０）は、ＮＰＮトランジスタ
（６３）のコレクタ抵抗を大きくし、またＰＮＰトラン
ジスタ（６５）ではＰ型の半導体基板（５１）とＰゝ型
のコレクタ埋込み層（５４）を短絡してしまう問題を発
生させていた。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、第２の埋込み層（
５）の不純物濃度で、第１の埋込み層（４）と第２の埋
込み層（５）を形成する不純物をデポジットした後、再
度第１の埋込み層（４）に不純物を拡散することで解決
し、またこの工程によって作られた第１の埋込み層（４
）と第２の埋込み層（５〉上に、エピタキシャル層を夫
々コレクタ、ベースとした縦型トランジスタを形成する
ことで解決するものである。

また本発明は、第１の埋込み層（４〉と第２の埋込み層
（５）を形成するために使用するスピン・オン・グラス
膜（２３）を形成した後に、積極的に、このスピン・オ
ン・グラス膜（２３）中に混在しているボロン（Ｂ）を
アウトデフュージョンさせることで解決するものであり
、詳しくは還元性雰囲気内で前記ボロン（Ｂ）の拡散係
数を大きくし、埋込み層（４）　、　（５）を形成する
前にこのボロンを除去するものである。

（＊）作用 実験に依ればデポジットする濃度が高い程ロゼツトの発
生率が高いことが判明した。そのため第２の坤込み層（
５）を決定できる不純物濃度で設定したグラス膜は、不
純物濃度が低いのでロゼツトの発生を防止できる。

また第１の埋込み層（４）と第２の埋込み層へ夫々異な
る回数に渡り不純物を拡散することで、第１の埋込み層
（４）の不純物濃度は高く、第２の埋込み層（５）の不
純物濃度は低く設定できる。

従って第２の埋込み層（５）上に形成される第３の埋込
み層（９）のはい上がり量を大きくとれ、夫々のトラン
ジスタ（１７）　、　（１８）のコレクタ抵抗を小さく
できる。

また前述の還元性雰囲気内では、酸化ケイ素中のボロン
の拡散係数は大きくなるので、不要な不純物であるボロ
ンはアウトデフュージョンし、グラス膜（２３）中のボ
ロン濃度は低下する。

従って前記Ｐ−型の拡散層（７０）の形成を抑制できる
ことになる。

（へ）実施例 まず本発明で構成される半導体集積回路（１）の構成を
説明する。この構成は第１図にの如く、Ｐ型の半導体基
板（２）と、この半導体基板（２）上に積層されたＮ型
のエピタキシャル層（３）と、前記半導体基板（２）と
前記エピタキシャル層（３）との間に形成されるＮ３型
の第１の埋込み層（４）および第２の埋込み層（５）と
、前記第１の埋込み層（４）および第２の埋込み層（５
）の周囲に対応し、前記エピタキシャル層（３）表面よ
り前記半導体基板（２）に到達するＰ＋型の上下分離領
域（６）によって形成される第１の島領域（７）および
第２の島領域（８）と、この第２の島領域（８）に形成
されたＰ”型のコレクタ埋込み層となる第３の埋込み層
（９）と、前記第１の島領域（７）の前記エピタキシャ
ル層（３）表面より前記第１の埋込み層（４）に到達す
るＮ１型のコレクタ導出領域（１０）と、前記第１の島
領域（７）内に形成されるＰ型のベース領域（１１）お
よびＮ型のエミッタ領域（１２）と、前記第２の島領域
（８）の前記エピタキシャル層（３）表面より前記第３
の埋込み層（９）に到達するＰ＋型のコレクタ導出領域
（１３）と、前記コレクタ導出領域（１３）で囲まれる
Ｎ型のベース領域（１４）と、このベース領域（１４）
内に形成されるＮ＋型のベースコンタクト領域（１５）
およびＰ型のエミッタ領域（１６）とにより構成される
。

以上の構成により第１図にの左側には通常のＮＰＮトラ
ンジスタ（１７）が、右側には縦型のＰＮＰトランジス
タ（１８）が形成される。

次に本発明の半導体集積回路の製造方法を第１図Ａ乃至
第１図Ｋを参照しながら詳述する。

先ず第１図Ａに示す如く、Ｐ型の半導体基板（２）を用
意し、これを約１１００℃のスチーム雰囲気でシリコン
酸化膜（２０）を形成する。そして第１図Ｂの如く前記
第１の埋込み層（４）と第２の埋込み層（５）に対応す
るシリコン酸化膜（２０）を、通常の蝕刻法で蝕刻し、
第１の開口部（２１）と第２の開口部（２２）を形成す
る。その後第１図Ｃの如くアンチモン（Ｓｂ）入りのグ
ラス膜（２３）をスピンコーターにより被覆し、第１図
りの如くアンチモンを半導体基板（２）にデポジットす
る。

本工程においてアンチモンのデポジットされた濃度は、
前記第２の埋込み層（５）の濃度が決定詐れる濃度とす
る。後で説明を加えるが、第２の埋込み層（５）は、縦
型ＰＮＰ　トランジスタ（１８）のコレクタ抵抗を小さ
くするために低濃度とするので、前記第１の埋込み層（
４）と第２の埋込み層（５）の表面はロゼツトの発生が
少なくなっている。

ここでグラス膜（２３）は、シラノール（Ｓｉ＜ＯＨ）
　ａ　）、５ｂＣ１，を主成分とし、メタノールおよび
酢酸エチル等の溶剤が含有している。このグラス膜（２
３）は、発明を解決するための課題の欄でも述べたよう
に、ボロンが浸入していると考える。

本発明の特徴となる工程は、次工程の第１図Ｃでありこ
のグラス膜（２３）の形成後に、前記グラス膜（２３）
中のボロンをアウトデフュージョンすることにある。こ
の方法はグラス膜（２３）を還元性雰囲気にさらし、こ
のグラス膜（２３）中のボロンの拡散係数を大きくし、
その結果ボロンをどんどん外部へアウトデフュージョン
している。

前記拡散係数が大きくなるデータとしてはＪＯＵＲＮＡ
Ｌ　ＯＦ　ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣ５ＶＯＬ、３
５．Ｎｏ９ＳＥＰＴＥＭＢＥＲ１９６４Ｐ、２６９５〜
２７０１に詳しく述べられている。このデータによると
、酸化ケイ素中のボロンの拡散係数は、Ｈｌの存在する
雰囲気中では、Ｎ、雰囲気に比べ約３桁大きくなると述
べられている。

本願はこの事よりシリコンの半導体基板（２）上に、酸
化ケイ素が主組成のグラス膜が形成されていることに着
目し、積極的にグラス膜中のボロンを外部へアウトデフ
ュージョンするものである。

ただしこの時の雰囲気は、Ｎ、ガスと水素ガス（数％）
で構成され、還元性雰囲気状態で約１０００℃の温度で
処理をする。

次に、第１図Ｅに示す如く、前記グラス膜（２３）とシ
リコン酸化膜（２０）とを除去した後再度シリコン酸化
膜（２４）を形成し、再度前記第１の埋込み層（４）に
対応するシリコン酸化膜（２４）を蝕刻し、半導体基板
（２）を露出させて、第１の開口部（２１）を形成する
０次に、第１の埋込み層（４）の不純物濃度が決定でき
るように、所定の濃度のアンチモン（Ｓｂ）を有するグ
ラス膜（２３）を再度スピンコードし、前述の如く、こ
のグラス膜（２３）を還元性雰囲気中で処理し、グラス
膜（２３）中のボロンをアウトデフュージョンし、第１
図Ｆの如く、前記第１の開口部（２１）の半導体基板（
２〉表面にアンチモンをデポジットする。その後前記グ
ラス膜を除去し、約１２５０°Ｃで熱処理をしアンチモ
ンを再度拡散する。

ここでグラス膜の不純物濃度は、前述同様に低濃度であ
るのでロゼツトの発生を抑制できる。

以上の工程は本発明の特徴となる点であり、第１の埋込
み層（４）は高濃度に、第２の埋込み層（５）は低濃度
に設定される。そのため後で形成されるコレクタ埋込み
層となる第２の埋込み層（５）上の第３の埋込み層（９
）のはい上がり量を大きくとれるので、縦型ＰＮＰトラ
ンジスタ（１８）のコレクタ抵抗を小さくできる。しか
もロゼツトの発生が抑制できるので、コレクターエミッ
タ間のリーク電流を減少し、良好な特性のトランジスタ
を形成できる。

尚、第１図Ｃ２第１図Ｅで決定された第１の埋込み層（
４）の不純物濃度が未だ低い時は、第１図Ｃ２第１図Ｅ
の工程を繰り返して実現しても良い。また第２の開口部
（２２）を２回以上に分け、前述したデポジット濃度よ
り低濃度でデポジットすれば更にロゼツトを減少できる
。

この後、第１図Ｇの如く、前記第１の埋込み層（４）と
第２の埋込み層（５）の周囲に形成される上下分離領域
（６）に対応するシリコン酸化膜（２４）と、前記第２
の埋込みＪｌ（５）の一部に対応するシリコン酸化膜（
２４）を除去する。モしてボロン（Ｂ）の含有されたグ
ラス膜をコートシ、夫々の除去領域にボロンをデポジッ
トする。

次に、第１回目に示す如く、前工程で形成されたグラス
膜およびシリコン酸化膜（２４）を、半導体基板（２）
より除去し、この半導体基板（２）上にＮ型のエピタキ
シャル層（３）を形成する。モし一〇第１乃至第３の埋
込み層（４）　、　（５）　、　（９）や上拡散層（２
５）を熱処理によって更に拡散する。

従ってＰ型の半導体基板（２）とＮ型のエピタキシャル
層（３）との間には、第１の埋込み層（４）、第２の埋
込み層（５）、上下分離領域（６）の上拡散層（２５）
および第２の埋込み層（５）上の第３の埋込み層（９〉
が形成される。また第１の埋込み層（４）の不純物濃度
は、第２の埋込み層（５）の不純物濃度より高く設定さ
れているので、第１の埋込み層（４）の方がはい上がり
量が大きくなる。従ってコレクタ抵抗を小さくできる。

一方、第２の埋込みＮ（５）は第１の埋込み層（４）よ
りはい上がり量を小さくできるので、その分、第２の埋
込み層（５）上の第３の埋込み層（９）のはい上がり量
を大きくとれ、この領域（９）もコレクタ抵抗を小さく
できる。

次に、第１回目の如く、前工程によって形成されたシリ
コン酸化膜（２６）を選択的に除去し、第１の埋込み層
（４）上に形成されるＮ４型のコレクタ導出領域（１０
）に対応する領域と第３の埋込み層（９）上に形成され
るＮ型のベース領域け４）に対応する領域のエピタキシ
ャル層（３）を露出させる。モしてコレクタ導出領域（
１０）とベース領域（１４）を拡散して形成する。ここ
で拡散法としては、前述したグラス膜で拡散しても良い
し、イオン注入法等で拡散しても良い。

更に、第１図Ｊに示す如く、上下分離領域（６）の上拡
散層（２７）および第３の埋込み層（９）に対応するコ
レクタ導出領域（１３）を形成する。

本工程の拡散は、前記上下分離領域（６）の上拡散層（
２７）と上拡散層（２５）が到達し、且つ第３の埋込み
層（９）にはコレクタ導出領域（１３）が到達するよう
に、処理される。そのため前記ベース領域（１４）も破
線の如く形成される。また上下分離領域（６）によって
、第１の島領域（７）と第２の島領域（８）が形成され
る。

最後に、第１回目に示す如く、第１の島領域（７）には
Ｐ型のベース領域（１１）が、第２の島領域（８）には
Ｐ型のエミッタ領域（１６）が形成される。

またこの後で、前記ベース領域（１１）にはＮ１型のエ
ミッタ領域（１２）が、前記第２の島領域（８）にはＮ
ゝ型のベースコンタクト領域（１５）が形成される。

以上の工程によって、第１の島領域（７）には縦型ＮＰ
Ｎトランジスタ〈１７）が、第２の島領域（８）には縦
型ＰＮＰ　トランジスタ（１８）が形成される。

（ト）発明の効果 以上の説明からも明らかな如く、先ず第１に、第２の埋
込み層（５）が決定できる低不純物濃度で、第１回目の
デポジットを行うので、第１の埋込み層（４）と第２の
埋込み層（５）のロゼツト発生が抑制でき、しかも次の
デポジットでは、第１の埋込み層（４）のみに行うので
、第１回目のデポジット濃度で足りない分を補うことに
なる。従って第２回目のデポジット濃度は低くて良く、
ここでもロゼツトの発生は抑制できる。そのためこの半
導体基板（２）上にエピタキシャル層（３）を積層して
も、層欠陥の発生が抑制できるので、第１の島領域（７
）と第２の島領域（８）に形成されるトランジスタ（１
７）　、　（１８）のリークを防止できる。

第２に、第２の埋込み層（５）が決定できる濃度よりも
低い濃度で第１回目のデポジットを行い、次に第２の埋
込み層（５）を決定できる低い濃度で第２回目のデポジ
ットをし、更に第１の埋込み層（４）を決定する濃度で
、第１の埋込み層（４）のみをデポジットするというよ
うな工程、つまり第１の埋込み層（４）と第２の埋込み
層（５）のデポジット回数を複数とし、しかも第１の埋
込み層（４）と第２の埋込み暦（５）のデポジット回数
を異ならしめることで、更にロゼツト発生を防止できる
。

第３に、前述した如く、第１の埋込み層（４）の不純物
濃度を高く設定できるので、第１の島領域（７）に形成
されるコレクタ抵抗はノドさくできる。

また第２の埋込み層（５）の不純物濃度は低く設定でき
るので、第２の埋込み層（５）のはい上がり量を小さく
できる。従ってこの第２の埋込み層（５）上の第３の埋
込み層（９）は、第２の埋込み層（５）のはい上がり量
が小さくできる分だけ、はい上がり量を大きくできるの
で、第２の島領域（８）に形成されるトランジスタ（１
８）のコレクタ抵抗も小さくできる。

第４に、グラス膜（２３）中の不要な不純物であるボロ
ンを外部へアウト・デフュージョンできるので、埋込み
層（４）　、　＜５＞の周りに発生するＰ−型の拡散層
（７０）を抑制でき、ＮＰＮトランジスタ（１７）のコ
レクタ抵抗は更に小きくなり、またＰＮＰトランジスタ
（１８〉ではＰ型の基板（２）とＰゝ型の第３の埋込み
層（９）の短絡を防止できる。

【図面の簡単な説明】

第１図Ａ乃至第１図には本発明の半導体集積回路の製造
方法を説明する断面図、第２図Ａ乃至第２図Ｅは従来の
半導体集積回路の製造方法を説明する断面図である。

Claims (4)

【特許請求の範囲】
1. （１）一導電型のシリコン半導体基板上にシリコン酸化
   膜を形成する第１の工程と、 前記シリコン酸化膜を蝕刻し、少なくとも第１の開口部
   と第２の開口部を形成する第２の工程と、 少なくとも前記第１の開口部と第２の開口部に逆導電型
   の第１の不純物を有し極微量の一導電型の第２の不純物
   を有したグラス膜を形成し、この不純物を前記半導体基
   板上にデポジットする第３の工程と、 前記第２の不純物をアウトデフュージョンする第４の工
   程と、 前記半導体基板上に形成されたグラス膜およびシリコン
   酸化膜を除去し、再度この半導体基板上にシリコン酸化
   膜を形成する第５の工程と、前記第１の開口部に対応す
   るシリコン酸化膜を除去する第６の工程と、 少なくとも前記第１の開口部に前記グラス膜を形成し、
   前記不純物をデポジットする第７の工程と、 前記グラス膜中の第２の不純物をアウトデ フュージョンする第８の工程とを少なくとも有すること
   を特徴とした半導体集積回路の製造方法。
2. （２）前記第２の不純物はボロンであり、前記アウトデ
   フュージョンは、還元性雰囲気内で行なわれる請求項第
   １項記載の半導体集積回路の製造方法。
3. （３）前記第１の開口部と第２の開口部に夫々異なる回
   数のデポジットをする請求項第２項記載の半導体集積回
   路の製造方法。
4. （４）前記第１の埋込み層と第２の埋込み層の周囲に形
   成される上下分離領域の下拡散層と、前記第２の埋込み
   層上に一導電型の第３の埋込み層とを形成する不純物を
   形成した後に、前記半導体基板上にエピタキシャル層を
   積層し、前記第１の埋込み層上には前記エピタキシャル
   層をコレクタとした縦型トランジスタを、前記第３の埋
   込み層上にはエピタキシャル層をベースとした縦型トラ
   ンジスタを形成する請求項第２項または第３項記載の半
   導体集積回路の製造方法。