JP2714055B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は縦型PNPトランジスタと通常の縦型NPNトラン
ジスタとを組み込んだ半導体集積回路の製造方法に関す
るものである。

（ロ）従来の技術 一般に縦型PNPトランジスタと縦型NPNトランジスタと
を組み込んだ技術としては、例えば特願昭61−60015号
がある。

これは先ず第３図Ａに示す如く、Ｐ型の半導体基板
（１）を用意し、この半導体基板（１）上に選択的にア
ンチモンをデポジットし、複数のＮ型の埋込み層（２）
を形成し、この埋込み層（２）を囲む前記半導体基板
（１）上および所定の前記埋込み層（２）上にボロンを
デポジットして、上下分離領域の下拡散層（３）および
縦型PNPトランジスタのコレクタ埋込み層（４）を形成
する。

次に、第３図Ｂに示す如く、前記半導体基板（１）全
面に、周知の気相成長法により、Ｎ型のエピタキシャル
層（５）を約７μｍの厚さに形成する。

次に、第３図Ｃに示す如く、前記エピタキシャル層
（５）表面のコレクタ埋込み層（４）に対応する領域
に、リンをイオン注入して縦型PNPトランジスタのベー
ス領域（６）を付着する。注入条件は、ドーズ量10¹²〜
10¹³cm^-2、加速電圧80〜100KeVである。

更に、第３図Ｄに示す如く、基板全体に約1000℃、２
時間の熱処理を施すことで、上下分離領域（７）の下拡
散層（３）と縦型PNPトランジスタのコレクタ埋込み層
（４）とをエピタキシャル層（５）の厚さの半分以上は
い上げ拡散し、同時に縦型PNPトランジスタのベース領
域（６）をドライブインする。

この後、エピタキシャル層（５）表面より上下分離領
域（７）の上拡散層（８）と、縦型PNPトランジスタの
コレクタ導出領域（９）を同時に選択拡散する。その結
果、上下分離領域（７）を連結し、第1,第２の島領域
（10），（11）を形成する。

最後に、第３図Ｅに示す如く、エピタキシャル層
（５）表面よりボロンを選択拡散し、第１の島領域（1
1）には通常のNPNトランジスタ（12）のベース領域（1
3）を形成し、第２の島領域（10）には縦型PNPトランジ
スタ（14）のエミッタ領域（15）を形成する。続いてリ
ンを選択拡散して第１の島領域（10）にはNPNトランジ
スタ（12）のエミッタ領域（16）とコレクタコンタクト
領域（17）を第２の島領域（11）には縦型PNPトランジ
スタ（14）のベースコンタクト領域（18）を形成する。

以上の工程により縦型PNPトランジスタ（14）と通常
のNPNトランジスタ（12）が形成される。

（ハ）発明が解決しようとする課題 前述した第３図Ａにおいて、アンチモンをデポジット
する工程は、一般にスピンオングラス膜を使う。このス
ピンオングラス膜を使った場合、半導体基板（１）の汚
れや半導体基板（１）等と反応し、ロゼットと称する層
欠陥を生じるため、この半導体基板（１）上にエピタキ
シャル層（５）を積層しても良好な特性を得られず、例
えば接合容量のリーク等の問題を発生する。

また縦型のPNPトランジスタ（14）と通常のNPNトラン
ジスタ（12）のＮ型の埋込み層（２）が同じ不純物濃度
であるため、通常のNPNトランジスタ（12）のコレクタ
抵抗を小さくするために高不純物濃度とすると、縦型PN
Pトランジスタ（14）に対応するＮ型の埋込み層（２）
も高不純物濃度となる。そのため、この埋込み層（２）
のはい上がりが大きいために、埋込み層（２）上のＰ型
のコレクタ埋込み層（４）のはい上がり量は小さくな
り、コレクタ抵抗が大きくなる問題を有していた。

従って従来において、NPNトランジスタのコレクタ抵
抗を小さくしようとして高濃度に不純物をデポジットす
ると、ロゼットが生じ、しかもPNPトランジスタのコレ
クタ抵抗が大きくなる問題点を有している。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、第２の埋込み層
（25）の不純物濃度で、第１の埋込み層（24）と第２の
埋込み層（25）を形成した後、再度第１の埋込み層（2
4）に不純物を拡散することで解決し、またこの工程に
よって作られた第１の埋込み層（24）と第２の埋込み層
（25）上に、エピタキシャル層を夫々コレクタ、ベース
とした縦型トランジスタを形成することで解決するもの
である。

（ホ）作 用 実験に依ればデポジットする濃度が高い程ロゼットの
発生率が高いことが判明した。そのため第２の埋込み層
（25）を決定できる不純物濃度で設定したグラス膜は、
不純物濃度が低いのでロゼットの発生を防止できる。

また第１の埋込み層（24）へ複数回に渡り不純物を拡
散することで、第１の埋込み層（24）の不純物濃度は高
く、第２の埋込み層（25）の不純物濃度は低く設定でき
る。

従って第２の埋込み層（25）上に形成される第３の埋
込み層（29）のはい上がり量を大きくとれ、夫々のトラ
ンジスタ（37），（38）のコレクタ抵抗を小さくでき
る。

（ヘ）実施例 まず本発明で構成される半導体集積回路（21）の構成
を説明する。この構成は第１図の如く、Ｐ型の半導体基
板（22）と、この半導体基板（22）上に積層されたＮ型
のエピタキシャル層（23）と、前記半導体基板（22）と
前記エピタキシャル層（23）との間に形成されるN⁺型の
第１の埋込み層（24）および第２の埋込み層（25）と、
前記第１の埋込み層（24）および第２の埋込み層（25）
の周囲に対応し、前記エピタキシャル層（23）表面より
前記半導体基板（22）に到達するP⁺型の上下分離領域
（26）によって形成される第１の島領域（27）および第
２の島領域（28）と、この第２の島領域（28）上に形成
されたP⁺型のコレクタ埋込み層となる第３の埋込み層
（29）と、前記第１の島領域（27）の前記エピタキシャ
ル層（23）表面より第１の埋込み層（24）に到達するN⁺
型のコレクタ導出領域（30）と、前記第１の島領域（2
7）内に形成されるＰ型のベース領域（31）およびＮ型
のエミッタ領域（32）と、前記第２の島領域（28）の前
記エピタキシャル層（23）表面より前記第３の埋込み層
（29）に到達するP⁺型のコレクタ導出領域（33）と、前
記コレクタ導出領域（33）で囲まれるＮ型のベース領域
（34）と、このベース領域（34）内に形成されるN⁺型の
ベースコンタクト領域（35）およびＰ型のエミッタ領域
（36）とにより構成される。

以上の構成により第１図の左側には通常のNPNトラン
ジスタ（３７）が、右型には縦型のPNPトランジスタ（3
8）が形成される。

次に本発明の半導体集積回路の製造方法を第２図Ａ乃
至第２図Ｈを参照しながら詳述する。

先ず第２図Ａに示す如く、Ｐ型の半導体基板（22）を
用意し、これを約1100℃のスチーム雰囲気でシリコン酸
化膜（39）を形成する。そして前記第１の埋込み層（2
4）と第２の埋込み層（25）に対応するシリコン酸化膜
（39）を、通常の蝕刻法で蝕刻し、第１の開口部（40）
と第２の開口部（41）を形成する。その後アンチモン
（Sb）入りのグラス膜をスピンコーターにより被覆し、
アンチモンを半導体基板（22）にデポジットする。

本工程においてアンチモンのデポジットされた濃度
は、前記第２の埋込み層（25）の濃度が決定される濃度
とする。後で説明を加えるが、第２の埋込み層（25）
は、縦型PNPトランジスタ（38）のコレクタ抵抗を小さ
くするために低濃度とするので、前記第１の埋込み層
（24）と第２の埋込み層（25）の表面はロゼットの発生
が少なくなっている。

次に、第２図Ｂに示す如く、前記グラス膜とシリコン
酸化膜（39）とを除去した後再度シリコン酸化膜（42）
を形成し、再度前記第１の埋込み層（24）に対応するシ
リコン酸化膜（42）を蝕刻し、半導体基板（22）を露出
させて、第１の開口部（40）を形成する。

次に、第２図Ｃに示す如く、第１の埋込み層（24）の
不純物濃度が決定できるように、所定の濃度のアンチモ
ン（Sb）を有するグラス膜を再度スピンコートし、前記
第１の開口部（40）の半導体基板（22）表面にアンチモ
ンをデポジットする。その後前記グラス膜を除去し、約
1250℃で熱処理をしアンチモンを再度拡散する。

ここでグラス膜の不純物濃度は、前述同様に低濃度で
あるのでロゼットの発生を抑制できる。

以上の工程は本発明の特徴となる点であり、第１の埋
込み層（24）は高濃度に、第２の埋込み層（25）は低濃
度に設定される。そのため後で形成されるコレクタ埋込
み層となる第２の埋込み層（25）上の第３の埋込み層
（29）のはい上がり量を大きくとれるので、縦型PNPト
ランジスタ（38）のコレクタ抵抗を小さくできる。しか
もロゼットの発生が抑制できるので、コレクタ−エミッ
タ間のリーク電流を減少し、良好な特性のトランジスタ
を形成できる。

尚、第２図B,第２図Ｃで形成された第１の埋込み層
（24）の不純物濃度が未だ低い時は、第２図B,第２図Ｃ
の工程を繰り返して実現しても良い。また第２の開口部
（25）を２回以上に分け、前述したデボジット濃度より
低濃度でデポジットすれば更にロゼットを減少できる。

この後、第２図Ｄの如く、前記第１の埋込み層（24）
と第２の埋込み層（25）の周囲に形成される上下分離領
域（26）に対応するシリコン酸化膜（42）と、前記第２
の埋込み層（25）の一部に対応するシリコン酸化膜（4
2）を除去する。そしてボロン（Ｂ）の含有されたグラ
ス膜をコートし、夫々の除去領域にボロンをデポジット
する。

次に、第２図Ｅに示す如く、前工程で形成されたグラ
ス膜およびシリコン酸化膜（42）を、半導体基板（22）
より除去し、この半導体基板（22）上にＮ型のエピタキ
シャル層（23）を形成する。そして第１乃至第３の埋込
み層（24），（25），（29）や下拡散層（43）を熱処理
によって更に拡散する。

従ってＰ型の半導体基板（22）とＮ型のエピタキシャ
ル層（23）との間には、第１の埋込み層（24）、第２の
埋込み層（25）、上下分離領域（26）の下拡散層（43）
および第２の埋込み層（25）上の第３の埋込み層（29）
が形成される。また第１の埋込み層（24）の不純物濃度
は、第２の埋込み層（25）の不純物濃度より高く設定さ
れているので、第１の埋込み層（24）の方がはい上がり
量が大きくなる。従ってコレクタ抵抗を小さくできる。
一方、第２の埋込み層（25）は第１の埋込み層（24）よ
りはい上がり量を小さくできるので、その分、第２の埋
込み層（25）上の第３の埋込み層（29）のはい上がり量
を大きくとれ、この領域（29）もコレクタ抵抗を小さく
できる。

次に、第２図Ｆの如く、前工程によって形成されたシ
リコン酸化膜（44）を選択的に除去し、第１の埋込み層
（24）上に形成されるN⁺型のコレクタ導出領域（30）に
対応する領域と第３の埋込み層（29）上に形成されるＮ
型のベース領域（34）に対応する領域のエピタキシャル
層（23）を露出させる。そしてコレクタ導出領域（30）
とベース領域（34）を拡散して形成する。ここで拡散法
としては、前述したグラス膜で拡散しても良いし、イオ
ン注入法等で拡散しても良い。

更に、第２図Ｇに示す如く、上下分離領域（26）の上
拡散層（45）および第３の埋込み層（29）に対応するコ
レクタ導出領域（33）を形成する。

本工程の拡散は、前記上下分離領域（26）の上拡散層
（45）と下拡散層（43）が到達し、且つ第３の埋込み層
（29）にはコレクタ導出領域（33）が到達するように、
処理される。そのため前記ベース領域（34）も破線の如
く形成される。また上下分離領域（26）によって、第１
の島領域（27）と第２の島領域（28）が形成される。

最後に、第２図Ｈに示す如く、第１の島領域（27）に
はＰ型のベース領域（31）が、第２の島領域（28）には
Ｐ型のエミッタ領域（36）が形成される。またこの後
で、前記ベース領域（31）にはN⁺型のエミッタ領域（3
2）が、前記第２の島領域（28）にはN⁺型のベースコン
タクト領域（35）が形成される。

以上の工程によって、第１の島領域（27）には縦型NP
Nトランジスタ（37）が、第２の島領域（28）には縦型P
NPトランジスタ（38）が形成される。

（ト）発明の効果 以上の説明からも明らかな如く、先ず第１に、第２の
埋込み層（25）が決定できる低不純物濃度で、第１回目
のデポジットを行うので、第１の埋込み層（24）と第２
の埋込み層（25）のロゼット発生が抑制でき、しかも次
のデポジットでは、第１の埋込み層（24）のみに行うの
で、第１回目のデポジット濃度で足りない分を補うこと
になる。従って第２回目のデポジット濃度は低くて良
く、ここでもロゼットの発生は抑制できる。そのためこ
の半導体基板（22）上にエピタキシャル層（23）を積層
しても、層欠陥の発生が抑制できるので、第１の島領域
（27）と第２の島領域（28）に形成されるトランジスタ
（37），（38）のリークを防止できる。

第２に、第２の埋込み層（25）が決定できる濃度より
も低い濃度で第１回目のデポジットを行い、次に第２の
埋込み層（25）を決定できる低い濃度で第２回目のデポ
ジットをし、更に第１の埋込み層（24）を決定する濃度
で、第１の埋込み層（24）のみをデポジットするという
ような工程、つまり第１の埋込み層（24）と第２の埋込
み層（25）のデポジット回数を複数とし、しかも第１の
埋込み層（24）と第２の埋込み層（25）のデポジット回
数を異ならしめることで、更にロゼット発生を防止でき
る。

第３に、前述した如く、第１の埋込み層（24）の不純
物濃度を高く設定できるので、第１の島領域（27）に形
成されるコレクタ抵抗は小さくできる。また第２の埋込
み層（25）の不純物濃度は低く設定できるので、第２の
埋込み層（25）のはい上がり量を小さくできる。従って
この第２の埋込み層（25）上の第３の埋込み層（29）
は、第２の埋込み層（25）のはい上がり量が小さくでき
る分だけ、はい上がり量を大きくできるので、第２の島
領域（28）に形成されるトランジスタ（38）のコレクタ
抵抗も小さくできる。

【図面の簡単な説明】

第１図は、本発明の半導体集積回路の製造方法によって
構成される半導体集積回路の断面図、第２図Ａ乃至第２
図Ｈは、本発明の半導体集積回路の製造方法を説明する
断面図、第３図Ａ乃至第３図Ｅは、従来の半導体集積回
路の製造方法を説明する断面図である。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】一導電型のシリコン半導体基板上にシリコ
   ン酸化膜を形成する第１の工程と、 前記シリコン酸化膜を蝕刻し、第１の開口部と第２の開
   口部を形成する第２の工程と、 少なくとも前記第１の開口部と第２の開口部に逆導電型
   の不純物を有したグラス膜を形成し、この不純物を前記
   半導体基板上にデポジットする第３の工程と、 前記半導体基板上に形成されたグラス膜およびシリコン
   酸化膜を除去し、再度この半導体基板上にシリコン酸化
   膜を形成する第４の工程と、 前記第１の開口部に対応する前工程によって形成された
   シリコン酸化膜を除去する第５の工程と、 少なくとも前記第１の開口部に逆導電型の不純物を有し
   たグラス膜を形成し、この不純物を前記第１の埋込み層
   上にデポジットする第６の工程とを少なくとも有するこ
   とを特徴とした半導体集積回路の製造方法。
2. 【請求項２】前記第１の開口部と第２の開口部に夫々異
   なる回数の不純物のデポジットをする請求項第１項記載
   の半導体集積回路の製造方法。
3. 【請求項３】前記第１の埋込み層と第２の埋込み層の周
   囲に形成される上下分離領域の下拡散層と、前記第２の
   埋込み層上に一導電型の第３の埋込み層を形成した後
   に、半導体基板上にエピタキシャル層を積層し、前記第
   １の埋込み層上にはエピタキシャル層をコレクタとした
   縦型トランジスタを形成し、前記第３の埋込み層上には
   エピタキシャル層をベースとした縦型トランジスタを形
   成する請求項第１項または第２項記載の半導体集積回路
   の製造方法。