JPS599967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS599967A JPS599967A JP11946482A JP11946482A JPS599967A JP S599967 A JPS599967 A JP S599967A JP 11946482 A JP11946482 A JP 11946482A JP 11946482 A JP11946482 A JP 11946482A JP S599967 A JPS599967 A JP S599967A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、低雑音特性で、かつ、ＩＣ化にも適したプレ
ナー型トランジスタを実現し得る半導体装置の製造方法
に関するものである。
ナー型トランジスタを実現し得る半導体装置の製造方法
に関するものである。
近年、電子装置の高性能化の要求から、これに使用する
半導体素子の低雑音が必要となっている。
半導体素子の低雑音が必要となっている。
プレナー型トランジスタの雑音には、ベース領域内シリ
ーズ抵抗による熱雑音、表面でのキャリアの発生あるい
は再結合により生じる１／ｆ雑音などがある。そして、
この１／ｆ雑音は、表面および接合面での結晶欠陥が大
きく関与していることが明確にされている。
ーズ抵抗による熱雑音、表面でのキャリアの発生あるい
は再結合により生じる１／ｆ雑音などがある。そして、
この１／ｆ雑音は、表面および接合面での結晶欠陥が大
きく関与していることが明確にされている。
したがって、トランジスタの雑音を低下させるだめには
、ベース領域内のシリーズ抵抗を減少させ、かつ、表面
および接合面での結晶欠陥を減少させることが必要とな
る。
、ベース領域内のシリーズ抵抗を減少させ、かつ、表面
および接合面での結晶欠陥を減少させることが必要とな
る。
ここで、簡単に、従来のＩ）ｎｐ）ランジスタについて
、その構造および問題点を説明しておく。
、その構造および問題点を説明しておく。
ＩＣで使われる、縦型ｐｎｐ ）ランジスタの構造断面
図を第１図に示す。第１図において、１はＰ型半導体基
板、２はＮ−埋込層、３はＰ 型埋込コレクタ領域、４
はｎ−型エピタキシャル層、５はＰ１埋込分離層、６は
戸型分離層、７は拡散によるＰ−型コレクタ領域、８は
拡散によるーτ−ス領域、９はエミッタ領域、１０ばｎ
’Ｗベースコンタクト領域、１１は保護被膜、１２は電
極である。
図を第１図に示す。第１図において、１はＰ型半導体基
板、２はＮ−埋込層、３はＰ 型埋込コレクタ領域、４
はｎ−型エピタキシャル層、５はＰ１埋込分離層、６は
戸型分離層、７は拡散によるＰ−型コレクタ領域、８は
拡散によるーτ−ス領域、９はエミッタ領域、１０ばｎ
’Ｗベースコンタクト領域、１１は保護被膜、１２は電
極である。
第１図の縦型ｐｎｐ ）ランジスタでは、通常、リンの
イオン注入法によりｎ型ベース領域８を形成する。この
とき、リンのイオン注入量は、１〜３×１０ 個／Ｃ７
４程度であるが、かかるイオン注入の工程を経たもので
は、アニール処理を行っても除去出来ない複合結晶欠陥
が多数残存する。またベース領域１８内のシリーズ抵抗
を下げるために、ベース領域全体の不純物濃度を上げる
と、エミッタ注入効率が悪くなりｈＦＥが低下する。
イオン注入法によりｎ型ベース領域８を形成する。この
とき、リンのイオン注入量は、１〜３×１０ 個／Ｃ７
４程度であるが、かかるイオン注入の工程を経たもので
は、アニール処理を行っても除去出来ない複合結晶欠陥
が多数残存する。またベース領域１８内のシリーズ抵抗
を下げるために、ベース領域全体の不純物濃度を上げる
と、エミッタ注入効率が悪くなりｈＦＥが低下する。
また、ｈＦＥの改善をはかったものとして、グラフトベ
ース構造と称するものがあるが、かかるグラフト・ベー
ス構造を採用した場合、従来法では、拡散工程が２回必
要となり、工程数が増加し、チップコストの高騰、特性
の・・ラツキが大きくなる等の問題を生じる。
ース構造と称するものがあるが、かかるグラフト・ベー
ス構造を採用した場合、従来法では、拡散工程が２回必
要となり、工程数が増加し、チップコストの高騰、特性
の・・ラツキが大きくなる等の問題を生じる。
本発明は、かかる問題点に鑑み、拡散工程を増やさずし
て、グラフト・ベーストランジスタと同様の構造を実現
し、かつエミッタ表面およびエミッタ・ベース接合面で
のイオン注入による結晶欠陥を生じないような半導体装
置の製造方法を提供せんとするものである。すなわち、
本発明の方法は、コレクタ領域上の第１の絶縁膜に、ベ
ース領域形成のだめの開口部を設けた後、この開口部上
に薄い第２の絶縁膜を形成し、ついで、エミッタを形成
する領域以外の前記第２の絶縁膜を所定のエミッタ形成
領域部を残し、他部は選択的に除去し、しかるのち、こ
の状態でｎ型不純物を基板の全面にイオン注入して拡散
処理することを特徴とするものである。
て、グラフト・ベーストランジスタと同様の構造を実現
し、かつエミッタ表面およびエミッタ・ベース接合面で
のイオン注入による結晶欠陥を生じないような半導体装
置の製造方法を提供せんとするものである。すなわち、
本発明の方法は、コレクタ領域上の第１の絶縁膜に、ベ
ース領域形成のだめの開口部を設けた後、この開口部上
に薄い第２の絶縁膜を形成し、ついで、エミッタを形成
する領域以外の前記第２の絶縁膜を所定のエミッタ形成
領域部を残し、他部は選択的に除去し、しかるのち、こ
の状態でｎ型不純物を基板の全面にイオン注入して拡散
処理することを特徴とするものである。
以下本発明の実施例について、図面を用いて詳述する。
第２図は、本発明により製作される縦型ｐｎｐ ）ラン
ジスタの断面図である。第２図において、第１図と同一
部分または相当部分には、同一符号を伺しており、１３
は拡散によるＮ４型ベース領域である。
ジスタの断面図である。第２図において、第１図と同一
部分または相当部分には、同一符号を伺しており、１３
は拡散によるＮ４型ベース領域である。
第３図は、本発明の一実施例の製造工程を説明するもの
で第２図の要部のみを示しているものである。捷ず、Ｐ
−型コレクタ領域γ上に、通常の熱酸化法によハ酸化膜
１１を形成した後、上記酸化膜１１を選択的にエッチ除
去し、ＰｎＰ ）ランジスタのベース領域となるべき部
分を開口する（第３図ａ）。次に、前記ベース領域とな
るべき開口部に薄い第２の絶縁膜１４を、例えば、熱酸
化法により、形成する。この熱酸化５１０２膜１４の膜
厚は、イオン注入による不純物の投影飛程の約８Ｑ％程
度に設定し、例えば、イオン注入不純物がリン、加速エ
ネルギーが１００ ＫｅＶの場合、同膜厚は１０００ス
が適当である。前記第２の絶縁膜１４を設けたことによ
り、イオン注入による結晶欠陥領域はこの第２の絶縁膜
１４下のシリコンバルク中に１−発生しなくなる。その
後、外部ベース領域上の酸化膜を選択的にエッチ除去す
る（第３図ｂ）。
で第２図の要部のみを示しているものである。捷ず、Ｐ
−型コレクタ領域γ上に、通常の熱酸化法によハ酸化膜
１１を形成した後、上記酸化膜１１を選択的にエッチ除
去し、ＰｎＰ ）ランジスタのベース領域となるべき部
分を開口する（第３図ａ）。次に、前記ベース領域とな
るべき開口部に薄い第２の絶縁膜１４を、例えば、熱酸
化法により、形成する。この熱酸化５１０２膜１４の膜
厚は、イオン注入による不純物の投影飛程の約８Ｑ％程
度に設定し、例えば、イオン注入不純物がリン、加速エ
ネルギーが１００ ＫｅＶの場合、同膜厚は１０００ス
が適当である。前記第２の絶縁膜１４を設けたことによ
り、イオン注入による結晶欠陥領域はこの第２の絶縁膜
１４下のシリコンバルク中に１−発生しなくなる。その
後、外部ベース領域上の酸化膜を選択的にエッチ除去す
る（第３図ｂ）。
なお、この第２の絶縁膜１４は、ＣｖＤにより形成され
る５１０２膜、窒化イｄ″素（ｓｉ−３Ｎ４）膜、多結
晶ンリコン膜を用いることもできる。
る５１０２膜、窒化イｄ″素（ｓｉ−３Ｎ４）膜、多結
晶ンリコン膜を用いることもできる。
次に、イオン注入法および拡散により、半導体基板にｎ
型活性ベース領域８と、に型外部ベース領域１３を形成
する。例えば、イオン注入条件は、不純物がリン、加速
エネルギー１００ＫｅＶ、不純物量２×１０１４個／ｃ
ｙｉｔである。また、拡散条件は、上記イオン注入条件
の場合、ｎ型、およびｎ″−型ベース領域の拡散深さは
、いずれも２．８μｍ、ｎ型活性ベース領域のシート抵
抗１４０Ω、ｎ十型外部ベース領域のシート抵抗１００
Ωである。その後、上記ｎ型活性ベース領域８上に、前
記拡散処理過程で形成された５１０２膜を、周知の写真
食刻技術によシ、エミッタ領域となるべき部分のみ開口
し、通常の拡散法、すなわち、ボロンを蒸着。
型活性ベース領域８と、に型外部ベース領域１３を形成
する。例えば、イオン注入条件は、不純物がリン、加速
エネルギー１００ＫｅＶ、不純物量２×１０１４個／ｃ
ｙｉｔである。また、拡散条件は、上記イオン注入条件
の場合、ｎ型、およびｎ″−型ベース領域の拡散深さは
、いずれも２．８μｍ、ｎ型活性ベース領域のシート抵
抗１４０Ω、ｎ十型外部ベース領域のシート抵抗１００
Ωである。その後、上記ｎ型活性ベース領域８上に、前
記拡散処理過程で形成された５１０２膜を、周知の写真
食刻技術によシ、エミッタ領域となるべき部分のみ開口
し、通常の拡散法、すなわち、ボロンを蒸着。
拡散処理の両過程により、エミッタ領域９を形成する。
エミッタ領域９の形成の目安は、例えば、拡散深さ１．
６μｍ 、シート抵抗１７Ωである。最後に、写真食刻
技術を用いて、表面の保護被膜にエミッタ、ベース、コ
レクタの各コンタクト部を開口し、周知の方法で電極１
２を形成する（第３図Ｃ）。第３Ｃ図におイテ、１２ａ
、１２ｂ。
６μｍ 、シート抵抗１７Ωである。最後に、写真食刻
技術を用いて、表面の保護被膜にエミッタ、ベース、コ
レクタの各コンタクト部を開口し、周知の方法で電極１
２を形成する（第３図Ｃ）。第３Ｃ図におイテ、１２ａ
、１２ｂ。
１２ｃはトランジスタのエミッタ電極、ベース電極およ
びコレクタ電極である。
びコレクタ電極である。
以上述べた、本発明の方法によれば、エミッタ表面およ
びエミッタ・ペース接合部での結晶欠陥がいちじるしく
低減し、したがって１ ／ ｆ雑音が減少する。捷だ、
熱雑音を低減させるためのベース抵抗の低減は、外部ヘ
ース領域１３の部分で十分に達せられ、エミッタ領域９
の直下は低不純物濃度の活性ベース領域８となるため、
実質的にグラフト・ヘース構造が実現される。
びエミッタ・ペース接合部での結晶欠陥がいちじるしく
低減し、したがって１ ／ ｆ雑音が減少する。捷だ、
熱雑音を低減させるためのベース抵抗の低減は、外部ヘ
ース領域１３の部分で十分に達せられ、エミッタ領域９
の直下は低不純物濃度の活性ベース領域８となるため、
実質的にグラフト・ヘース構造が実現される。
以上のように、本発明によれば、イオン注入法を用い、
簡単な］二程で低雑音特性を持った高性能ｌ・ランジス
タが形成され、ＩＣの高性能化の実現に大きく寄与する
ものである。
簡単な］二程で低雑音特性を持った高性能ｌ・ランジス
タが形成され、ＩＣの高性能化の実現に大きく寄与する
ものである。
第１図は、従来の縦型ｐｎｐ ）ランジスタの一例を示
す断面図、第２図は本発明の一実施例を示オ断＋（、−
ｉ ４□諾誓〜。 ｕ、＊。１゜−ア施例。 よる製造工程を示す断面図である。 １・・ ・Ｐ型半導体基板、４・・・・・・ｎ−型エピ
タキシャル層、３．了・・・・・コレクタ領域、８，１
０．１３代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第 １ 図 ２ 第２図 ２ ３１１ 第３図
す断面図、第２図は本発明の一実施例を示オ断＋（、−
ｉ ４□諾誓〜。 ｕ、＊。１゜−ア施例。 よる製造工程を示す断面図である。 １・・ ・Ｐ型半導体基板、４・・・・・・ｎ−型エピ
タキシャル層、３．了・・・・・コレクタ領域、８，１
０．１３代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第 １ 図 ２ 第２図 ２ ３１１ 第３図
Claims (2)
- （１）半導体基板の主表面に設けた、コレクタ領域上の
第１の絶縁膜に、ベース領域形成用の開口部を設ける工
程と、前記ベース領域形成用の開口部上に薄い第２の絶
縁膜を形成する工程と、前記第２絶縁膜に、所定のエミ
ッタ形成用部を残し、他部を選択的に除去した後、前記
ベース領域を形成するだめの不純物導入の拡散処理を行
なう工程とをそなえたことを特徴とする半導体装置の製
造方法。 - （２）第２の絶縁膜が、窒化硅素（”’３ Ｎ＜ ）
＋ 多結晶シリコン、熱酸化膜、ＣＶＤによ３酸化膜
等からなることを特徴とする特許請求の範囲第１項に記
載の半導体装置の製造方法８
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11946482A JPS599967A (ja) | 1982-07-08 | 1982-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11946482A JPS599967A (ja) | 1982-07-08 | 1982-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599967A true JPS599967A (ja) | 1984-01-19 |
Family
ID=14761985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11946482A Pending JPS599967A (ja) | 1982-07-08 | 1982-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599967A (ja) |
-
1982
- 1982-07-08 JP JP11946482A patent/JPS599967A/ja active Pending
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