JP2008506271A - Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 - Google Patents

Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 Download PDF

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Abstract

ＳＴＩプロセスを用いずに半導体デバイスを形成することができる。半導体基材上に絶縁層が形成される。この絶縁層の一部が除去されて、上記半導体基材が露出される（例えば、ベアシリコンが露出される）。例えばシリコンなどの半導体材料が、露出された上記半導体基材上に成長される。成長された上記半導体材料内に、トランジスタなどのデバイスを形成することができる。

Description

発明の詳細な説明
〔技術分野〕
本発明は、一般的には半導体デバイスに関する。本発明は特に、ＳＴＩ集積を行わない半導体成長プロセスを用いた能動領域の形成に関する。
〔背景〕
半導体集積回路は、基板などの半導体基材上に多くのデバイスが形成される。トランジスタなどのこれらのデバイスは、半導体基材の能動領域内に形成されている。能動領域は、一般的に絶縁領域によって互いに分離されている。例えば寸法が０．５μｍを超える半導体デバイスは、ＬＯＣＯＳとして知られているフィールド酸化膜分離（field oxide isolation）を一般的に用いる。例えば０．２５μｍ以下のより微細な集積回路は、一般的にはＳＴＩ（shallow trench isolation）を用いる。
図１ａ〜図１ｃは、能動領域２０をトレンチによって分離して形成するための一般的なプロセスを示している。図１ａに示されているように、半導体基板１０が形成される。一般的には窒化ケイ素と酸化層との組み合わせであるマスク層１２が、基板１０上に形成される。素子分離が形成される領域のマスク層１２内に、開口部１４が形成される。図示されていないが、（例えば９０ｎｍ以下のハードマスクを用いて）標準的なフォトレジストリソグラフィが行われる。
次に図１ｂを参照すると、マスクとしてマスク層１２を用いて、トレンチ１６がエッチングされる。トレンチ１６に隣接した半導体基板１０の部分２０が能動領域となる。トランジスタおよびその他のデバイスは、能動領域２０内に形成することができる。図１ｃに示されているように、能動領域内のデバイスを互いに分離するために、トレンチ１６内に絶縁材料が充填される。
トレンチ分離に関する問題の１つとして、トレンチの充填がある。このプロセスには高密プラズマ（high density plasma; HDP）が幅広く用いられている。最適化のための多くのプロセス条件が試みられてきたが、トレンチ最上部のＣＤ（クリティカルディメンション）の微細化に伴って、空隙が形成されるためＨＤＰ堆積が非常に困難になる。これらの問題は、より良質な素子分離を得るためにＣＤを９０ｎｍ以下にし、そしてＳＴＩ深度を大きくするにつれて深刻になるばかりである。典型的には、ＣＤ幅に対するＳＴＩ深度として規定されているアスペクト比（aspect ratio; AR）によって計測される。ＡＲが３を超えると酸化物の充填が困難になると一般的に考えられている。
これらの問題を回避するために、プロセス条件を変更し、堆積とエッチバックとを組み合わせることに主な焦点が絞られている。他のプロセスでは、その優れたリフロー特性のために低誘電体が用いられる。優れたリフロー特性によって優れた充填特性がもたらされると考えられている。しかし不運にも、低誘電体にはそれ自体の問題がある。
ＳＴＩは、マスク工程、ＲＩＥ、下地酸化膜、充填、ＣＭＰ、および多くの洗浄といった多数のプロセス工程が必要であるという別の問題がある。プロセス工程が多いほどコストがかさむ。従って、浅型トレンチ分離の問題を回避できる低費用のプロセスが必要となる。
〔本発明の概要〕
半導体成長プロセスを用いて能動領域を形成する本発明の好ましい形態によって、上記および上記以外の問題は解決または回避され、一般的に技術的優位性が得られる。
本発明の好ましい一形態によると、ＳＴＩプロセスを用いずに半導体デバイスが形成される。半導体基材上に絶縁層が形成される。この絶縁層の一部が除去されて、ベアシリコンなどの半導体基板が露出される。露出された半導体基材上において、シリコンなどの半導体材料がエピタキシャル成長される。トランジスタなどのデバイスは、成長した半導体材料内に形成することができる。
本発明の好ましい別の一形態によると、半導体デバイスは、半導体基板と、半導体材料から形成されて上記半導体基板上に配置された多数の能動領域と、を備えている。各能動領域は、能動領域の半導体材料が基板の半導体材料と接触する面において界面を有している。基板上には、能動領域と隣接して複数の素子分離領域が配置される。このため各能動領域は、素子分離領域によって互いに分離される。トランジスタまたはその他のデバイスは、能動領域内に形成することができる。
本発明の好ましい一形態は、ＳＴＩプロセスを排除することによって、多数の複雑性を回避できるという利点を有している。例えば、ブランケット層として絶縁層が形成されるため、トレンチ充填の問題は存在しない。さらに、サブリソグラフィ法を用いる必要がなく、あるいは新たな誘電体によってトレンチを充填する必要もない。これらの好ましい形態によるプロセスは簡素であり、現在用いられている素子分離法より工程数が少ない。
〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである：
図１ａ〜図１ｃは、従来のプロセスフローの断面図である。
図２ａ〜図２ｆは、好ましい実施形態のプロセスフローの断面図である。
図３は、別の構造を示す図である。
図４ａ〜図４ｂは、別の実施形態によるプロセス工程を示す図である。
〔実施形態の詳細な説明〕
好ましい実施形態の形成および実施について以下に詳述する。しかし本発明は、幅広い特定の状況において応用および実施可能な多くの概念を提供していることについて理解されたい。記載されている具体的な実施形態は、単に本発明の具体的な形成および実施方法を示したものであって、本発明の範囲を限定するものではない。
本発明は、具体的な状況における好ましい実施形態、すなわちＳＴＩ集積を行わない半導体成長プロセスを用いた能動領域の形成に関連して説明する。この好ましい実施形態では、本発明は、上部にシリコン層が成長され、かつデバイスを形成するための能動領域として機能するシリコン基板を備えている。本発明は、以下に説明するように、上記以外の材料および基板にも応用可能である。
図２ａ〜図２ｆは、典型的なプロセスフローの断面図を示している。この典型的なプロセスフローを用いて、本発明の好ましい実施形態による工程について説明する。まず図２ａを参照すると、半導体基材３０が形成される。この好ましい実施形態では、半導体基材は単結晶シリコン基板を有している。別の実施形態では、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素（およびその他）などの別の半導体を用いてもよい。さらに半導体基材３０は、バルク基板、基板上の層（例えば絶縁体の上にシリコンが形成された構造、またはエピタキシャル成長された層）、あるいは層内の領域（例えばウェルまたはタブ）であってよい。
半導体基材３０上に絶縁層３２が形成される。この好ましい実施形態では、酸化物層が堆積される。例えば高密プラズマ堆積、化学気相堆積、テトラエチルオキシラン（tetraethyloxysilane; TEOS）の分解、またはこれら以外のプロセスによって、二酸化ケイ素を堆積することができる。熱成長させた酸化物も可能である。この酸化物は、例えばホロリンケイ酸ガラス（borophosphosilicate glass; BPSG）、ホロケイ酸ガラス(boron silicate glass; BSG）、リンケイ酸ガラス（phosphosilicate glass; PSG）、またはフッ化ケイ酸ガラス（fluorinated silicate glass; FSG）などのドープ材料であってよい。酸化物以外の材料を用いることもできる。絶縁層３２は、例えば窒化物、酸窒化物、または高誘電率材料（例えばＴａ２Ｏ５、ＨｆＯ２、またはＨｆＳｉＯＮ）であってよい。高誘電率材料の誘電率は、約５より高いことが好ましい（真空の誘電率は１である）。図中には一層のみが示されているが、複数層の誘電体構造も同様に用いることができることについて理解されたい。
次に図２ｂを参照すると、フォトレジスト層３４が堆積されて、標準的なフォトリソグラフィ法によってパターン形成される。用いるレジストは、ポジレジストまたはネガレジストのいずれであってもよい。マスク３４は、絶縁領域３６となる絶縁層３２の一部を覆うようにパターン形成される。図２ｃは、エッチングが行われて、フォトレジスト３４が除去された後の構造を示している。この段階において、基板３０からベアシリコンが露出されることが好ましい。絶縁層３２は、反応性イオンエッチングプロセスによってエッチングされることが好ましい。露出された部分３８は、図２４に示されているように、能動領域を成長させるための種層として機能する。
次に図２ｄを参照すると、半導体基材３０の露出部分３８上にシリコン層４０が成長されて、絶縁領域３６間のトレンチが完全に充填される。この好ましい実施形態では、エピタキシャル成長法が用いられる。
上記の好ましい実施形態では、シリコン基材３０上にシリコン層４０が成長される。この場合、基材３０の半導体材料は、成長された層４０の半導体材料と同一である。しかし別の実施形態ではこの限りではない。例えば、歪み半導体層を形成するために、シリコンゲルマニウム基材３０（例えばシリコンゲルマニウム基板、または基板上のシリコンゲルマニウム層）上にシリコンの層を成長させることができる。上記以外の実施例では、材料の別の組み合わせも可能である。
上記の好ましい実施形態では、形成される絶縁層３２は、厚みが約１００ｎｍ〜５００ｎｍの間、好ましくは約３００ｎｍである。別の実施形態では、厚みは上記より大きくてもよく（例えば最大で約２０００ｎｍ）、あるいは上記より小さくてもよい（例えば最小で約１０ｎｍ）。シリコン層４０は、上記と同じ厚みまで成長されることが好ましい。やや好ましい一実施形態では、シリコン４０を絶縁体３６より高く成長させ、さらに絶縁体を堆積させて（図示せず）、絶縁体３６上の領域を充填するようにしてもよい。
次に図２ｅを参照すると、絶縁領域３６の最上面とほぼ平面をなすように、シリコン層４０の最上面が平坦化される。絶縁領域３６間に残留したシリコン層４０の部分４２を能動領域として用いることができる。能動領域４２と絶縁領域３６とが同一平面上にあることが好ましいが、これは必要ではない。上記平坦化工程は、化学的機械的研磨（CMP）によって行われることが好ましい。あるいは、例えばエッチバックなどの別の平坦化技術を用いてもよい。別の実施形態では、能動領域４２上に熱酸化物（図示せず）を成長させて、そしてこの熱酸化物を除去して新たなシリコン表面を得るようにしてもよい。
図３に示されている別の実施形態では、シリコン層４０は、絶縁体３６の厚みより小さい厚みまで成長される。このプロセスは、図２ｅに示されている平坦化工程を省略するために行うことができる。高さの差は、構造の形状を完全に覆うために後に行われる絶縁体堆積プロセスの機能によって制限される。図３は、能動領域４２の最上面が絶縁領域３６の最上面と平面をなしていない状態の一例を示している。段差は、例えば標準的なＳＴＩプロセス後に得られる段差と同程度であってよい。
図２ｅの構造と図１ｃの構造とを比較すると、本発明による能動領域４２は、従来技術による能動領域２０と同一の方法によって用いられていることが分かる。図２ｅの実施形態は、図１ｃの構造とは異なり、半導体基材３０と能動領域４２との間に界面４４を有している。上質の膜４０が成長され、これによって上記界面が最小になる（例えば、成長された膜４０と基板３０とが１つの層のように見える）ことが好ましい。このように基板３０と能動領域４２との界面４４が、例えばＴＥＭまたはＳＥＭ顕微鏡写真を用いた場合などにおいて、断面図において検出不可能であることが好ましい。しかし当然ながら、基板３０および能動領域４２が異なる材料から形成されている場合は、界面４４は検出可能である。
しかし半導体基材３０と絶縁領域３６との界面は、図１ｃのＳＴＩ絶縁体１８と基板２０との界面と比較すると非常に滑らかである。従来技術ではトレンチ１６がエッチングされるため、滑らかな界面を得ることができない。一方、図２に示されている実施形態では、トレンチが基板内にエッチングされることがないため、滑らかな界面を得ることができる。
図２ｆは、デバイス４６を示している。図２ｆでは、デバイス４６は、能動領域４２内に形成されたＭＯＳトランジスタである。典型的な一実施形態では、１つのチップ上に多数（例えば数千または数百万）のトランジスタが形成される。ＣＭＯＳデバイスの場合では、能動領域４２のいくつかはｎ型不純物によってドープされ、その他の能動領域４２はｐ型不純物によってドープされる。当技術分野においては周知であるように、ｎチャネルトランジスタはｐドープ能動領域内に形成され、ｐチャネルトランジスタはｎドープ能動領域内に形成される。別の一実施形態では、例えばバイポーラトランジスタ、キャパシタ、および抵抗などの別のタイプのデバイスは、能動領域４２上に形成される。
上述したように、図２ｆに示されているデバイス４６はＭＯＳトランジスタである。当技術分野においては公知であるように、ＭＯＳトランジスタ４６は、能動領域４２の半導体材料内に配置されたソース領域４８およびドレイン領域５０、ならびに能動領域４２の半導体材料上に配置されたゲート電極５２を備えている。上記トランジスタは、公知のプロセス工程によって形成可能である。例えば埋め込みゲートを有する上記以外のＭＯＳトランジスタを用いてもよい。
上記実施例によって示されているように、選択的シリコンエピタキシーを用いて能動領域を形成する本発明の形態は、ＳＴＩ形成に関連した問題の解決に役立つ。この実施例では、能動領域のためのシリコンが基板から直接成長するため、トレンチを充填する必要がない。この実施形態では、全プロセス工程数を５０パーセント削減することができる。
図４ａおよび図４ｂは、絶縁層３２の形成前に半導体基材３０内に浅い凹み４８が形成される、別の実施形態を示している。図４ａは、凹み４８を有する半導体基材を示し、図４ｂは、絶縁層３２がエッチングされた後（すなわち、図２ｃに示されているプロセス段階と同じ段階）の構造を示している。この別の実施形態は、凹み４８を形成するための追加的なマスク工程およびエッチング工程が必要であるため、他の実施形態ほどは好ましくない。
本発明について実施形態を参照しながら説明してきたが、この説明は限定的な意味を形成するものではない。本発明のこれらの実施形態、およびその他の実施形態に様々な変更を加え、そして様々に組み合わせることができることは、上記説明を参照することによって当業者には明らかとなるであろう。従って特許請求の範囲は、このようなあらゆる実施形態の変更をも包含している。
従来のプロセスフローの断面図である。 従来のプロセスフローの断面図である。 従来のプロセスフローの断面図である。 好ましい実施形態のプロセスフローの断面図である。 好ましい実施形態のプロセスフローの断面図である。 好ましい実施形態のプロセスフローの断面図である。 好ましい実施形態のプロセスフローの断面図である。 好ましい実施形態のプロセスフローの断面図である。 好ましい実施形態のプロセスフローの断面図である。 別の構造を示す図である。 別の実施形態によるプロセス工程を示す図である。 別の実施形態によるプロセス工程を示す図である。

Claims (28)

  1. 半導体デバイスを形成する方法であって、
    半導体基材を準備する工程と、
    上記半導体基材上に絶縁層を形成する工程と、
    上記半導体基材を露出させるために上記絶縁層の一部を除去する工程と、
    露出された上記半導体基材上に半導体材料を成長させる工程と、
    成長させた上記半導体材料内にデバイスを形成する工程と、を含む方法。
  2. 半導体基材を準備する上記工程には、ベアシリコン基板を準備する工程が含まれる、請求項１に記載の方法。
  3. 絶縁層を形成する上記工程には、酸化物層を形成する工程が含まれる、請求項１に記載の方法。
  4. 上記絶縁層が高誘電率層を有している、請求項１に記載の方法。
  5. 上記半導体基材が、上記半導体材料と同一の材料である、請求項１に記載の方法。
  6. 上記絶縁層の一部を除去する上記工程が、上記絶縁層内に複数のトレンチをエッチングする工程を含み、
    半導体材料を成長させる上記工程が、上記トレンチを完全に充填する工程を含んでいる、請求項１に記載の方法。
  7. 充填した上記トレンチの最上面を平坦化する工程をさらに含んでいる、請求項６に記載の方法。
  8. 上記絶縁層上にフォトレジストを堆積する工程と、
    マスクを用いて上記フォトレジストをパターン形成する工程と、をさらに含み、
    上記絶縁層の一部を除去する上記工程が、上記フォトレジストをマスクとして用いて上記絶縁層をエッチングする工程を含んでいる、請求項１に記載の方法。
  9. 半導体材料を成長させる工程には、選択的エピタキシャルプロセスを行う工程が含まれている、請求項１に記載の方法。
  10. デバイスを形成する上記工程には、トランジスタを形成する工程が含まれている、請求項１に記載の方法。
  11. デバイスを形成する上記工程には、ＭＯＳトランジスタを形成する工程が含まれている、請求項１０に記載の方法。
  12. ＳＴＩプロセスを用いることなく半導体デバイスを形成するための形成方法であって、
    シリコン基材の最上面上に絶縁層を形成する工程と、
    上記シリコン基材の一部を露出するために、上記半導体基材へと伸びる複数のトレンチを上記絶縁層内にエッチングする工程と、
    上記トレンチを充填するためにシリコンをエピタキシャル成長させる工程と、
    充填した上記トレンチの最上面を平坦化する工程と、を含んでいる方法。
  13. シリコンが充填された上記トレンチの１つにトランジスタデバイスを形成する工程をさらに含んでいる、請求項１２に記載の方法。
  14. 絶縁層を形成する上記工程には、酸化物層を形成する工程が含まれている、請求項１２に記載の方法。
  15. 絶縁層を形成する上記工程には、高密プラズマプロセスを用いて酸化物を堆積する工程が含まれている、請求項１４に記載の方法。
  16. 絶縁層を形成する上記工程には、ＴＥＯＳ前駆ガスを用いて酸化物を堆積する工程が含まれている、請求項１４に記載の方法。
  17. 絶縁層を形成する上記工程には、窒化物層を形成する工程が含まれている、請求項１４に記載の方法。
  18. 半導体デバイスであって、
    半導体基板と、
    上記半導体基板上に配置されている、半導体材料から形成された複数の能動領域と、
    上記半導体基板上に配置されている複数の絶縁領域と、
    複数のトランジスタとを備えており、
    各々の上記能動領域は、上記基板において、能動領域の半導体材料を上記基板の半導体材料と接触させたインターフェイスを有しており、
    １つの上記絶縁領域によって上記能動領域同士が分離されるように、各々の上記絶縁領域は、上記基板上において上記能動領域と隣接して配置されており、
    各々の上記トランジスタは、能動領域の上記半導体材料内に配置された２つのドープ領域、及び上記能動領域の上記半導体材料上に配置された電極を少なくとも有している、半導体デバイス。
  19. 上記能動領域が厚さを有し、上記分離領域が厚さを有し、
    上記能動領域の上記厚さが、上記分離領域の上記厚さとほぼ等しい、請求項１８に記載のデバイス。
  20. 上記分離領域の上記厚さ、及び上記能動領域の上記厚さが、１００ｎｍ〜５００ｎｍの間である、請求項１９に記載のデバイス。
  21. 各上記トランジスタが、上記能動領域の上記半導体材料内に配置されたソース領域およびドレイン領域と、上記能動領域の上記半導体材料上に配置されたゲート電極と、を有したＭＯＳトランジスタを有している、請求項１８に記載のデバイス。
  22. 上記能動領域のいくつかはｎ型不純物によってドープされ、その他の上記能動領域はｐ型不純物によってドープされ、かつ、
    上記複数のトランジスタがＣＭＯＳトランジスタを含んでいる、請求項２１に記載のデバイス。
  23. 上記トランジスタがバイポーラトランジスタを含んでいる、請求項１８に記載のデバイス。
  24. 上記基板と上記能動領域との上記界面が断面図において検出不可能である、請求項１８に記載のデバイス。
  25. 上記分離領域が酸化物領域を有している、請求項１８に記載のデバイス。
  26. 上記分離領域が窒化物領域を有している、請求項１８に記載のデバイス。
  27. 上記分離領域が高誘電体領域を有している、請求項１８に記載のデバイス。
  28. 上記能動領域の上記半導体材料が、上記半導体基板の上記半導体材料と同一材料である、請求項１８に記載のデバイス。
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