JPS6060734A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6060734A JPS6060734A JP16965583A JP16965583A JPS6060734A JP S6060734 A JPS6060734 A JP S6060734A JP 16965583 A JP16965583 A JP 16965583A JP 16965583 A JP16965583 A JP 16965583A JP S6060734 A JPS6060734 A JP S6060734A
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- insulating film
- epitaxial
- silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路における素子間分離の方法、
詳しくは高集積化に有効な半導体活性領域ならびに素子
間分離領域の形成方法に関する。
詳しくは高集積化に有効な半導体活性領域ならびに素子
間分離領域の形成方法に関する。
従来例の構成とその問題点
従来、シリコン基板上に酸化膜を形成し、この酸化膜を
パターンユング後、その開孔部シリコン基板上に、選択
的にエピタキシャル層を形成して、素子間分離を行う方
式が広く用いられている。従来の例を、第１図ａ −ｄ
の工程順断面図により以下説明を行う。
パターンユング後、その開孔部シリコン基板上に、選択
的にエピタキシャル層を形成して、素子間分離を行う方
式が広く用いられている。従来の例を、第１図ａ −ｄ
の工程順断面図により以下説明を行う。
まず、第１図８に示すように、シリコン基板１上に熱酸
化により酸化膜２を形成し、その後、感光性膜３を用い
分離パターンを形成する。続いて上記パターンより、酸
化膜２をエツチングし、開孔部４を形成する。つぎに、
感光性膜３を除去し、第１図ｂＫ示すように、窒化シリ
コン膜５を全面に形成する。その後異方性ドライエツチ
ング法により、上記窒化シリコン膜５をエツチングし、
第１図Ｃに示すように、酸化膜２の側面にのみ、上記窒
化シリコン膜６′を残す。最後に、シリコンの選択エピ
タキシャル成長法により、上記酸化膜２の厚さとエピタ
キシャル層６の厚さが等しくなるまで結晶成長を行えば
、第１図ｄに示すように、素子形成用活性領域７および
素子分離絶縁領域８が形成される。
化により酸化膜２を形成し、その後、感光性膜３を用い
分離パターンを形成する。続いて上記パターンより、酸
化膜２をエツチングし、開孔部４を形成する。つぎに、
感光性膜３を除去し、第１図ｂＫ示すように、窒化シリ
コン膜５を全面に形成する。その後異方性ドライエツチ
ング法により、上記窒化シリコン膜５をエツチングし、
第１図Ｃに示すように、酸化膜２の側面にのみ、上記窒
化シリコン膜６′を残す。最後に、シリコンの選択エピ
タキシャル成長法により、上記酸化膜２の厚さとエピタ
キシャル層６の厚さが等しくなるまで結晶成長を行えば
、第１図ｄに示すように、素子形成用活性領域７および
素子分離絶縁領域８が形成される。
しかしながら、上記方法により、素子間分離を行った場
合、つぎのような問題点がある。
合、つぎのような問題点がある。
まず、第１図ｄに示すように、選択成長したエピタキシ
ャル層８の側面は、窒化シリコン膜５′と接している。
ャル層８の側面は、窒化シリコン膜５′と接している。
そのため、この界面での結晶性が悪く、デバイスを形成
した場合、リーク発生の原因となる可能性が非常に高い
。
した場合、リーク発生の原因となる可能性が非常に高い
。
１だ、第１図Ｃに示すように、パターンニングした酸化
膜２の側面に、窒化シリコン膜６′を形成するため、素
子形成用活性領域７の幅が、窒化シリコン膜６′の膜厚
の２倍分だけ狭くなり、高集積化に対して、不利となる
。
膜２の側面に、窒化シリコン膜６′を形成するため、素
子形成用活性領域７の幅が、窒化シリコン膜６′の膜厚
の２倍分だけ狭くなり、高集積化に対して、不利となる
。
発明の目的
本発明は、上記問題点を解決するもので、素子形成領域
を誘電体によって完全に分離する半導体装１行の製造方
法を提供するも−のである。
を誘電体によって完全に分離する半導体装１行の製造方
法を提供するも−のである。
発明の構成
本発明は、シリコン基板上に成長させたＭＣｌ０・Ａｔ
２０３エピタキシヤル絶縁膜に、もしくは窪み部を形成
し、上記溝もしくは窪み部に、シリコンをエピタキシャ
ル成長させて素子形成用活性領域を形成するものである
。これにより、おのおのの素子形成用活性領域は、周囲
をすべて、ＭｑＯ・Ａｔ２０３エピタキシヤル絶縁膜で
囲まれ、完全圧分離されているため、デバイスを形成し
た場合、寄生容量が少なく、高速動作デバイスとして非
常に有利である。
２０３エピタキシヤル絶縁膜に、もしくは窪み部を形成
し、上記溝もしくは窪み部に、シリコンをエピタキシャ
ル成長させて素子形成用活性領域を形成するものである
。これにより、おのおのの素子形成用活性領域は、周囲
をすべて、ＭｑＯ・Ａｔ２０３エピタキシヤル絶縁膜で
囲まれ、完全圧分離されているため、デバイスを形成し
た場合、寄生容量が少なく、高速動作デバイスとして非
常に有利である。
実施例の説明
以下本発明の実施例を用いて、本発明を具体的に詳述す
る。第２図ａ −ｄは、本発明を用いて、素子間分離を
行った実施例の工程順断面図である。
る。第２図ａ −ｄは、本発明を用いて、素子間分離を
行った実施例の工程順断面図である。
まず、第２図ａに示すように、（１００）のシリコン基
板１上に、厚さ３／−１１の（１０ｏ）のＭｑＯ・Ａｔ
２０３エピタキシヤル絶縁膜９を成長させる。
板１上に、厚さ３／−１１の（１０ｏ）のＭｑＯ・Ａｔ
２０３エピタキシヤル絶縁膜９を成長させる。
なお、ＭｑＯ−Ａｔ２Ｑ３エピタキシヤル絶縁膜９の成
長は、気相エピタキシャル法によす行ない、反応ガスに
は、ＡｔＣ１３（気体）＋ＭｇＣｚ２［体）、Ｃ０２（
気体）、Ｈ２（気体）を用い、シリコンの基板温度が９
５０〜１０００℃の条件で行った。成長したＭｑＯ・Ａ
ｔ２０３エピタキシヤル絶縁膜９は、Ｘ線により測定し
た格子定数が、ｏ、ａｏＢ−０、７９０℃ｍであり、Ｍ
ｇｏとＡｔ２０３のＸ線マイクロアナライザーにより測
定した組成比は約０．７であ−だ。寸だ、絶縁耐圧およ
び、比誘電率はそれぞれ、４−６Ｘ１０’Ｖ／ｚ、７．
５−８．０ であった。つきに、上記ＭｑＯ−Ａｔ２０
３エピタキシャル絶縁膜９上にＣＶＤ法により、厚さ５
０００人の酸化膜１０を形成し、感光性膜３により分離
パターンを形成後、−に記パターンを用い、第２図すに
示すように、酸化膜１ｏおよびＭｑＯ−Ａｔ２０３エピ
タキシヤル絶縁膜９をスパッタエツチングにより、連続
してエツチングを行い、溝１１を形成する。ＭｑＯ−Ａ
ｔ２０３エピタキシヤル絶縁膜９は２μｍエツチングす
る。その後、感光性膜３を除去する。
長は、気相エピタキシャル法によす行ない、反応ガスに
は、ＡｔＣ１３（気体）＋ＭｇＣｚ２［体）、Ｃ０２（
気体）、Ｈ２（気体）を用い、シリコンの基板温度が９
５０〜１０００℃の条件で行った。成長したＭｑＯ・Ａ
ｔ２０３エピタキシヤル絶縁膜９は、Ｘ線により測定し
た格子定数が、ｏ、ａｏＢ−０、７９０℃ｍであり、Ｍ
ｇｏとＡｔ２０３のＸ線マイクロアナライザーにより測
定した組成比は約０．７であ−だ。寸だ、絶縁耐圧およ
び、比誘電率はそれぞれ、４−６Ｘ１０’Ｖ／ｚ、７．
５−８．０ であった。つきに、上記ＭｑＯ−Ａｔ２０
３エピタキシャル絶縁膜９上にＣＶＤ法により、厚さ５
０００人の酸化膜１０を形成し、感光性膜３により分離
パターンを形成後、−に記パターンを用い、第２図すに
示すように、酸化膜１ｏおよびＭｑＯ−Ａｔ２０３エピ
タキシヤル絶縁膜９をスパッタエツチングにより、連続
してエツチングを行い、溝１１を形成する。ＭｑＯ−Ａ
ｔ２０３エピタキシヤル絶縁膜９は２μｍエツチングす
る。その後、感光性膜３を除去する。
つぎに、第２図Ｃに示すように、Ｍｇｏ・Ａｔ２ｏ３エ
ピタキシヤル絶縁膜９に形成した溝１１に、シリコンの
エピタキシャル層６を選択的に成長させる。エピタキシ
ャル層６は１Ｍｑ○・Ａｔ２ｏ３エピタキシヤル絶縁膜
９と同じ高さになるまで成長させる。
ピタキシヤル絶縁膜９に形成した溝１１に、シリコンの
エピタキシャル層６を選択的に成長させる。エピタキシ
ャル層６は１Ｍｑ○・Ａｔ２ｏ３エピタキシヤル絶縁膜
９と同じ高さになるまで成長させる。
最後に、ＭｑＯ・Ａｔ２ｏ３エピタキシヤル絶縁膜９上
の酸化膜１ｏを除去し、第２図ｄに示すように、素子形
成用活性領域７および素子分離領域８を形成する。
の酸化膜１ｏを除去し、第２図ｄに示すように、素子形
成用活性領域７および素子分離領域８を形成する。
なお、溝１１の形状は、比較的短小な形状の窪み部であ
−でもよい。
−でもよい。
発明の効果
本発明によれば、素子形成領域が、ＭｑＱ−Ａ１２０３
エピタキシヤル絶縁膜に形成した溝もしくげ窪み部に形
成されるだめ、おのおのの素子形成用活性領域は、完全
に誘電体で分離されている。そのため、寄生容量が少な
く、高速動作デバイスの形成に有利である。
エピタキシヤル絶縁膜に形成した溝もしくげ窪み部に形
成されるだめ、おのおのの素子形成用活性領域は、完全
に誘電体で分離されている。そのため、寄生容量が少な
く、高速動作デバイスの形成に有利である。
また、単結晶のＭｑＯ・Ａｔ２０３エピタキシヤル絶縁
膜に形成した溝もしくは、窪み部にシリコンのエピタキ
シャル層を形成するだめ、素子形成領域と素子分離領域
との境界部の結晶性が良好である。
膜に形成した溝もしくは、窪み部にシリコンのエピタキ
シャル層を形成するだめ、素子形成領域と素子分離領域
との境界部の結晶性が良好である。
さらに、素子形成用活性領域を、感光性膜によるパター
ンに忠実に形成できるため、微細化、高集積化を必要と
する超ＬＳＩのプロセスへの適用に、極めて有効である
。
ンに忠実に形成できるため、微細化、高集積化を必要と
する超ＬＳＩのプロセスへの適用に、極めて有効である
。
第１図ａ ＝ ｄは従来の方法を示す工程順断面図、第
２図ａ −ｄは、本発明の詳細な説明するだめの製造工
程を示す工程順断面図である。 １ シリコン基板、３・・・ 感光性膜、６・・・・シ
リコンエピタキシャル層、７・・・ 素子形成領域、８
・・素子分離領域、９−・ＭｑＯ，Ａｔ２０３エピタ
キシヤル絶縁膜、１０ ・酸化膜、１１ ・・溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
２図ａ −ｄは、本発明の詳細な説明するだめの製造工
程を示す工程順断面図である。 １ シリコン基板、３・・・ 感光性膜、６・・・・シ
リコンエピタキシャル層、７・・・ 素子形成領域、８
・・素子分離領域、９−・ＭｑＯ，Ａｔ２０３エピタ
キシヤル絶縁膜、１０ ・酸化膜、１１ ・・溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- シリコン基板上に、ＭｑＯ−Ａｔ２ｏ３層を形成する工
程と、上記Ｍｑｏ−Ａｔ２０３層に、溝もしくは窪み部
を形成する工程と前記溝もしくは窪み部に、シリコンの
活性領域を形成する工程とをそなえた半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16965583A JPS6060734A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16965583A JPS6060734A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6060734A true JPS6060734A (ja) | 1985-04-08 |
Family
ID=15890487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16965583A Pending JPS6060734A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060734A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0712154A2 (de) * | 1994-11-11 | 1996-05-15 | TEMIC TELEFUNKEN microelectronic GmbH | Verfahren zum Herstellen integrierter Schaltungen mit passiven Bauelementen hoher Güte |
| KR100328265B1 (ko) * | 1999-06-02 | 2002-03-16 | 황인길 | 반도체 소자 분리를 위한 트렌치 제조 방법 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| JP2008506271A (ja) * | 2004-07-15 | 2008-02-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| KR20230008193A (ko) * | 2020-05-07 | 2023-01-13 | 메르크 파텐트 게엠베하 | 폴리카보실라잔, 및 이를 포함하는 조성물 및 이를 사용하는 규소-함유 막의 제조방법 |
-
1983
- 1983-09-14 JP JP16965583A patent/JPS6060734A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0712154A2 (de) * | 1994-11-11 | 1996-05-15 | TEMIC TELEFUNKEN microelectronic GmbH | Verfahren zum Herstellen integrierter Schaltungen mit passiven Bauelementen hoher Güte |
| EP0712154A3 (de) * | 1994-11-11 | 1997-03-26 | Telefunken Microelectron | Verfahren zum Herstellen integrierter Schaltungen mit passiven Bauelementen hoher Güte |
| US5712184A (en) * | 1994-11-11 | 1998-01-27 | Temic Telefunken Microelectronic Gmbh | Method for manufacturing integrated circuits complete with high Q passive devices |
| KR100328265B1 (ko) * | 1999-06-02 | 2002-03-16 | 황인길 | 반도체 소자 분리를 위한 트렌치 제조 방법 |
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2008506271A (ja) * | 2004-07-15 | 2008-02-28 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｓｔｉ集積を行わない半導体成長プロセスを用いた能動領域の形成 |
| US7985642B2 (en) | 2004-07-15 | 2011-07-26 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US8173502B2 (en) | 2004-07-15 | 2012-05-08 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| US9607986B2 (en) | 2005-12-23 | 2017-03-28 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| KR20230008193A (ko) * | 2020-05-07 | 2023-01-13 | 메르크 파텐트 게엠베하 | 폴리카보실라잔, 및 이를 포함하는 조성물 및 이를 사용하는 규소-함유 막의 제조방법 |
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