JPH10144784A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10144784A JPH10144784A JP29835396A JP29835396A JPH10144784A JP H10144784 A JPH10144784 A JP H10144784A JP 29835396 A JP29835396 A JP 29835396A JP 29835396 A JP29835396 A JP 29835396A JP H10144784 A JPH10144784 A JP H10144784A
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Abstract
(57)【要約】
【課題】 トレンチ絶縁分離の形成においてシリコン基
板に溝を形成した後多結晶シリコンを成長しその多結晶
シリコンを酸化することにより絶縁領域を小さくし、高
集積化を可能にする。 【解決手段】 Ｓｉ基板１に、ＳｉＯ2 膜２を形成し、
その上にＳｉ3 Ｎ4 膜３を成長させ、フォトレジスト４
でパターニングする。次にＳｉ3 Ｎ4 膜３およびＳｉＯ
2 膜２をＣＦ４等によりドライエッチングで選択的に除
去し、さらにＳＦ６等によりＳｉ基板１に溝を形成す
る。そのあとフォトレジスト４を除去する。次に減圧Ｃ
ＶＤ法により溝に多結晶シリコン５を３０〜５０ｎｍ成
長し、そのあと多結晶シリコン５を酸化する。その後溝
にＢＰＳＧ膜６をＣＶＤ法により２μｍ堆積し、ＣＦ４
等によりドライエッチングでエッチバックし、平坦化し
て絶縁分離を形成する。
板に溝を形成した後多結晶シリコンを成長しその多結晶
シリコンを酸化することにより絶縁領域を小さくし、高
集積化を可能にする。 【解決手段】 Ｓｉ基板１に、ＳｉＯ2 膜２を形成し、
その上にＳｉ3 Ｎ4 膜３を成長させ、フォトレジスト４
でパターニングする。次にＳｉ3 Ｎ4 膜３およびＳｉＯ
2 膜２をＣＦ４等によりドライエッチングで選択的に除
去し、さらにＳＦ６等によりＳｉ基板１に溝を形成す
る。そのあとフォトレジスト４を除去する。次に減圧Ｃ
ＶＤ法により溝に多結晶シリコン５を３０〜５０ｎｍ成
長し、そのあと多結晶シリコン５を酸化する。その後溝
にＢＰＳＧ膜６をＣＶＤ法により２μｍ堆積し、ＣＦ４
等によりドライエッチングでエッチバックし、平坦化し
て絶縁分離を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特に詳しくは、絶縁分離を形
成する半導体装置及びその製造方法に関する。
体装置の製造方法に関し、特に詳しくは、絶縁分離を形
成する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、一導電型
半導体基板に絶縁分離部を形成する際、一導電型半導体
基板に溝部を形成した後、酸化して絶縁分離を形成する
方法が一般的であった。係る従来の半導体装置の製造方
法の一例を第３図（Ａ）〜（Ｅ）を用いて説明する。
半導体基板に絶縁分離部を形成する際、一導電型半導体
基板に溝部を形成した後、酸化して絶縁分離を形成する
方法が一般的であった。係る従来の半導体装置の製造方
法の一例を第３図（Ａ）〜（Ｅ）を用いて説明する。
【０００３】第３図（Ａ）に示すように、例えばＰ型シ
リコンＳｉ基板１に、９００℃の熱酸化により３０〜５
０ｎｍの二酸化シリコン膜２（以後ＳｉＯ2 膜と省略）
を形成し、その上にシリコン窒化膜３（以後Ｓｉ3 Ｎ4
膜と省略）を減圧ＣＶＤ法により１００〜２００ｎｍ成
長し、フォトレジスト４でパターニングする。次に第３
図（Ｂ）に示すように、Ｓｉ3 Ｎ4 膜３およびＳｉＯ2
膜２をＣＦ４等によりドライエッチングで選択的に除去
し、さらにＳＦ６等によりドライエッチングでＰ型Ｓｉ
基板１に溝部２０を形成する。
リコンＳｉ基板１に、９００℃の熱酸化により３０〜５
０ｎｍの二酸化シリコン膜２（以後ＳｉＯ2 膜と省略）
を形成し、その上にシリコン窒化膜３（以後Ｓｉ3 Ｎ4
膜と省略）を減圧ＣＶＤ法により１００〜２００ｎｍ成
長し、フォトレジスト４でパターニングする。次に第３
図（Ｂ）に示すように、Ｓｉ3 Ｎ4 膜３およびＳｉＯ2
膜２をＣＦ４等によりドライエッチングで選択的に除去
し、さらにＳＦ６等によりドライエッチングでＰ型Ｓｉ
基板１に溝部２０を形成する。
【０００４】その後フォトレジスト４を除去する。次に
第３図（Ｃ）に示すように９００℃の熱酸化により溝の
Ｐ型Ｓｉ基板１を酸化し、１００ｎｍのＳｉＯ2 膜８を
形成する。次に第３図（Ｄ）に示すように溝にＢＰＳＧ
膜６をＣＶＤ法により２μｍ堆積し、第３図（Ｅ）に示
すようにＣＦ４等によりドライエッチングでエッチバッ
クし平坦化してトレンチ型の絶縁分離２２を形成する。
第３図（Ｃ）に示すように９００℃の熱酸化により溝の
Ｐ型Ｓｉ基板１を酸化し、１００ｎｍのＳｉＯ2 膜８を
形成する。次に第３図（Ｄ）に示すように溝にＢＰＳＧ
膜６をＣＶＤ法により２μｍ堆積し、第３図（Ｅ）に示
すようにＣＦ４等によりドライエッチングでエッチバッ
クし平坦化してトレンチ型の絶縁分離２２を形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、Ｓｉ基板１に溝２０を形成した
後、Ｓｉ基板を酸化するため素子形成領域の面積が小さ
くなり高集積化できないという欠点がある。つまり、従
来の半導体装置の製造方法に於いては、図３の（Ｃ）に
示す様に、所定の絶縁膜２又は３を有する半導体基板１
に、所定の溝部２０を形成した後、当該溝部２０の内表
面に酸化シリコン（ＳｉＯ2 ）膜８を形成するものであ
るが、係る酸化膜の形成工程中に、半導体基板１のシリ
コン層に酸化層が拡大し、その結果、半導体基板１のシ
リコン層そのものが削られ、その結果当該半導体装置に
於ける半導体素子を搭載する部分の面積が縮小し、従っ
て高密度化、高集積化が妨げられるという問題が存在し
た。
装置の製造方法では、Ｓｉ基板１に溝２０を形成した
後、Ｓｉ基板を酸化するため素子形成領域の面積が小さ
くなり高集積化できないという欠点がある。つまり、従
来の半導体装置の製造方法に於いては、図３の（Ｃ）に
示す様に、所定の絶縁膜２又は３を有する半導体基板１
に、所定の溝部２０を形成した後、当該溝部２０の内表
面に酸化シリコン（ＳｉＯ2 ）膜８を形成するものであ
るが、係る酸化膜の形成工程中に、半導体基板１のシリ
コン層に酸化層が拡大し、その結果、半導体基板１のシ
リコン層そのものが削られ、その結果当該半導体装置に
於ける半導体素子を搭載する部分の面積が縮小し、従っ
て高密度化、高集積化が妨げられるという問題が存在し
た。
【０００６】本発明の目的は、上記した従来技術の欠点
を改良し、Ｓｉ基板に溝を形成した後、絶縁膜層を形成
するに際して、絶縁領域を小さくする事によって、高集
積化を達成する事の出来る半導体装置及び半導体装置の
製造方法を提供するものである。
を改良し、Ｓｉ基板に溝を形成した後、絶縁膜層を形成
するに際して、絶縁領域を小さくする事によって、高集
積化を達成する事の出来る半導体装置及び半導体装置の
製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、半導体基板上に少なくとも一種の絶縁膜を堆積する
工程、フォトレジストにてパターニングし、その後、選
択的に当該絶縁膜を除去する工程と当該半導体基板をエ
ッチングし、所定の溝部を形成する工程と、さらに当該
フォトレジスト除去後、シリコン層を該溝部を含めて当
該半導体基板上に堆積させる工程、当該シリコン層を酸
化する工程及び当該溝部に絶縁物を埋設して絶縁分離を
形成する工程とを含む半導体装置の製造方法であり、又
第２の態様としては、半導体基板及び該半導体基板の主
表面に積層されている第１の絶縁膜とから構成された半
導体装置であって、当該半導体装置は、その所定の位置
に、当該半導体装置の主表面から内部に向けて所定の大
きさに形成された溝部が構成されており、当該半導体装
置の主表面及び当該溝部の内部表面に沿って連続的に形
成された第２の絶縁膜層が配置されると共に少なくとも
当該溝部内には、第３の絶縁材が挿入されている半導体
装置である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、半導体基板上に少なくとも一種の絶縁膜を堆積する
工程、フォトレジストにてパターニングし、その後、選
択的に当該絶縁膜を除去する工程と当該半導体基板をエ
ッチングし、所定の溝部を形成する工程と、さらに当該
フォトレジスト除去後、シリコン層を該溝部を含めて当
該半導体基板上に堆積させる工程、当該シリコン層を酸
化する工程及び当該溝部に絶縁物を埋設して絶縁分離を
形成する工程とを含む半導体装置の製造方法であり、又
第２の態様としては、半導体基板及び該半導体基板の主
表面に積層されている第１の絶縁膜とから構成された半
導体装置であって、当該半導体装置は、その所定の位置
に、当該半導体装置の主表面から内部に向けて所定の大
きさに形成された溝部が構成されており、当該半導体装
置の主表面及び当該溝部の内部表面に沿って連続的に形
成された第２の絶縁膜層が配置されると共に少なくとも
当該溝部内には、第３の絶縁材が挿入されている半導体
装置である。
【０００８】
【発明の実施の形態】即ち、本発明の半導体装置及びそ
の製造方法は上述した技術構成を採用しているので、Ｓ
ｉ基板に溝を形成した後、適宜のシリコン層を成長させ
た後、該シリコン層を酸化すると言う工程を有するもの
である。従って、本発明に於ける半導体装置の製造方法
のより一般的な具体例としては、例えば、一導電型半導
体基板上に第１の絶縁膜を有し、該第１の絶縁膜上に第
２の絶縁膜を堆積したあとフォトレジストにてパターニ
ング後、選択的に、前記第１および第２の絶縁膜を除去
する工程と前記一導電型半導体基板をエッチングし、溝
を形成する工程とさらに前記フォトレジスト除去後、多
結晶シリコンを堆積し、該多結晶シリコンを酸化し、そ
のあと溝に絶縁物を埋設して、絶縁分離を形成する工程
とを含む半導体装置の製造方法である。
の製造方法は上述した技術構成を採用しているので、Ｓ
ｉ基板に溝を形成した後、適宜のシリコン層を成長させ
た後、該シリコン層を酸化すると言う工程を有するもの
である。従って、本発明に於ける半導体装置の製造方法
のより一般的な具体例としては、例えば、一導電型半導
体基板上に第１の絶縁膜を有し、該第１の絶縁膜上に第
２の絶縁膜を堆積したあとフォトレジストにてパターニ
ング後、選択的に、前記第１および第２の絶縁膜を除去
する工程と前記一導電型半導体基板をエッチングし、溝
を形成する工程とさらに前記フォトレジスト除去後、多
結晶シリコンを堆積し、該多結晶シリコンを酸化し、そ
のあと溝に絶縁物を埋設して、絶縁分離を形成する工程
とを含む半導体装置の製造方法である。
【０００９】
【実施例】以下に、本発明に係る半導体装置の製造方法
及び半導体装置の具体例を図面を参照しながら詳細に説
明する。即ち、図１は、本発明に係る半導体装置の製造
方法の一具体例の構成を説明する図であって、図中、半
導体基板１上に少なくとも一種の絶縁膜２又は３を堆積
する工程、フォトレジスト４にてパターニングし、その
後、選択的に当該絶縁膜２又は３を除去する工程と当該
半導体基板１をエッチングし、所定の溝部２０を形成す
る工程と、さらに当該フォトレジスト４除去後、シリコ
ン層５を該溝部２０を含めて当該半導体基板上に堆積さ
せる工程、当該シリコン層５を酸化する工程及び当該溝
部２０に絶縁物６を埋設して絶縁分離を形成する工程と
を含む半導体装置の製造方法が示されている。
及び半導体装置の具体例を図面を参照しながら詳細に説
明する。即ち、図１は、本発明に係る半導体装置の製造
方法の一具体例の構成を説明する図であって、図中、半
導体基板１上に少なくとも一種の絶縁膜２又は３を堆積
する工程、フォトレジスト４にてパターニングし、その
後、選択的に当該絶縁膜２又は３を除去する工程と当該
半導体基板１をエッチングし、所定の溝部２０を形成す
る工程と、さらに当該フォトレジスト４除去後、シリコ
ン層５を該溝部２０を含めて当該半導体基板上に堆積さ
せる工程、当該シリコン層５を酸化する工程及び当該溝
部２０に絶縁物６を埋設して絶縁分離を形成する工程と
を含む半導体装置の製造方法が示されている。
【００１０】本発明に於ける特徴的事項は、従来の半導
体装置の製造方法に於ける様に、当該溝部２０を形成し
た後、絶縁膜を形成するに際して、酸化工程を同時に行
って酸化シリコン膜（ＳｉＯ2 ）８を形成するのではな
く、適宜のシリコン層５を先に形成しておき、その後当
該シリコン層５を酸化処理して酸化シリコン膜（ＳｉＯ
2 ）からなる絶縁膜８を形成する様にしたものである。
体装置の製造方法に於ける様に、当該溝部２０を形成し
た後、絶縁膜を形成するに際して、酸化工程を同時に行
って酸化シリコン膜（ＳｉＯ2 ）８を形成するのではな
く、適宜のシリコン層５を先に形成しておき、その後当
該シリコン層５を酸化処理して酸化シリコン膜（ＳｉＯ
2 ）からなる絶縁膜８を形成する様にしたものである。
【００１１】その為、本発明に於いて使用される当該シ
リコン層５は、例えば単結晶シリコン、アモルファスシ
リコン及び多結晶シリコンの内から選択された一つのシ
リコンを使用する事が出来、又係るシリコン層５を該溝
部２０を含めた当該半導体基板上に堆積させる方法とし
ては、例えば、エピタキシャル成長法、ＣＶＤ法等が有
効である。
リコン層５は、例えば単結晶シリコン、アモルファスシ
リコン及び多結晶シリコンの内から選択された一つのシ
リコンを使用する事が出来、又係るシリコン層５を該溝
部２０を含めた当該半導体基板上に堆積させる方法とし
ては、例えば、エピタキシャル成長法、ＣＶＤ法等が有
効である。
【００１２】次に本発明に係る半導体装置の製造方法の
一具体例を図１（Ａ）〜（Ｅ）を用いて説明するより詳
細に説明するならば、図１（Ａ）に示すようにＰ型Ｓｉ
基板１に、９００℃の熱酸化により３０〜５０ｎｍのＳ
ｉＯ2 膜２を形成し、その上にＳｉ3 Ｎ4 膜３を減圧Ｃ
ＶＤ法により１００〜２００ｎｍ成長し、フォトレジス
ト４でパターニングする。
一具体例を図１（Ａ）〜（Ｅ）を用いて説明するより詳
細に説明するならば、図１（Ａ）に示すようにＰ型Ｓｉ
基板１に、９００℃の熱酸化により３０〜５０ｎｍのＳ
ｉＯ2 膜２を形成し、その上にＳｉ3 Ｎ4 膜３を減圧Ｃ
ＶＤ法により１００〜２００ｎｍ成長し、フォトレジス
ト４でパターニングする。
【００１３】次に図１（Ｂ）に示すようにＳｉ3 Ｎ4 膜
３およびＳｉＯ2 膜２をＣＦ４等によりドライエッチン
グで選択的に除去し、さらにＳＦ６等によりドライエッ
チングでＰ型Ｓｉ基板１に溝２０を形成する。そのあと
フォトレジスト４を除去する。次に図１（Ｃ）に示すよ
うに、減圧ＣＶＤ法により溝２０の内表面及び前記Ｓｉ
3 Ｎ4 膜３の上に、多結晶Ｓｉ5 を３０〜５０ｎｍ成長
し、そのあと、該多結晶Ｓｉ5 を９００℃の熱酸化によ
り酸化する。
３およびＳｉＯ2 膜２をＣＦ４等によりドライエッチン
グで選択的に除去し、さらにＳＦ６等によりドライエッ
チングでＰ型Ｓｉ基板１に溝２０を形成する。そのあと
フォトレジスト４を除去する。次に図１（Ｃ）に示すよ
うに、減圧ＣＶＤ法により溝２０の内表面及び前記Ｓｉ
3 Ｎ4 膜３の上に、多結晶Ｓｉ5 を３０〜５０ｎｍ成長
し、そのあと、該多結晶Ｓｉ5 を９００℃の熱酸化によ
り酸化する。
【００１４】その後、図１（Ｄ）に示すように溝２０に
ＢＰＳＧ膜６をＣＶＤ法により２μｍ堆積し、図１
（Ｅ）に示すように、ＣＦ４等によりドライエッチング
でエッチバックし、平坦化して絶縁分離を形成する。こ
こで公開昭６２−１９３１６７において溝にＣＶＤ酸化
膜をデポジットする方法が記載されているが絶縁膜とし
てはＣＶＤ酸化膜は膜質の緻密さが悪く、絶縁特性が悪
くなる欠点がある。
ＢＰＳＧ膜６をＣＶＤ法により２μｍ堆積し、図１
（Ｅ）に示すように、ＣＦ４等によりドライエッチング
でエッチバックし、平坦化して絶縁分離を形成する。こ
こで公開昭６２−１９３１６７において溝にＣＶＤ酸化
膜をデポジットする方法が記載されているが絶縁膜とし
てはＣＶＤ酸化膜は膜質の緻密さが悪く、絶縁特性が悪
くなる欠点がある。
【００１５】又、熱酸化の際に基板側に於いて消費され
るＳｉは出来上がりの酸化膜の厚さの約半分弱のため、
本発明に係る半導体装置の製造方法に於いては、当該消
費されるＳｉが減ることから、従来のＳｉ基板で形成さ
れた酸化膜の厚み分だけ、絶縁分離幅を小さくすること
ができる。次に本発明の他の具体例について説明する。
図２（Ａ）に示すようにＰ型半導体基板１に、９００℃
の熱酸化により３０〜５０ｎｍのＳｉＯ2 膜２を形成
し、その上にＳｉ3 Ｎ4 膜３を減圧ＣＶＤ法により１０
０〜２００ｎｍ成長し、フォトレジスト４でパターニン
グする。
るＳｉは出来上がりの酸化膜の厚さの約半分弱のため、
本発明に係る半導体装置の製造方法に於いては、当該消
費されるＳｉが減ることから、従来のＳｉ基板で形成さ
れた酸化膜の厚み分だけ、絶縁分離幅を小さくすること
ができる。次に本発明の他の具体例について説明する。
図２（Ａ）に示すようにＰ型半導体基板１に、９００℃
の熱酸化により３０〜５０ｎｍのＳｉＯ2 膜２を形成
し、その上にＳｉ3 Ｎ4 膜３を減圧ＣＶＤ法により１０
０〜２００ｎｍ成長し、フォトレジスト４でパターニン
グする。
【００１６】次に図２（Ｂ）に示すようにＳｉ3 Ｎ4 膜
３およびＳｉＯ2 膜２をＣＦ４等によりドライエッチン
グで除去し、さらにＳＦ６等によりドライエッチングで
シリコンに溝部２０を形成する。そのあとフォトレジス
ト４を除去する。次に図２（Ｃ）に示すように溝部２０
に単結晶Ｓｉを５０ｎｍエピタキシャル成長し、そのあ
とその単結晶Ｓｉの一部を９００℃の熱酸化により酸化
する。
３およびＳｉＯ2 膜２をＣＦ４等によりドライエッチン
グで除去し、さらにＳＦ６等によりドライエッチングで
シリコンに溝部２０を形成する。そのあとフォトレジス
ト４を除去する。次に図２（Ｃ）に示すように溝部２０
に単結晶Ｓｉを５０ｎｍエピタキシャル成長し、そのあ
とその単結晶Ｓｉの一部を９００℃の熱酸化により酸化
する。
【００１７】そのあと図２（Ｄ）に示すように溝部２０
にＢＰＳＧ膜６をＣＶＤ法により２μｍ堆堆積し、図２
（Ｅ）に示すように、ＣＦ４等によりドライエッチング
でエッチバックし平坦化して絶縁分離を形成する。ここ
で単結晶Ｓｉにかえて、アモルファスＳｉを使用して、
これを成長と熱処理により単結晶化させても同様の効果
を有することは言うまでもない。
にＢＰＳＧ膜６をＣＶＤ法により２μｍ堆堆積し、図２
（Ｅ）に示すように、ＣＦ４等によりドライエッチング
でエッチバックし平坦化して絶縁分離を形成する。ここ
で単結晶Ｓｉにかえて、アモルファスＳｉを使用して、
これを成長と熱処理により単結晶化させても同様の効果
を有することは言うまでもない。
【００１８】本具体例では単結晶Ｓｉの一部を酸化すれ
ばよいのでさらに絶縁分離幅を小さくすることができ
る。本発明に係る半導体装置の製造方法により製造され
る半導体装置の構成は、例えば、半導体基板１及び該半
導体基板１の主表面Ｏに積層されている第１の絶縁膜Ｐ
とから構成された半導体装置１０であって、当該半導体
装置１０は、その所定の位置に、当該半導体装置の主表
面、詳細には上記第１の絶縁膜Ｐの表面からから内部に
向けて所定の大きさに形成された溝部２０が構成されて
おり、当該半導体装置１０の主表面、詳細には上記第１
の絶縁膜Ｐの表面及び当該溝部２０の内部表面に沿って
連続的に形成された第２の絶縁膜層８が配置されると共
に少なくとも当該溝部２０内には、第３の絶縁材６が挿
入されている半導体装置１０である。
ばよいのでさらに絶縁分離幅を小さくすることができ
る。本発明に係る半導体装置の製造方法により製造され
る半導体装置の構成は、例えば、半導体基板１及び該半
導体基板１の主表面Ｏに積層されている第１の絶縁膜Ｐ
とから構成された半導体装置１０であって、当該半導体
装置１０は、その所定の位置に、当該半導体装置の主表
面、詳細には上記第１の絶縁膜Ｐの表面からから内部に
向けて所定の大きさに形成された溝部２０が構成されて
おり、当該半導体装置１０の主表面、詳細には上記第１
の絶縁膜Ｐの表面及び当該溝部２０の内部表面に沿って
連続的に形成された第２の絶縁膜層８が配置されると共
に少なくとも当該溝部２０内には、第３の絶縁材６が挿
入されている半導体装置１０である。
【００１９】尚、上記した具体例に於いては、第１の絶
縁膜ＰとしてＳｉ3 Ｎ4 膜３およびＳｉＯ2 膜２を２層
に積層する例を説明したが、本発明に於いては、係る具
体例に特定されるものではなく、上記Ｓｉ3 Ｎ4 膜３お
よびＳｉＯ2 膜２の何れかを使用する場合も含まれるも
のである事は言うまでもない。
縁膜ＰとしてＳｉ3 Ｎ4 膜３およびＳｉＯ2 膜２を２層
に積層する例を説明したが、本発明に於いては、係る具
体例に特定されるものではなく、上記Ｓｉ3 Ｎ4 膜３お
よびＳｉＯ2 膜２の何れかを使用する場合も含まれるも
のである事は言うまでもない。
【図１】図１（Ａ）〜（Ｅ）は、本発明に係る半導体装
置の製造方法の一具体例に於ける工程を順次に説明する
断面図である。
置の製造方法の一具体例に於ける工程を順次に説明する
断面図である。
【図２】図２（Ａ）〜（Ｅ）は、本発明に係る半導体装
置の製造方法の他の具体例に於ける工程を順次に説明す
る断面図である。
置の製造方法の他の具体例に於ける工程を順次に説明す
る断面図である。
【図３】図３（Ａ）〜（Ｅ）は、従来に於ける半導体装
置の製造方法の一例に於ける工程を順次に説明する断面
図である。
置の製造方法の一例に於ける工程を順次に説明する断面
図である。
１…（Ｐ型）Ｓｉ基板 ２…Ｓｉ3 Ｏ2 膜 ３…Ｓｉ3 Ｎ4 膜 ４…フォトレジスト ５…シリコン層 ６…ＢＰＳＧ膜 ７…単結晶Ｓｉ ８…ＳｉＯ2 膜 １０…半導体装置 ２０…溝部
Claims (4)
- 【請求項１】 半導体基板上に少なくとも一種の絶縁膜
を堆積する工程、フォトレジストにてパターニングし、
その後、選択的に当該絶縁膜を除去する工程と当該半導
体基板をエッチングし、所定の溝部を形成する工程と、
さらに当該フォトレジスト除去後、シリコン層を該溝部
を含めて当該半導体基板上に堆積させる工程、当該シリ
コン層を酸化する工程及び当該溝部に絶縁物を埋設して
絶縁分離を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】 当該シリコン層は、単結晶シリコン、ア
モルファスシリコン及び多結晶シリコンの内から選択さ
れた一つのシリコンで形成されている事を特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 当該シリコン層を該溝部を含めた当該半
導体基板上に堆積させる工程は、エピタキシャル成長法
かＣＶＤ法の内から選択された一つの方法により実行さ
れるものである事を特徴とする請求項１又は２記載の半
導体装置の製造方法。 - 【請求項４】 半導体基板及び該半導体基板の主表面に
積層されている第１の絶縁膜とから構成された半導体装
置であって、当該半導体装置は、その所定の位置に、当
該半導体装置の主表面から内部に向けて所定の大きさに
形成された溝部が構成されており、当該半導体装置の主
表面及び当該溝部の内部表面に沿って連続的に形成され
た第２の絶縁膜層が配置されると共に少なくとも当該溝
部内には、第３の絶縁材が挿入されている事を特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29835396A JPH10144784A (ja) | 1996-11-11 | 1996-11-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29835396A JPH10144784A (ja) | 1996-11-11 | 1996-11-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144784A true JPH10144784A (ja) | 1998-05-29 |
Family
ID=17858593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29835396A Pending JPH10144784A (ja) | 1996-11-11 | 1996-11-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144784A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010001205A (ko) * | 1999-06-02 | 2001-01-05 | 황인길 | 얕은 트렌치 형성을 위한 실리콘웨이퍼 식각 방법 |
| WO2001020649A1 (de) * | 1999-09-15 | 2001-03-22 | Infineon Technologies Ag | Reduzierung der kopplung zwischen halbleitersubstrat und darauf integrierter spule |
| JP2007067401A (ja) * | 2005-08-26 | 2007-03-15 | Magnachip Semiconductor Ltd | イメージセンサ及びその製造方法 |
| US8815628B2 (en) | 2005-09-14 | 2014-08-26 | Intellectual Ventures Ii Llc | Complementary metal oxide semiconductor image sensor and method for fabricating the same |
| CN104934299A (zh) * | 2014-03-19 | 2015-09-23 | 东京毅力科创株式会社 | 氧化硅膜的形成方法和氧化硅膜的形成装置 |
-
1996
- 1996-11-11 JP JP29835396A patent/JPH10144784A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010001205A (ko) * | 1999-06-02 | 2001-01-05 | 황인길 | 얕은 트렌치 형성을 위한 실리콘웨이퍼 식각 방법 |
| WO2001020649A1 (de) * | 1999-09-15 | 2001-03-22 | Infineon Technologies Ag | Reduzierung der kopplung zwischen halbleitersubstrat und darauf integrierter spule |
| JP2007067401A (ja) * | 2005-08-26 | 2007-03-15 | Magnachip Semiconductor Ltd | イメージセンサ及びその製造方法 |
| US8476685B2 (en) | 2005-08-26 | 2013-07-02 | Intellectual Ventures Ii Llc | Image sensor and method for fabricating the same |
| US8815628B2 (en) | 2005-09-14 | 2014-08-26 | Intellectual Ventures Ii Llc | Complementary metal oxide semiconductor image sensor and method for fabricating the same |
| CN104934299A (zh) * | 2014-03-19 | 2015-09-23 | 东京毅力科创株式会社 | 氧化硅膜的形成方法和氧化硅膜的形成装置 |
| JP2015179729A (ja) * | 2014-03-19 | 2015-10-08 | 東京エレクトロン株式会社 | シリコン酸化膜の形成方法およびその形成装置 |
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