JP2002057331A

JP2002057331A - 半導体装置及びその製造方法

Info

Publication number: JP2002057331A
Application number: JP2000244384A
Authority: JP
Inventors: Takayuki Yamada; 隆順山田; Susumu Moriwaki; 將森脇; Michinari Yamanaka; 通成山中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-08-11
Filing date: 2000-08-11
Publication date: 2002-02-22

Abstract

(57)【要約】【課題】ＭＯＳ型トランジスタの活性領域となる半導
体層における素子分離絶縁膜の近傍部分にファセットが
形成されないようにして、ゲート絶縁膜の信頼性劣化を
防止できるようする。【解決手段】シリコン基板１００上に、逆テーパ形状
の素子分離絶縁膜１０５Ａを形成した後、シリコン基板
１００における素子分離絶縁膜１０５Ａにより囲まれた
領域の上に第１のシリコン層１０８及び第２のシリコン
層１０９を、各シリコン層における素子分離絶縁膜１０
５Ａの近傍部分の表面の結晶方位がシリコン基板１００
の表面の結晶方位と一致するように選択エピタキシャル
成長により順次形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、選択エピタキシャ
ル成長により形成され且つＭＯＳ型トランジスタの活性
領域となる半導体層を備えた半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】半導体装置の高集積度化及び低電圧化を
実現するため、ＭＯＳ型トランジスタを微細化する必要
性が高くなってきている。ＭＯＳ型トランジスタの微細
化のためには、ゲート絶縁膜の薄膜化が最も重要な課題
の１つである。例えば０．１０μｍ以下の設計ルールを
用いたプロセスにおいては、ゲート絶縁膜の膜厚を２．
０ｎｍ以下に薄膜化する必要がある。

【０００３】しかし、多結晶シリコンよりなるゲート電
極を用いた場合には、ゲート電極におけるゲート絶縁膜
との界面近傍が空乏化することによって、ゲート絶縁膜
の実効的な膜厚（以下、実効膜厚と称する）が増大する
ことが報告されている。また、ゲート電極の空乏化に起
因するゲート絶縁膜の実効膜厚の増大は、ゲート絶縁膜
の薄膜化に伴って一層大きくなる傾向にある。例えば膜
厚２．０ｎｍのゲート絶縁膜では、その実効膜厚が１５
％以上増大する。

【０００４】そこで、ゲート電極の空乏化を防止してゲ
ート絶縁膜の実効膜厚を薄くする手段として、多結晶シ
リコンに代えて金属材料をゲート電極に用いたメタルゲ
ートプロセスが検討されている。また、メタルゲートに
用いられる材料として、シリコンのバンドギャップの中
央付近（ミッドギャップ）に仕事関数を有するＷ又はＴ
ｉＮ等の高融点金属（以下、ミッドギャップ金属と称す
る）が検討されている。ミッドギャップ金属をゲート電
極に用いる場合、ＭＯＳ型トランジスタのしきい値電圧
を例えば０．３Ｖ程度の低い値に設定するために、チャ
ネル領域として非常に低い不純物濃度を有する低濃度不
純物層を設ける必要があると共に、短チャネルデバイス
でのパンチスルーを抑制するために、チャネル領域の下
側にパンチスルーストッパーとして高濃度不純物層を設
ける必要がある。これらの低濃度不純物層及び高濃度不
純物層の形成を従来のイオン注入プロセスのみを用いて
行なうことは非常に困難であるため、例えば特開平２−
２６０７４号においてはイオン注入とノンドープの半導
体層のエピタキシャル成長とを組み合わせたプロファイ
ル設計が報告されている。

【０００５】具体的には、特開平２−２６０７４号に開
示されている半導体装置の製造方法においては、シリコ
ン基板表面部にパンチスルーストッパーとして比較的高
い不純物濃度を有する不純物層（高濃度不純物層）をイ
オン注入により形成した後、該不純物層の上にチャネル
領域としてノンドープのシリコン層（低濃度不純物層）
をエピタキシャル成長により形成し、その後、該シリコ
ン層の上にゲート絶縁膜を介してミッドギャップ金属よ
りなるゲート電極を形成する。このようにすると、チャ
ネル領域となる低濃度不純物層の不純物濃度を１０¹⁶ｃ
ｍ^-3以下に抑制することができるので、パンチスルーを
防止しつつ、適切なしきい値電圧が得られる半導体装置
を実現することができる。

【０００６】

【発明が解決しようとする課題】ところで、前記の低濃
度不純物層及び高濃度不純物層を有する半導体装置の製
造方法において、高濃度不純物層から低濃度不純物層へ
の不純物拡散を抑制するためには、低濃度不純物層とな
る半導体層をエピタキシャル成長により形成した後に行
なわれる熱処理をできるだけ少なくすることが望まし
い。そのため、半導体基板上に素子分離となる絶縁膜
（以下、素子分離絶縁膜と称する）を形成した後に、半
導体基板における素子分離絶縁膜により囲まれた領域つ
まり素子形成領域の上に、ＭＯＳ型トランジスタのチャ
ネル領域又は活性領域となるノンドープの半導体層（低
濃度不純物層）を形成する方法が検討されている。

【０００７】このとき、ＭＯＳ型トランジスタにおいて
０．３Ｖ程度以下の低いしきい値電圧を得るためには、
膜厚５０ｎｍ以上の半導体層を選択エピタキシャル成長
により形成する必要がある。

【０００８】しかしながら、素子分離絶縁膜の形成後に
半導体基板の表面に膜厚５０ｎｍ以上の半導体層を選択
エピタキシャル成長により形成した場合には、半導体層
における素子分離絶縁膜の近傍部分にファセット（傾斜
した表面）が形成されてしまう。そして、ファセットが
形成された半導体層をチャネル領域として用いた場合、
半導体層におけるファセットとその他の部分との境界に
生じる段差上でゲート絶縁膜が薄膜化したり又は該段差
周辺で電界集中が発生したりする結果、ゲート絶縁膜の
信頼性が劣化するという問題が生じる。

【０００９】図１４は従来の半導体装置の断面図であ
る。

【００１０】図１４に示すように、（１００）面を主面
とするシリコン基板１０上に素子分離絶縁膜１１が形成
されていると共に、シリコン基板１０における素子分離
絶縁膜１１により囲まれた領域の上に、ＭＯＳ型トラン
ジスタの活性領域となるシリコン層１２が選択エピタキ
シャル成長により形成されている。また、シリコン層１
２における素子分離絶縁膜１１の近傍部分にはファセッ
ト１２ａが形成されている。

【００１１】前記に鑑み、本発明は、ＭＯＳ型トランジ
スタの活性領域となる半導体層における素子分離絶縁膜
の近傍部分にファセットが形成されないようにして、ゲ
ート絶縁膜の信頼性劣化を防止できるようすることを目
的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
めに、本件発明者らは、様々な形状を有する素子分離絶
縁膜を用いて、半導体基板における素子分離絶縁膜によ
り囲まれた領域の上に半導体層を選択エピタキシャル成
長により形成してみた。その結果、素子分離絶縁膜にお
ける半導体層と接する部分が逆テーパ形状（分離幅が下
方に向かうにつれて小さくなっていく形状）を有してい
る場合には、半導体層における素子分離絶縁膜の近傍部
分の表面の結晶方位が半導体基板の表面の結晶方位と一
致するので、半導体層における素子分離絶縁膜の近傍部
分にファセットが形成されないことを見出した。

【００１３】尚、本明細書において、分離幅とは、素子
分離絶縁膜が延びる方向に対して垂直な方向における素
子分離絶縁膜の幅を意味する。

【００１４】本発明は、前記の知見に基づきなされたも
のであって、具体的には、本発明に係る半導体装置は、
半導体基板上に形成された素子分離絶縁膜と、半導体基
板における素子分離絶縁膜により囲まれた領域の上に選
択エピタキシャル成長により形成され且つＭＯＳ型トラ
ンジスタの活性領域となる半導体層とを備えており、半
導体層における素子分離絶縁膜の近傍部分の表面の結晶
方位が、半導体基板の表面の結晶方位と一致している。

【００１５】本発明の半導体装置によると、選択エピタ
キシャル成長により形成され且つＭＯＳ型トランジスタ
の活性領域となる半導体層における素子分離絶縁膜の近
傍部分の表面の結晶方位が、半導体基板の表面の結晶方
位と一致している。このため、半導体層の膜厚が１００
ｎｍ以上であっても、半導体層における素子分離絶縁膜
の近傍部分にファセットが形成されることがないので、
ゲート絶縁膜の信頼性劣化を防止することができる。

【００１６】本発明の半導体装置において、素子分離絶
縁膜は、分離幅が下方に向かうにつれて小さくなってい
く逆テーパ形状部を有することが好ましい。

【００１７】このようにすると、半導体層を逆テーパ形
状部と接するように形成することにより、半導体層にお
ける素子分離絶縁膜の近傍部分にファセットが形成され
る事態を確実に防止することができる。

【００１８】また、この場合、逆テーパ形状部の側面
は、半導体基板の表面に対して９５〜１０５°の角度を
なすことが好ましい。

【００１９】このようにすると、素子分離絶縁膜の下部
の幅が過度に小さくなることがないので、分離耐圧の低
下を防止することができる。

【００２０】本発明の半導体装置において、素子分離絶
縁膜は、分離幅が上下方向に一定である垂直形状部と、
該垂直形状部の下側に形成され且つ分離幅が下方に向か
うにつれて小さくなっていく逆テーパ形状部とを有して
おり、半導体層の上面は垂直形状部まで達していること
が好ましい。

【００２１】このようにすると、半導体層を、その大部
分が逆テーパ形状部と接するように形成することによ
り、半導体層における素子分離絶縁膜の近傍部分にファ
セットが形成される事態を確実に防止することができ
る。また、プロセスばらつき等に起因して、半導体層の
膜厚が半導体装置毎にばらつく場合にも、素子分離絶縁
膜における半導体層の上部と接する部分が垂直形状部で
あるので、チャネル幅の変動を防止してトランジスタ特
性のばらつきをなくすことができる。

【００２２】また、この場合、逆テーパ形状部の側面
は、半導体基板の表面に対して９５〜１０５°の角度を
なすことが好ましい。

【００２３】このようにすると、素子分離絶縁膜の下部
の幅が過度に小さくなることがないので、分離耐圧の低
下を防止することができる。

【００２４】尚、本明細書においては、素子分離絶縁膜
のうち、その側面が半導体基板の表面に対して９０°又
は約９０°の角度をなしている部分を垂直形状部と称す
るものとする。

【００２５】本発明の半導体装置において、素子分離絶
縁膜の下部は半導体基板の表面部に設けられた溝部に埋
め込まれ、溝部の幅は上下方向に一定であるか又は下方
に向かうにつれて大きくなっていくことが好ましい。

【００２６】このようにすると、素子分離絶縁膜の分離
深さを、選択エピタキシャル成長により形成される半導
体層の膜厚とは独立して制御できるので、素子分離絶縁
膜の分離深さを深くして分離耐圧を向上させることがで
きる。

【００２７】本発明の半導体装置において、半導体層の
膜厚は１００ｎｍ以上であり、半導体層の上にはゲート
絶縁膜を介して金属材料よりなるゲート電極が形成され
ていることが好ましい。

【００２８】このようにすると、ゲート電極の空乏化を
防止してゲート絶縁膜の実効膜厚を薄くすることができ
ると共に、適切なしきい値電圧が得られるＭＯＳ型トラ
ンジスタを実現することができる。

【００２９】本発明に係る半導体装置の製造方法は、半
導体基板上に素子分離絶縁膜を形成する工程と、半導体
基板における素子分離絶縁膜により囲まれた領域の上
に、ＭＯＳ型トランジスタの活性領域となる半導体層を
選択エピタキシャル成長により形成する工程とを備えて
おり、半導体層を選択エピタキシャル成長により形成す
る工程は、半導体層における素子分離絶縁膜の近傍部分
の表面の結晶方位を、半導体基板の表面の結晶方位と一
致させる工程を含む。

【００３０】本発明の半導体装置の製造方法によると、
素子分離絶縁膜の形成後に、半導体基板における素子分
離絶縁膜により囲まれた領域の上に、ＭＯＳ型トランジ
スタの活性領域となる半導体層を、該半導体層における
素子分離絶縁膜の近傍部分の表面の結晶方位が半導体基
板の表面の結晶方位と一致するように選択エピタキシャ
ル成長により形成する。このため、半導体層の膜厚が１
００ｎｍ以上であっても、半導体層における素子分離絶
縁膜の近傍部分にファセットが形成されることがないの
で、ゲート絶縁膜の信頼性劣化を防止することができ
る。

【００３１】本発明の半導体装置の製造方法において、
素子分離絶縁膜は、分離幅が下方に向かうにつれて小さ
くなっていく逆テーパ形状部を有することが好ましい。

【００３２】このようにすると、半導体層を逆テーパ形
状部と接するように形成することにより、半導体層にお
ける素子分離絶縁膜の近傍部分にファセットが形成され
る事態を確実に防止することができる。

【００３３】素子分離絶縁膜が逆テーパ形状部を有する
場合、逆テーパ形状部の側面は、半導体基板の表面に対
して９５〜１０５°の角度をなすことが好ましい。

【００３４】このようにすると、素子分離絶縁膜の下部
の幅が過度に小さくなることがないので、分離耐圧の低
下を防止することができる。

【００３５】素子分離絶縁膜が逆テーパ形状部を有する
場合、素子分離絶縁膜を形成する工程は、半導体基板の
上に第１の絶縁膜を形成する工程と、素子分離形成領域
に開口部を有するレジストパターンを用いて第１の絶縁
膜に対してエッチングを行なって、溝部をその幅が下方
に向かうにつれて小さくなっていくように形成する工程
と、溝部に素子分離絶縁膜となる第２の絶縁膜を埋め込
んだ後、第１の絶縁膜を除去する工程とを含むことが好
ましい。

【００３６】このようにすると、適切なエッチングガス
を用いることにより、溝部をその幅が下方に向かうにつ
れて小さくなっていくように簡単に形成できるので、該
溝部に素子分離絶縁膜となる絶縁膜を埋め込むことによ
り、逆テーパ形状部を有する素子分離絶縁膜を簡単に形
成することができる。また、エッチングガスの組成等を
変化させることにより、パターン化された第１の絶縁膜
の側面が半導体基板の表面に対してなす角度を変化さ
せ、それによって溝部の壁面つまり素子分離絶縁膜の側
面が半導体基板の表面に対してなす角度を変化させるこ
とができる。

【００３７】素子分離絶縁膜が逆テーパ形状部を有する
場合、素子分離絶縁膜を形成する工程は、半導体基板の
上に第１の絶縁膜を形成する工程と、素子分離形成領域
に開口部を有するレジストパターンを用いて第１の絶縁
膜に対してエッチングを行なって、溝部をその幅が上下
方向に一定になるように形成する工程と、溝部を含む第
１の絶縁膜の上に第２の絶縁膜を形成する工程と、第２
の絶縁膜に対してエッチングを行なって、溝部の壁面に
第２の絶縁膜よりなるサイドウォールを形成する工程
と、サイドウォールが形成された溝部に素子分離絶縁膜
となる第３の絶縁膜を埋め込んだ後、第１の絶縁膜及び
サイドウォールを除去する工程とを含むことが好まし
い。

【００３８】このようにすると、サイドウォールの形状
つまり第２の絶縁膜の堆積膜厚等を変化させることによ
り、素子分離絶縁膜の形状を簡単に制御することができ
る。

【００３９】尚、本明細書において、溝部の幅とは、溝
部つまり素子分離形成領域が延びる方向に対して垂直な
方向における溝部の幅を意味する。

【００４０】本発明の半導体装置の製造方法において、
素子分離絶縁膜は、分離幅が上下方向に一定である垂直
形状部と、該垂直形状部の下側に形成され且つ分離幅が
下方に向かうにつれて小さくなっていく逆テーパ形状部
とを有しており、半導体層を選択エピタキシャル成長に
より形成する工程は、半導体層を、その上面が垂直形状
部まで達するように形成する工程を含むことが好まし
い。

【００４１】このようにすると、半導体層を、その大部
分が逆テーパ形状部と接するように形成することによ
り、半導体層における素子分離絶縁膜の近傍部分にファ
セットが形成される事態を確実に防止することができ
る。また、プロセスばらつき等に起因して、半導体層の
膜厚が半導体装置毎にばらつく場合にも、素子分離絶縁
膜における半導体層の上部と接する部分が垂直形状部で
あるので、チャネル幅の変動を防止してトランジスタ特
性のばらつきをなくすことができる。

【００４２】素子分離絶縁膜が垂直形状部と逆テーパ形
状部とを有する場合、逆テーパ形状部の側面は、半導体
基板の表面に対して９５〜１０５°の角度をなすことが
好ましい。

【００４３】このようにすると、素子分離絶縁膜の下部
の幅が過度に小さくなることがないので、分離耐圧の低
下を防止することができる。

【００４４】素子分離絶縁膜が垂直形状部と逆テーパ形
状部とを有する場合、素子分離絶縁膜を形成する工程
は、半導体基板上に第１の絶縁膜を形成する工程と、素
子分離形成領域に開口部を有するレジストパターンを用
いて第１の絶縁膜に対してエッチングを行なって、溝部
をその幅が下方に向かうにつれて一定を保った後に小さ
くなっていくように形成する工程と、溝部に素子分離絶
縁膜となる第２の絶縁膜を埋め込んだ後、第１の絶縁膜
を除去する工程とを含むことが好ましい。

【００４５】このようにすると、適切なエッチングガス
をその組成等を変化させながら用いることにより、溝部
をその幅が下方に向かうにつれて一定を保った後に小さ
くなっていくように簡単に形成できるので、該溝部に素
子分離絶縁膜となる絶縁膜を埋め込むことにより、垂直
形状部と逆テーパ形状部とを有する素子分離絶縁膜を簡
単に形成することができる。

【００４６】素子分離絶縁膜が垂直形状部と逆テーパ形
状部とを有する場合、素子分離絶縁膜を形成する工程
は、半導体基板上に第１の絶縁膜を形成する工程と、素
子分離形成領域に開口部を有するレジストパターンを用
いて第１の絶縁膜に対してエッチングを行なって、溝部
をその幅が上下方向に一定になるように形成する工程
と、溝部を含む第１の絶縁膜の上に第２の絶縁膜を形成
する工程と、第２の絶縁膜に対してエッチングを行なっ
て、溝部の壁面に第２の絶縁膜よりなり且つ第１の絶縁
膜の上面よりも低い上端を有するサイドウォールを形成
する工程と、サイドウォールが形成された溝部に素子分
離絶縁膜となる第３の絶縁膜を埋め込んだ後、第１の絶
縁膜及びサイドウォールを除去する工程とを含むことが
好ましい。

【００４７】このようにすると、サイドウォールの形状
つまり第２の絶縁膜の堆積膜厚等を変化させることによ
り、素子分離絶縁膜の形状を簡単に制御することができ
る。

【００４８】本発明の半導体装置の製造方法において、
素子分離絶縁膜を形成する工程は、半導体基板の表面部
に溝部をその幅が上下方向に一定になるように又は下方
に向かうにつれて大きくなっていくように形成した後、
素子分離絶縁膜を、その下部が溝部に埋め込まれるよう
に形成する工程を含むことが好ましい。

【００４９】このようにすると、素子分離絶縁膜の分離
深さを、選択エピタキシャル成長により形成される半導
体層の膜厚とは独立して制御できるので、素子分離絶縁
膜の分離深さを深くして分離耐圧を向上させることがで
きる。

【００５０】また、この場合、半導体層を選択エピタキ
シャル成長により形成する工程は、半導体基板における
素子分離絶縁膜により囲まれた領域の表面部に高濃度不
純物層を形成する工程と、高濃度不純物層の上にノンド
ープの半導体層を選択エピタキシャル成長により形成す
る工程とを含むことが好ましい。

【００５１】このようにすると、ＭＯＳ型トランジスタ
のチャネル領域となる半導体層つまり低濃度不純物層の
膜厚をしきい値電圧の低減に必要な値に制御しつつ、該
低濃度不純物層を簡単に形成することができる。また、
半導体基板上にＣＭＯＳ型トランジスタを形成する場
合、半導体基板における素子分離絶縁膜により囲まれた
領域の表面部に高濃度不純物層を形成する工程でイオン
注入のため用いられるレジストパターンを、ウェル領域
を形成するためのイオン注入にも用いることによって、
レジストプロセスを低減して工程を簡単化することがで
きる。

【００５２】本発明の半導体装置の製造方法において、
半導体層を選択エピタキシャル成長により形成する工程
は、半導体基板における素子分離絶縁膜により囲まれた
領域の表面部に高濃度不純物層を形成する工程と、高濃
度不純物層の上にノンドープの第１の半導体層を選択エ
ピタキシャル成長により形成する工程と、高濃度不純物
層に含まれる不純物を第１の半導体層に固相拡散させた
後、第１の半導体層の上にノンドープの第２の半導体層
を選択エピタキシャル成長により形成する工程とを含む
ことが好ましい。

【００５３】このようにすると、ＭＯＳ型トランジスタ
のチャネル領域となる第２の半導体層つまり低濃度不純
物層の膜厚をしきい値電圧の低減に必要な値に制御しつ
つ、素子分離絶縁膜の分離深さを深くして分離耐圧を向
上させることができる。また、半導体基板上にＣＭＯＳ
型トランジスタを形成する場合、半導体基板における素
子分離絶縁膜により囲まれた領域の表面部に高濃度不純
物層を形成する工程でイオン注入のため用いられるレジ
ストパターンを、ウェル領域を形成するためのイオン注
入にも用いることによって、レジストプロセスを低減し
て工程を簡単化することができる。

【００５４】本発明の半導体装置の製造方法において、
半導体層を選択エピタキシャル成長により形成する工程
は、半導体基板における素子分離絶縁膜により囲まれた
領域の上にノンドープの第１の半導体層を選択エピタキ
シャル成長により形成する工程と、第１の半導体層中に
高濃度不純物層を形成した後、第１の半導体層の上にノ
ンドープの第２の半導体層を選択エピタキシャル成長に
より形成する工程とを含むことが好ましい。

【００５５】このようにすると、ＭＯＳ型トランジスタ
のチャネル領域となる第２の半導体層つまり低濃度不純
物層の膜厚をしきい値電圧の低減に必要な値に制御しつ
つ、素子分離絶縁膜の分離深さを深くして分離耐圧を向
上させることができる。また、第１の半導体層つまり高
濃度不純物層を制御性よく形成することができる。

【００５６】本発明の半導体装置の製造方法において、
半導体層の膜厚は１００ｎｍ以上であり、半導体層を選
択エピタキシャル成長により形成する工程の後に、半導
体層の上にゲート絶縁膜を介して金属材料よりなるゲー
ト電極を形成する工程をさらに備えていることが好まし
い。

【００５７】このようにすると、ゲート電極の空乏化を
防止してゲート絶縁膜の実効膜厚を薄くすることができ
ると共に、適切なしきい値電圧が得られるＭＯＳ型トラ
ンジスタを実現することができる。

【００５８】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、ＮＭＯＳ型トランジスタを例として図面を参照
しながら説明する。

【００５９】図１（ａ）〜（ｅ）及び図２（ａ）〜
（ｄ）は、第１の実施形態に係る半導体装置の製造方法
の各工程を示す断面図である。

【００６０】まず、図１（ａ）に示すように、例えば
（１００）面を主面とするｐ型のシリコン基板１００上
に、例えば膜厚５ｎｍのシリコン酸化膜からなる保護膜
１０１、及び例えば膜厚２００ｎｍのシリコン窒化膜か
らなる第１の絶縁膜１０２を順次形成した後、第１の絶
縁膜１０２の上に素子形成領域を覆う第１のレジストパ
ターン１０３、言い換えると、素子分離形成領域に開口
部を有する第１のレジストパターン１０３を形成する。
尚、ＮＭＯＳ型トランジスタを形成しようとする領域
（以下、ＮＭＯＳＦＥＴ形成領域と称する）は素子形成
領域の一部であり、素子分離形成領域は素子形成領域を
囲むように設けられている。

【００６１】次に、図１（ｂ）に示すように、第１のレ
ジストパターン１０３をマスクとして第１の絶縁膜１０
２に対してドライエッチングを行なって、溝部１０４を
その幅ａ１が下方に向かうにつれて小さくなっていくよ
うに形成する。

【００６２】このとき、エッチングガスとして例えばＣ
ＨＦ₃、ＣＦ₄及びＯ₂の混合ガスを流量比（ＣＨ
Ｆ₃：ＣＦ₄：Ｏ₂＝）４：１：０．５程度の条件下で用
いることにより、第１の絶縁膜１０２つまりシリコン窒
化膜を、その側面がシリコン基板１００の表面に対して
７５〜８５°程度の角度をなすようにパターン化でき、
それによって溝部１０４をその幅ａ１が下方に向かうに
つれて小さくなっていくように形成することができる。

【００６３】次に、第１のレジストパターン１０３、及
び保護膜１０１における溝部１０４に露出する部分を除
去した後、図１（ｃ）に示すように、溝部１０４を含む
第１の絶縁膜１０２の上に溝部１０４が完全に埋まるよ
うに例えばシリコン酸化膜からなる第２の絶縁膜１０５
を堆積し、その後、例えばＣＭＰ法により溝部１０４の
外側の第２の絶縁膜１０５を除去する。

【００６４】次に、第１の絶縁膜１０２及び保護膜１０
１を除去して、図１（ｄ）に示すように、第２の絶縁膜
１０５よりなる素子分離絶縁膜１０５Ａをシリコン基板
１００上に形成する。これにより、分離幅ｂ１が下方に
向かうにつれて小さくなっていく逆テーパ形状を有する
素子分離絶縁膜１０５Ａを形成することができる。この
とき、素子分離絶縁膜１０５Ａの側面はシリコン基板１
００の表面に対して９５〜１０５°程度の角度をなす。

【００６５】次に、図１（ｅ）に示すように、シリコン
基板１００の上に、ＮＭＯＳＦＥＴ形成領域以外の他の
部分を覆う第２のレジストパターン１０６を用いてシリ
コン基板１００に対して、例えばボロン（Ｂ）等のｐ型
不純物をイオン注入して、シリコン基板１００における
ＮＭＯＳＦＥＴ形成領域の表面部に第１のｐ型高濃度不
純物層１０７を形成する。このとき、シリコン基板１０
０におけるＮＭＯＳＦＥＴ形成領域のうちの素子分離絶
縁膜１０５Ａの近傍にも第１のｐ型高濃度不純物層１０
７を形成するために、ｐ型不純物のイオン注入において
角度注入を用いる。

【００６６】次に、第１のｐ型高濃度不純物層１０７の
表面を含むシリコン基板１００の表面に形成されている
自然酸化膜を除去することによって、シリコン基板１０
０の表面を清浄化した後、図２（ａ）に示すように、シ
リコン基板１００における素子分離絶縁膜１０５Ａによ
り囲まれた領域（つまり素子形成領域）の上に、例えば
膜厚１００ｎｍのノンドープの第１のシリコン層１０８
を選択エピタキシャル成長により形成する。このとき、
素子分離絶縁膜１０５Ａが逆テーパ形状を有するため、
第１のシリコン層１０８における素子分離絶縁膜１０５
Ａの近傍部分の表面の結晶方位を、シリコン基板１００
の表面の結晶方位、具体的には（１００）と一致させる
ことができる。すなわち、ファセット形成を防止しつ
つ、第１のシリコン層１０８を選択エピタキシャル成長
により形成できる。

【００６７】次に、図２（ｂ）に示すように、熱処理を
用いて第１のｐ型高濃度不純物層１０７に含まれるｐ型
不純物を第１のシリコン層１０８に固相拡散させること
により、第１のシリコン層１０８におけるＮＭＯＳＦＥ
Ｔ形成領域に、第２のｐ型高濃度不純物層１０８ａを形
成する。

【００６８】次に、図２（ｃ）に示すように、第２のｐ
型高濃度不純物層１０８ａの上を含む第１のシリコン層
１０８の上に例えば膜厚１００ｎｍのノンドープの第２
のシリコン層１０９を選択エピタキシャル成長により形
成する。このとき、素子分離絶縁膜１０５Ａが逆テーパ
形状を有するため、第２のシリコン層１０９における素
子分離絶縁膜１０５Ａの近傍部分の表面の結晶方位を、
シリコン基板１００の表面の結晶方位、具体的には（１
００）と一致させることができる。すなわち、ファセッ
ト形成を防止しつつ、第２のシリコン層１０９を選択エ
ピタキシャル成長により形成できる。また、このとき、
第２のシリコン層１０９を、その上面が素子分離絶縁膜
１０５Ａの上面と面一になるように形成しているため、
平坦な表面を得ることができる。

【００６９】次に、図２（ｄ）に示すように、第２のシ
リコン層１０９におけるＮＭＯＳＦＥＴ形成領域の上
に、ゲート絶縁膜１１０を介して、例えばタングステン
からなるメタルゲート電極１１１を形成すると共にメタ
ルゲート電極１１１の側面に絶縁性のサイドウォール１
１２を形成する。また、第２のシリコン層１０９におけ
るＮＭＯＳＦＥＴ形成領域の表面部に、ＬＤＤ領域又は
エクステンション領域となるｎ型不純物層１１３、及び
ソース領域又はドレイン領域となるｎ型高濃度不純物層
１１４を形成する。これにより、ＮＭＯＳ型トランジス
タが完成する。その後、ＮＭＯＳ型トランジスタが形成
されたシリコン基板１００の上に層間絶縁膜１１５を形
成した後、層間絶縁膜１１５にｎ型高濃度不純物層１１
４と接続するコンタクト１１６を形成すると共に層間絶
縁膜１１５の上にコンタクト１１６と接続する金属配線
１１７を形成して、第１の実施形態に係る半導体装置の
形成を完了する。

【００７０】以上に説明したように、第１の実施形態に
よると、シリコン基板１００の上に、逆テーパ形状の素
子分離絶縁膜１０５Ａを形成した後、シリコン基板１０
０における素子分離絶縁膜１０５Ａにより囲まれた素子
形成領域の上に、ＭＯＳ型トランジスタの活性領域とな
る半導体層、具体的には、第１のシリコン層１０８及び
第２のシリコン層１０９を選択エピタキシャル成長によ
り形成する。このため、半導体層における素子分離絶縁
膜１０５Ａの近傍部分の表面の結晶方位を、シリコン基
板１００の表面の結晶方位と一致させることができる。
従って、半導体層の膜厚が１００ｎｍ以上であっても、
半導体層における素子分離絶縁膜１０５Ａの近傍部分に
ファセットが形成されることがないので、ゲート絶縁膜
１１０の信頼性劣化を防止することができる。

【００７１】また、第１の実施形態によると、シリコン
基板１００の上に第１の絶縁膜１０２を形成した後、素
子分離形成領域に開口部を有する第１のレジストパター
ン１０３を用いて第１の絶縁膜１０２に対してエッチン
グを行なって、溝部１０４をその幅ａ１が下方に向かう
につれて小さくなっていくように形成し、その後、溝部
１０４に第２の絶縁膜１０５を埋め込んだ後、第１の絶
縁膜１０２を除去して、第２の絶縁膜１０５よりなる逆
テーパ形状の素子分離絶縁膜１０５Ａを形成する。この
ため、例えば第１の絶縁膜１０２としてシリコン窒化膜
を用いる場合、エッチングガスとして例えばＣＨＦ₃、
ＣＦ₄及びＯ₂の混合ガスを流量比４：１：０．５程度
の条件下で用いることにより、第１の絶縁膜１０２を、
その側面がシリコン基板１００の表面に対して７５〜８
５°程度の角度をなすようにパターン化できる。すなわ
ち、工程数を増やすことなく、溝部１０４をその幅ａ１
が下方に向かうにつれて小さくなっていくように簡単に
形成できるので、溝部１０４に素子分離絶縁膜１０５Ａ
となる絶縁膜を埋め込むことにより、逆テーパ形状の素
子分離絶縁膜１０５Ａを簡単に形成することができる。
また、ＣＨＦ₃、ＣＦ₄及びＯ₂の混合ガスにおけるＣ
ＨＦ₃及びＯ₂の流量比を増加させることによって、パ
ターン化された第１の絶縁膜１０２の側面がシリコン基
板１００の表面に対してなす角度を小さくし、それによ
って溝部１０４の壁面つまり素子分離絶縁膜１０５Ａの
側面がシリコン基板１００の表面に対してなす角度を大
きくすることができる。

【００７２】また、第１の実施形態によると、シリコン
基板１００におけるＮＭＯＳＦＥＴ形成領域の表面部に
第１のｐ型高濃度不純物層１０７を形成した後、第１の
ｐ型高濃度不純物層１０７の上にノンドープの第１のシ
リコン層１０８を選択エピタキシャル成長により形成
し、その後、第１のｐ型高濃度不純物層１０７に含まれ
るｐ型不純物を第１のシリコン層１０８に固相拡散させ
た後、第１のシリコン層１０８の上にノンドープの第２
のシリコン層１０９を選択エピタキシャル成長により形
成する。このため、ＭＯＳ型トランジスタのチャネル領
域となる第２のシリコン層１０９つまり低濃度不純物層
の膜厚をしきい値電圧の低減に必要な値に制御しつつ、
素子分離絶縁膜１０５Ａの分離深さを深くして分離耐圧
を向上させることができる。また、シリコン基板１００
上にＣＭＯＳ型トランジスタを形成する場合、第１のｐ
型高濃度不純物層１０７を形成する工程でイオン注入の
ため用いられる第２のレジストパターン１０６を、ウェ
ル領域を形成するためのイオン注入にも用いることによ
って、レジストプロセスを低減して工程を簡単化するこ
とができる。

【００７３】また、第１の実施形態によると、ゲート電
極としてメタルゲート電極１１１を用いているため、ゲ
ート電極の空乏化を防止してゲート絶縁膜の実効膜厚を
薄くすることができる。

【００７４】尚、第１の実施形態において、シリコン基
板１００としてｐ型シリコン基板を用いたが、これに代
えて、ｎ型又はノンドープのシリコン基板にｐ型ウェル
領域を形成して用いてもよい。

【００７５】また、第１の実施形態において、シリコン
基板１００の主面として（１００）面を用いたが、これ
に代えて、（１１１）面等を用いてもよい。

【００７６】また、第１の実施形態において、メタルゲ
ート電極１１１の材料としてタングステンを用いたが、
これに代えて、他のミッドギャップ金属、例えばモリブ
デン、タンタル又は窒化チタン等を用いてもよい。

【００７７】また、第１の実施形態において、ＭＯＳ型
トランジスタのチャネル領域となる第２のシリコン層１
０９の膜厚は１００ｎｍであったが、該膜厚は１００ｎ
ｍ以上であることが好ましい。このようにすると、ＭＯ
Ｓ型トランジスタのしきい値電圧を十分に低い値に設定
することができる。

【００７８】また、第１の実施形態において、素子分離
絶縁膜１０５Ａの側面がシリコン基板１００の表面に対
して９５〜１０５°程度の角度をなすことが好ましい。
このようにすると、選択エピタキシャル成長により形成
された半導体層における素子分離絶縁膜１０５Ａの近傍
部分にファセットが形成される事態を確実に防止するこ
とができる。また、素子分離絶縁膜１０５Ａの下部の幅
が過度に小さくなることがないので、分離耐圧の低下を
防止することができる。

【００７９】また、第１の実施形態において、素子分離
絶縁膜１０５Ａの下部はシリコン基板１００の表面部に
設けられた溝部に埋め込まれ、該溝部の幅は上下方向に
一定であるか又は下方に向かうにつれて大きくなってい
くことが好ましい。このようにすると、素子分離絶縁膜
１０５Ａの分離深さを、選択エピタキシャル成長によっ
て形成される半導体層の膜厚とは独立して制御できるの
で、素子分離絶縁膜１０５Ａの分離深さを深くして分離
耐圧を向上させることができる。また、この場合、素子
分離絶縁膜１０５Ａの形成後、シリコン基板１００にお
けるＮＭＯＳＦＥＴ形成領域の表面部にｐ型高濃度不純
物層を形成し、その後、該ｐ型高濃度不純物層の上にノ
ンドープのシリコン層を選択エピタキシャル成長により
形成することによって、ＭＯＳ型トランジスタのチャネ
ル領域となるシリコン層つまり低濃度不純物層の膜厚を
しきい値電圧の低減に必要な値に制御しつつ、該低濃度
不純物層を簡単に形成することができる。

【００８０】また、第１の実施形態において、シリコン
基板１００におけるＮＭＯＳＦＥＴ形成領域の表面部に
第１のｐ型高濃度不純物層１０７を形成した後、第１の
ｐ型高濃度不純物層１０７の上にノンドープの第１のシ
リコン層１０８を選択エピタキシャル成長により形成
し、その後、第１のｐ型高濃度不純物層１０７に含まれ
るｐ型不純物を第１のシリコン層１０８に固相拡散させ
た後、第１のシリコン層１０８の上にノンドープの第２
のシリコン層１０９を選択エピタキシャル成長により形
成したが、これに代えて、シリコン基板１００における
ＮＭＯＳＦＥＴ形成領域の上にノンドープの第１のシリ
コン層を選択エピタキシャル成長により形成した後、第
１のシリコン層中にｐ型高濃度不純物層を形成し、その
後、第１のシリコン層の上にノンドープの第２の半導体
層を選択エピタキシャル成長により形成してもよい。

【００８１】また、第１の実施形態において、第１の絶
縁膜１０２としてシリコン窒化膜を用いると共に第２の
絶縁膜１０５としてシリコン酸化膜を用いたが、これに
限られず、第１の絶縁膜１０２と第２の絶縁膜１０５と
してエッチング選択比を有する異なる絶縁性材料膜をそ
れぞれ用いることが好ましい。

【００８２】また、第１の実施形態において、ＮＭＯＳ
型トランジスタを形成したが、これに代えて、ＰＭＯＳ
型トランジスタを形成してもよいし、又は、レジストパ
ターン形成工程又はイオン注入工程等を必要に応じて追
加してＮＭＯＳ型トランジスタとＰＭＯＳ型トランジス
タとを同一基板上に形成することにより、ＣＭＯＳ型ト
ランジスタを形成してもよい。

【００８３】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
ＮＭＯＳ型トランジスタを例として図面を参照しながら
説明する。

【００８４】図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）
及び図５（ａ）〜（ｃ）は、第２の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。

【００８５】まず、図３（ａ）に示すように、例えば
（１００）面を主面とするｐ型のシリコン基板２００上
に、例えば膜厚５ｎｍのシリコン酸化膜からなる保護膜
２０１、及び例えば膜厚２００ｎｍのシリコン窒化膜か
らなる第１の絶縁膜２０２を順次形成した後、第１の絶
縁膜２０２の上に素子形成領域を覆う第１のレジストパ
ターン２０３、言い換えると、素子分離形成領域に開口
部を有する第１のレジストパターン２０３を形成する。
尚、ＮＭＯＳＦＥＴ形成領域は素子形成領域の一部であ
り、素子分離形成領域は素子形成領域を囲むように設け
られている。

【００８６】次に、図３（ｂ）に示すように、第１のレ
ジストパターン２０３をマスクとして第１の絶縁膜２０
２に対してドライエッチングを行なって、溝部２０４を
その幅ａ２が上下方向に一定になるように形成する。こ
のとき、エッチングガスとして例えばＣＨＦ₃、ＣＦ₄
及びＯ₂の混合ガスを流量比（ＣＨＦ₃：ＣＦ₄：Ｏ
₂＝）１：１：０．２程度の条件下で用いることによ
り、第１の絶縁膜２０２つまりシリコン窒化膜を、その
側面がシリコン基板２００の表面に対してほぼ９０°の
角度をなすようにパターン化でき、それによって溝部２
０４をその幅ａ２が上下方向に一定になるように形成す
ることができる。

【００８７】次に、第１のレジストパターン２０３を除
去した後、図３（ｃ）に示すように、溝部２０４を含む
第１の絶縁膜２０２の上に例えば膜厚３０ｎｍのシリコ
ン窒化膜からなる第２の絶縁膜２０５を堆積する。

【００８８】次に、図３（ｄ）に示すように、第２の絶
縁膜２０５に対して異方性ドライエッチングによるエッ
チバックを行なって、溝部２０４の壁面に第２の絶縁膜
２０５よりなる第１のサイドウォール２０５ａを形成す
る。これにより、第１のサイドウォール２０５ａが形成
された溝部２０４の幅ａ２’は下方に向かうにつれて小
さくなっていく。

【００８９】次に、保護膜２０１における溝部２０４に
露出する部分を除去した後、図４（ａ）に示すように、
第１の絶縁膜２０２の上に、第１のサイドウォール２０
５ａが形成された溝部２０４が完全に埋まるように例え
ばシリコン酸化膜からなる第３の絶縁膜２０６を堆積
し、その後、例えばＣＭＰ法により溝部２０４の外側の
第３の絶縁膜２０６を除去する。

【００９０】次に、第１の絶縁膜２０２、第１のサイド
ウォール２０５ａ及び保護膜２０１を除去して、図４
（ｂ）に示すように、第３の絶縁膜２０６よりなる素子
分離絶縁膜２０６Ａをシリコン基板２００上に形成す
る。これにより、分離幅ｂ２が下方に向かうにつれて小
さくなっていく逆テーパ形状を有する素子分離絶縁膜２
０６Ａを形成することができる。

【００９１】次に、図４（ｃ）に示すように、ＮＭＯＳ
ＦＥＴ形成領域以外の他の部分を覆う第２のレジストパ
ターン２０７を用いてシリコン基板２００に対して、例
えばボロン等のｐ型不純物をイオン注入して、シリコン
基板２００におけるＮＭＯＳＦＥＴ形成領域の表面部に
第１のｐ型高濃度不純物層２０８を形成する。このと
き、シリコン基板２００におけるＮＭＯＳＦＥＴ形成領
域のうちの素子分離絶縁膜２０６Ａの近傍にも第１のｐ
型高濃度不純物層２０８を形成するために、ｐ型不純物
のイオン注入において角度注入を用いる。

【００９２】次に、第１のｐ型高濃度不純物層２０８の
表面を含むシリコン基板２００の表面に形成されている
自然酸化膜を除去することによって、シリコン基板２０
０の表面を清浄化した後、図４（ｄ）に示すように、シ
リコン基板２００における素子分離絶縁膜２０６Ａによ
り囲まれた領域（つまり素子形成領域）の上に、例えば
膜厚１００ｎｍのノンドープの第１のシリコン層２０９
を選択エピタキシャル成長により形成する。このとき、
素子分離絶縁膜２０６Ａが逆テーパ形状を有するため、
第１のシリコン層２０９における素子分離絶縁膜２０６
Ａの近傍部分の表面の結晶方位を、シリコン基板２００
の表面の結晶方位、具体的には（１００）と一致させる
ことができる。すなわち、ファセット形成を防止しつ
つ、第１のシリコン層２０９を選択エピタキシャル成長
により形成できる。

【００９３】次に、図５（ａ）に示すように、熱処理を
用いて第１のｐ型高濃度不純物層２０８に含まれるｐ型
不純物を第１のシリコン層２０９に固相拡散させること
により、第１のシリコン層２０９におけるＮＭＯＳＦＥ
Ｔ形成領域に、第２のｐ型高濃度不純物層２０９ａを形
成する。

【００９４】次に、図５（ｂ）に示すように、第２のｐ
型高濃度不純物層２０９ａの上を含む第１のシリコン層
２０９の上に例えば膜厚１００ｎｍのノンドープの第２
のシリコン層２１０を選択エピタキシャル成長により形
成する。このとき、素子分離絶縁膜２０６Ａが逆テーパ
形状を有するため、第２のシリコン層２１０における素
子分離絶縁膜２０６Ａの近傍部分の表面の結晶方位を、
シリコン基板２００の表面の結晶方位、具体的には（１
００）と一致させることができる。すなわち、ファセッ
ト形成を防止しつつ、第２のシリコン層２１０を選択エ
ピタキシャル成長により形成できる。また、このとき、
第２のシリコン層２１０を、その上面が素子分離絶縁膜
２０６Ａの上面と面一になるように形成しているため、
平坦な表面を得ることができる。

【００９５】次に、図５（ｃ）に示すように、第２のシ
リコン層２１０におけるＮＭＯＳＦＥＴ形成領域の上
に、ゲート絶縁膜２１１を介して、例えばタングステン
からなるメタルゲート電極２１２を形成すると共にメタ
ルゲート電極２１２の側面に絶縁性の第２のサイドウォ
ール２１３を形成する。また、第２のシリコン層２１０
におけるＮＭＯＳＦＥＴ形成領域の表面部に、ＬＤＤ領
域又はエクステンション領域となるｎ型不純物層２１
４、及びソース領域又はドレイン領域となるｎ型高濃度
不純物層２１５を形成する。これにより、ＮＭＯＳ型ト
ランジスタが完成する。その後、ＮＭＯＳ型トランジス
タが形成されたシリコン基板２００の上に層間絶縁膜２
１６を形成した後、層間絶縁膜２１６にｎ型高濃度不純
物層２１５と接続するコンタクト２１７を形成すると共
に層間絶縁膜２１６の上にコンタクト２１７と接続する
金属配線２１８を形成して、第２の実施形態に係る半導
体装置の形成を完了する。

【００９６】以上に説明したように、第２の実施形態に
よると、シリコン基板２００の上に、逆テーパ形状の素
子分離絶縁膜２０６Ａを形成した後、シリコン基板２０
０における素子分離絶縁膜２０６Ａにより囲まれた素子
形成領域の上に、ＭＯＳ型トランジスタの活性領域とな
る半導体層、具体的には、第１のシリコン層２０９及び
第２のシリコン層２１０を選択エピタキシャル成長によ
り形成する。このため、半導体層における素子分離絶縁
膜２０６Ａの近傍部分の表面の結晶方位を、シリコン基
板２００の表面の結晶方位と一致させることができる。
従って、半導体層の膜厚が１００ｎｍ以上であっても、
半導体層における素子分離絶縁膜２０６Ａの近傍部分に
ファセットが形成されることがないので、ゲート絶縁膜
２１１の信頼性劣化を防止することができる。

【００９７】また、第２の実施形態によると、シリコン
基板２００の上に第１の絶縁膜２０２を形成した後、素
子分離形成領域に開口部を有する第１のレジストパター
ン２０３を用いて第１の絶縁膜２０２に対してエッチン
グを行なって、溝部２０４をその幅ａ２が上下方向に一
定になるように形成し、その後、溝部２０４を含む第１
の絶縁膜２０２の上に第２の絶縁膜２０５を形成した
後、第２の絶縁膜２０５に対してエッチングを行なっ
て、溝部２０４の壁面に第２の絶縁膜２０５よりなりる
第１のサイドウォール２０５ａを形成し、その後、第１
のサイドウォール２０５ａが形成された溝部２０４に第
３の絶縁膜２０６を埋め込んだ後、第１の絶縁膜２０２
及び第１のサイドウォール２０５ａを除去して、第３の
絶縁膜２０６よりなる逆テーパ形状の素子分離絶縁膜２
０６Ａを形成する。このため、第１のサイドウォール２
０５ａの形状つまり第２の絶縁膜２０５の堆積膜厚等を
変化させることによって、素子分離絶縁膜２０６Ａの形
状を簡単に制御することができる。

【００９８】また、第２の実施形態によると、シリコン
基板２００におけるＮＭＯＳＦＥＴ形成領域の表面部に
第１のｐ型高濃度不純物層２０８を形成した後、第１の
ｐ型高濃度不純物層２０８の上にノンドープの第１のシ
リコン層２０９を選択エピタキシャル成長により形成
し、その後、第１のｐ型高濃度不純物層２０８に含まれ
るｐ型不純物を第１のシリコン層２０９に固相拡散させ
た後、第１のシリコン層２０９の上にノンドープの第２
のシリコン層２１０を選択エピタキシャル成長により形
成する。このため、ＭＯＳ型トランジスタのチャネル領
域となる第２のシリコン層２１０つまり低濃度不純物層
の膜厚をしきい値電圧の低減に必要な値に制御しつつ、
素子分離絶縁膜２０６Ａの分離深さを深くして分離耐圧
を向上させることができる。また、シリコン基板２００
上にＣＭＯＳ型トランジスタを形成する場合、第１のｐ
型高濃度不純物層２０８を形成する工程でイオン注入の
ため用いられる第２のレジストパターン２０７を、ウェ
ル領域を形成するためのイオン注入にも用いることによ
って、レジストプロセスを低減して工程を簡単化するこ
とができる。

【００９９】また、第２の実施形態によると、ゲート電
極としてメタルゲート電極２１２を用いているため、ゲ
ート電極の空乏化を防止してゲート絶縁膜の実効膜厚を
薄くすることができる。

【０１００】尚、第２の実施形態において、シリコン基
板２００としてｐ型シリコン基板を用いたが、これに代
えて、ｎ型又はノンドープのシリコン基板にｐ型ウェル
領域を形成して用いてもよい。

【０１０１】また、第２の実施形態において、シリコン
基板２００の主面として（１００）面を用いたが、これ
に代えて、（１１１）面等を用いてもよい。

【０１０２】また、第２の実施形態において、メタルゲ
ート電極２１２の材料としてタングステンを用いたが、
これに代えて、他のミッドギャップ金属、例えばモリブ
デン、タンタル又は窒化チタン等を用いてもよい。

【０１０３】また、第２の実施形態において、ＭＯＳ型
トランジスタのチャネル領域となる第２のシリコン層２
１０の膜厚は１００ｎｍであったが、該膜厚は１００ｎ
ｍ以上であることが好ましい。このようにすると、ＭＯ
Ｓ型トランジスタのしきい値電圧を十分に低い値に設定
することができる。

【０１０４】また、第２の実施形態において、素子分離
絶縁膜２０６Ａの側面がシリコン基板２００の表面に対
して９５〜１０５°程度の角度をなすことが好ましい。
このようにすると、選択エピタキシャル成長により形成
された半導体層における素子分離絶縁膜２０６Ａの近傍
部分にファセットが形成される事態を確実に防止するこ
とができる。また、素子分離絶縁膜２０６Ａの下部の幅
が過度に小さくなることがないので、分離耐圧の低下を
防止することができる。

【０１０５】また、第２の実施形態において、素子分離
絶縁膜２０６Ａの下部はシリコン基板２００の表面部に
設けられた溝部に埋め込まれ、該溝部の幅は上下方向に
一定であるか又は下方に向かうにつれて大きくなってい
くことが好ましい。このようにすると、素子分離絶縁膜
２０６Ａの分離深さを、選択エピタキシャル成長によっ
て形成される半導体層の膜厚とは独立して制御できるの
で、素子分離絶縁膜２０６Ａの分離深さを深くして分離
耐圧を向上させることができる。また、この場合、素子
分離絶縁膜２０６Ａの形成後、シリコン基板２００にお
けるＮＭＯＳＦＥＴ形成領域の表面部にｐ型高濃度不純
物層を形成し、その後、該ｐ型高濃度不純物層の上にノ
ンドープのシリコン層を選択エピタキシャル成長により
形成することによって、ＭＯＳ型トランジスタのチャネ
ル領域となるシリコン層つまり低濃度不純物層の膜厚を
しきい値電圧の低減に必要な値に制御しつつ、該低濃度
不純物層を簡単に形成することができる。

【０１０６】また、第２の実施形態において、シリコン
基板２００におけるＮＭＯＳＦＥＴ形成領域の表面部に
第１のｐ型高濃度不純物層２０８を形成した後、第１の
ｐ型高濃度不純物層２０８の上にノンドープの第１のシ
リコン層２０９を選択エピタキシャル成長により形成
し、その後、第１のｐ型高濃度不純物層２０８に含まれ
るｐ型不純物を第１のシリコン層２０９に固相拡散させ
た後、第１のシリコン層２０９の上にノンドープの第２
のシリコン層２１０を選択エピタキシャル成長により形
成したが、これに代えて、シリコン基板２００における
ＮＭＯＳＦＥＴ形成領域の上にノンドープの第１のシリ
コン層を選択エピタキシャル成長により形成した後、第
１のシリコン層中にｐ型高濃度不純物層を形成し、その
後、第１のシリコン層の上にノンドープの第２の半導体
層を選択エピタキシャル成長により形成してもよい。

【０１０７】また、第２の実施形態において、第１の絶
縁膜２０２又は第２の絶縁膜２０５としてシリコン窒化
膜を用いると共に第３の絶縁膜２０６としてシリコン酸
化膜を用いたが、これに限られず、第１の絶縁膜２０２
又は第２の絶縁膜２０５と第３の絶縁膜２０６としてエ
ッチング選択比を有する異なる絶縁性材料膜をそれぞれ
用いることが好ましい。

【０１０８】また、第２の実施形態において、ＮＭＯＳ
型トランジスタを形成したが、これに代えて、ＰＭＯＳ
型トランジスタを形成してもよいし、又は、レジストパ
ターン形成工程又はイオン注入工程等を必要に応じて追
加してＮＭＯＳ型トランジスタとＰＭＯＳ型トランジス
タとを同一基板上に形成することにより、ＣＭＯＳ型ト
ランジスタを形成してもよい。

【０１０９】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
ＮＭＯＳ型トランジスタを例として図面を参照しながら
説明する。

【０１１０】図６（ａ）〜（ｅ）及び図７（ａ）〜
（ｄ）は、第３の実施形態に係る半導体装置の製造方法
の各工程を示す断面図である。

【０１１１】まず、図６（ａ）に示すように、例えば
（１００）面を主面とするｐ型のシリコン基板３００上
に、例えば膜厚５ｎｍのシリコン酸化膜からなる保護膜
３０１、及び例えば膜厚２５０ｎｍのシリコン窒化膜か
らなる第１の絶縁膜３０２を順次形成した後、第１の絶
縁膜３０２の上に素子形成領域を覆う第１のレジストパ
ターン３０３、言い換えると、素子分離形成領域に開口
部を有する第１のレジストパターン３０３を形成する。
尚、ＮＭＯＳＦＥＴ形成領域は素子形成領域の一部であ
り、素子分離形成領域は素子形成領域を囲むように設け
られている。

【０１１２】次に、図６（ｂ）に示すように、第１のレ
ジストパターン３０３をマスクとして第１の絶縁膜３０
２に対してドライエッチングを行なって、第１の絶縁膜
３０２の表面部を深さ５０ｎｍだけ除去することによ
り、溝上部３０４ａをその幅ａ３が上下方向に一定にな
るように形成する。このとき、エッチングガスとして例
えばＣＨＦ₃、ＣＦ₄及びＯ₂の混合ガスを流量比（Ｃ
ＨＦ₃：ＣＦ₄：Ｏ₂＝）１：１：０．２程度の条件下で
用いる。

【０１１３】次に、図６（ｃ）に示すように、第１のレ
ジストパターン３０３をマスクとして第１の絶縁膜３０
２に対してドライエッチングを行なって、第１の絶縁膜
３０２における溝上部３０４ａの下側を除去することに
より、溝下部３０４ｂをその幅ａ３が下方に向かうにつ
れて小さくなっていくように形成する。このとき、エッ
チングガスとして例えばＣＨＦ₃、ＣＦ₄及びＯ₂の混
合ガスを流量比（ＣＨＦ₃：ＣＦ₄：Ｏ₂＝）４：１：
０．５程度の条件下で用いることにより、第１の絶縁膜
３０２つまりシリコン窒化膜を、その側面がシリコン基
板３００の表面に対して７５〜８５°程度の角度をなす
ようにパターン化でき、それによって溝下部３０４ｂを
その幅ａ３が下方に向かうにつれて小さくなっていくよ
うに形成することができる。

【０１１４】尚、図６（ｂ）及び図６（ｃ）に示す工程
によって、溝上部３０４ａ及び溝下部３０４ｂよりなる
溝部３０４が形成されると共に、溝部３０４の幅ａ３は
下方に向かうにつれて一定を保った後に小さくなってい
く。

【０１１５】次に、第１のレジストパターン３０３、及
び保護膜３０１における溝部３０４に露出する部分を除
去した後、図６（ｄ）に示すように、溝部３０４を含む
第１の絶縁膜３０２の上に溝部３０４が完全に埋まるよ
うに例えばシリコン酸化膜からなる第２の絶縁膜３０５
を堆積し、その後、例えばＣＭＰ法により溝部３０４の
外側の第２の絶縁膜３０５を除去する。

【０１１６】次に、第１の絶縁膜３０２及び保護膜３０
１を除去して、図６（ｅ）に示すように、第２の絶縁膜
３０５よりなる素子分離絶縁膜３０５Ａをシリコン基板
３００上に形成する。これにより、分離幅ｂ３が上下方
向に一定である垂直形状部３０５Ａ１と、該垂直形状部
３０５Ａ１の下側に形成され且つ分離幅ｂ３が下方に向
かうにつれて小さくなっていく逆テーパ形状部３０５Ａ
２とを備えた素子分離絶縁膜３０５Ａが形成される。

【０１１７】尚、素子分離絶縁膜３０５Ａの逆テーパ形
状部３０５Ａ２の側面はシリコン基板３００の表面に対
して９５〜１０５°程度の角度をなす。また、素子分離
絶縁膜３０５Ａの垂直形状部３０５Ａ１の厚さは５０ｎ
ｍであり、素子分離絶縁膜３０５Ａの逆テーパ形状部３
０５Ａ２の厚さは２００ｎｍである。

【０１１８】次に、シリコン基板３００の表面に形成さ
れている自然酸化膜を除去することによって、シリコン
基板３００の表面を清浄化した後、図７（ａ）に示すよ
うに、シリコン基板３００における素子分離絶縁膜３０
５Ａにより囲まれた領域（つまり素子形成領域）の上
に、例えば膜厚１００ｎｍのノンドープの第１のシリコ
ン層３０６を選択エピタキシャル成長により形成する。
このとき、素子分離絶縁膜３０５Ａにおける第１のシリ
コン層３０６と接する部分が逆テーパ形状部３０５Ａ２
であるため、第１のシリコン層３０６における素子分離
絶縁膜３０５Ａの近傍部分の表面の結晶方位を、シリコ
ン基板３００の表面の結晶方位、具体的には（１００）
と一致させることができる。すなわち、ファセット形成
を防止しつつ、第１のシリコン層３０６を選択エピタキ
シャル成長により形成できる。

【０１１９】次に、図７（ｂ）に示すように、ＮＭＯＳ
ＦＥＴ形成領域以外の他の部分を覆う第２のレジストパ
ターン３０７を用いて第１のシリコン層３０６に対し
て、例えばボロン等のｐ型不純物をイオン注入して、第
１のシリコン層３０６におけるＮＭＯＳＦＥＴ形成領域
にｐ型高濃度不純物層３０６ａを形成する。このとき、
第１のシリコン層３０６におけるＮＭＯＳＦＥＴ形成領
域のうちの素子分離絶縁膜３０５Ａの近傍にもｐ型高濃
度不純物層３０６ａを形成するために、ｐ型不純物のイ
オン注入において角度注入を用いる。

【０１２０】次に、イオン注入に起因してｐ型高濃度不
純物層３０６ａに生じた欠陥を回復するための熱処理を
行なった後、図７（ｃ）に示すように、ｐ型高濃度不純
物層３０６ａの上を含む第１のシリコン層３０６の上に
例えば膜厚１２０ｎｍのノンドープの第２のシリコン層
３０８を、その上面が素子分離絶縁膜３０５Ａの垂直形
状部３０５Ａ１まで達するように選択エピタキシャル成
長により形成する。このとき、第２のシリコン層３０８
における垂直形状部３０５Ａ１と接する部分の厚さは２
０ｎｍである。言い換えると、素子分離絶縁膜３０５Ａ
における第２のシリコン層３０８と接する部分のほとん
どが逆テーパ形状部３０５Ａ２であるため、第２のシリ
コン層３０８における素子分離絶縁膜３０５Ａの近傍部
分の表面の結晶方位を、シリコン基板３００の表面の結
晶方位、具体的には（１００）と一致させることができ
る。すなわち、ファセット形成を防止しつつ、第２のシ
リコン層３０８を選択エピタキシャル成長により形成で
きる。

【０１２１】次に、図７（ｄ）に示すように、第２のシ
リコン層３０８におけるＮＭＯＳＦＥＴ形成領域の上
に、ゲート絶縁膜３０９を介して、例えばタングステン
からなるメタルゲート電極３１０を形成すると共にメタ
ルゲート電極３１０の側面に絶縁性のサイドウォール３
１１を形成する。また、第２のシリコン層３０８におけ
るＮＭＯＳＦＥＴ形成領域の表面部に、ＬＤＤ領域又は
エクステンション領域となるｎ型不純物層３１２、及び
ソース領域又はドレイン領域となるｎ型高濃度不純物層
３１３を形成する。これにより、ＮＭＯＳ型トランジス
タが完成する。その後、ＮＭＯＳ型トランジスタが形成
されたシリコン基板３００の上に層間絶縁膜３１４を形
成した後、層間絶縁膜３１４にｎ型高濃度不純物層３１
３と接続するコンタクト３１５を形成すると共に層間絶
縁膜３１４の上にコンタクト３１５と接続する金属配線
３１６を形成して、第３の実施形態に係る半導体装置の
形成を完了する。

【０１２２】以上に説明したように、第３の実施形態に
よると、シリコン基板３００の上に、垂直形状部３０５
Ａ１とその下側の逆テーパ形状部３０５Ａ２とを有する
素子分離絶縁膜３０５Ａを形成した後、シリコン基板３
００における素子分離絶縁膜３０５Ａにより囲まれた素
子形成領域の上に、ＭＯＳ型トランジスタの活性領域と
なる半導体層、具体的には、第１のシリコン層３０６及
び第２のシリコン層３０８を選択エピタキシャル成長に
より形成する。このため、半導体層を、その大部分が素
子分離絶縁膜３０５Ａの逆テーパ形状部３０５Ａ２と接
するように形成することにより、半導体層における素子
分離絶縁膜３０５Ａの近傍部分の表面の結晶方位を、シ
リコン基板３００の表面の結晶方位と一致させることが
できる。従って、半導体層の膜厚が１００ｎｍ以上であ
っても、半導体層における素子分離絶縁膜３０５Ａの近
傍部分にファセットが形成されることがないので、ゲー
ト絶縁膜３０９の信頼性劣化を防止することができる。
また、プロセスばらつき等に起因して、選択エピタキシ
ャル成長により形成された半導体層の膜厚が半導体装置
毎にばらつく場合にも、素子分離絶縁膜３０５Ａにおけ
る半導体層（具体的には、第２のシリコン層３０８）の
上部と接する部分が垂直形状部３０５Ａ１であるので、
チャネル幅の変動を防止してトランジスタ特性のばらつ
きをなくすことができる。

【０１２３】また、第３の実施形態によると、シリコン
基板３００の上に第１の絶縁膜３０２を形成した後、素
子分離形成領域に開口部を有する第１のレジストパター
ン３０３を用いて第１の絶縁膜３０２に対してエッチン
グを行なって、溝部３０４をその幅ａ３が下方に向かう
につれて一定を保った後に小さくなっていくように形成
し、その後、溝部３０４に第２の絶縁膜３０５を埋め込
んだ後、第１の絶縁膜３０２を除去して、第２の絶縁膜
３０５よりなり且つ垂直形状部３０５Ａ１と逆テーパ形
状部３０５Ａ２とを有する素子分離絶縁膜３０５Ａを形
成する。このため、例えば第１の絶縁膜３０２としてシ
リコン窒化膜を用いる場合、エッチングガスとして例え
ばＣＨＦ₃、ＣＦ₄及びＯ₂の混合ガスを、エッチング
工程の前半では流量比１：１：０．２程度の条件下で用
いると共にエッチング工程の後半では流量比４：１：
０．５程度の条件下で用いることにより、第１の絶縁膜
３０２を、その側面上部がシリコン基板３００の表面に
対して約９０°の角度をなすと共にその側面下部がシリ
コン基板３００の表面に対して７５〜８５°程度の角度
をなすようにパターン化できる。すなわち、工程数を増
やすことなく、溝部３０４をその幅ａ３が下方に向かう
につれて一定を保った後に小さくなっていくように簡単
に形成できるので、溝部３０４に素子分離絶縁膜３０５
Ａとなる絶縁膜を埋め込むことにより、垂直形状部３０
５Ａ１と逆テーパ形状部３０５Ａ２とを有する素子分離
絶縁膜３０５Ａを簡単に形成することができる。

【０１２４】また、第３の実施形態によると、シリコン
基板３００におけるＮＭＯＳＦＥＴ形成領域の上にノン
ドープの第１のシリコン層３０６を選択エピタキシャル
成長により形成した後、第１のシリコン層３０６中にｐ
型高濃度不純物層３０６ａを形成し、その後、第１のシ
リコン層３０６の上にノンドープの第２のシリコン層３
０８を選択エピタキシャル成長により形成する。このた
め、ＭＯＳ型トランジスタのチャネル領域となる第２の
シリコン層３０８つまり低濃度不純物層の膜厚をしきい
値電圧の低減に必要な値に制御しつつ、素子分離絶縁膜
３０５Ａの分離深さを深くして分離耐圧を向上させるこ
とができる。また、第１のシリコン層３０６つまりｐ型
高濃度不純物層３０６ａを制御性よく形成することがで
きる。

【０１２５】また、第３の実施形態によると、ゲート電
極としてメタルゲート電極３１０を用いているため、ゲ
ート電極の空乏化を防止してゲート絶縁膜の実効膜厚を
薄くすることができる。

【０１２６】尚、第３の実施形態において、シリコン基
板３００としてｐ型シリコン基板を用いたが、これに代
えて、ｎ型又はノンドープのシリコン基板にｐ型ウェル
領域を形成して用いてもよい。

【０１２７】また、第３の実施形態において、シリコン
基板３００の主面として（１００）面を用いたが、これ
に代えて、（１１１）面等を用いてもよい。

【０１２８】また、第３の実施形態において、メタルゲ
ート電極３１０の材料としてタングステンを用いたが、
これに代えて、他のミッドギャップ金属、例えばモリブ
デン、タンタル又は窒化チタン等を用いてもよい。

【０１２９】また、第３の実施形態において、ＭＯＳ型
トランジスタのチャネル領域となる第２のシリコン層３
０８の膜厚は１２０ｎｍであったが、該膜厚は１００ｎ
ｍ以上であることが好ましい。このようにすると、ＭＯ
Ｓ型トランジスタのしきい値電圧を十分に低い値に設定
することができる。

【０１３０】また、第３の実施形態において、第２のシ
リコン層３０８における素子分離絶縁膜３０５Ａの垂直
形状部３０５Ａ１と接する部分の厚さを２０ｎｍとした
が、これに限られず、該厚さを、第１のシリコン層３０
６若しくは第２のシリコン層３０８の選択エピタキシャ
ル成長における制御性又はＭＯＳ型トランジスタのチャ
ネル領域の厚さ等に基づき適切な値に設定することが好
ましい。

【０１３１】また、第３の実施形態において、素子分離
絶縁膜３０５Ａの逆テーパ形状部３０５Ａ２の側面がシ
リコン基板３００の表面に対して９５〜１０５°程度の
角度をなすことが好ましい。このようにすると、選択エ
ピタキシャル成長により形成された半導体層における素
子分離絶縁膜３０５Ａの近傍部分にファセットが形成さ
れる事態を確実に防止することができる。また、素子分
離絶縁膜３０５Ａの下部の幅が過度に小さくなることが
ないので、分離耐圧の低下を防止することができる。

【０１３２】また、第３の実施形態において、素子分離
絶縁膜３０５Ａの下部はシリコン基板３００の表面部に
設けられた溝部に埋め込まれ、該溝部の幅は上下方向に
一定であるか又は下方に向かうにつれて大きくなってい
くことが好ましい。このようにすると、素子分離絶縁膜
３０５Ａの分離深さを、選択エピタキシャル成長によっ
て形成される半導体層の膜厚とは独立して制御できるの
で、素子分離絶縁膜３０５Ａの分離深さを深くして分離
耐圧を向上させることができる。また、この場合、素子
分離絶縁膜３０５Ａの形成後、シリコン基板３００にお
けるＮＭＯＳＦＥＴ形成領域の表面部にｐ型高濃度不純
物層を形成し、その後、該ｐ型高濃度不純物層の上にノ
ンドープのシリコン層を選択エピタキシャル成長により
形成することによって、ＭＯＳ型トランジスタのチャネ
ル領域となるシリコン層つまり低濃度不純物層の膜厚を
しきい値電圧の低減に必要な値に制御しつつ、該低濃度
不純物層を簡単に形成することができる。

【０１３３】また、第３の実施形態において、シリコン
基板３００におけるＮＭＯＳＦＥＴ形成領域の上にノン
ドープの第１のシリコン層３０６を選択エピタキシャル
成長により形成した後、第１のシリコン層３０６中にｐ
型高濃度不純物層３０６ａを形成し、その後、第１のシ
リコン層３０６の上にノンドープの第２のシリコン層３
０８を選択エピタキシャル成長により形成したが、これ
に代えて、シリコン基板３００におけるＮＭＯＳＦＥＴ
形成領域の表面部に第１のｐ型高濃度不純物層を形成し
た後、第１のｐ型高濃度不純物層の上にノンドープの第
１のシリコン層を選択エピタキシャル成長により形成
し、その後、第１のｐ型高濃度不純物層に含まれるｐ型
不純物を第１のシリコン層に固相拡散させた後、第１の
シリコン層の上にノンドープの第２のシリコン層を選択
エピタキシャル成長により形成してもよい。

【０１３４】また、第３の実施形態において、第１の絶
縁膜３０２としてシリコン窒化膜を用いると共に第２の
絶縁膜３０５としてシリコン酸化膜を用いたが、これに
限られず、第１の絶縁膜３０２と第２の絶縁膜３０５と
してエッチング選択比を有する異なる絶縁性材料膜をそ
れぞれ用いることが好ましい。

【０１３５】また、第３の実施形態において、ＮＭＯＳ
型トランジスタを形成したが、これに代えて、ＰＭＯＳ
型トランジスタを形成してもよいし、又は、レジストパ
ターン形成工程又はイオン注入工程等を必要に応じて追
加してＮＭＯＳ型トランジスタとＰＭＯＳ型トランジス
タとを同一基板上に形成することにより、ＣＭＯＳ型ト
ランジスタを形成してもよい。

【０１３６】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置及びその製造方法について、
ＮＭＯＳ型トランジスタを例として図面を参照しながら
説明する。

【０１３７】図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）
及び図１０（ａ）〜（ｃ）は、第４の実施形態に係る半
導体装置の製造方法の各工程を示す断面図である。

【０１３８】まず、図８（ａ）に示すように、例えば
（１００）面を主面とするｐ型のシリコン基板４００上
に、例えば膜厚５ｎｍのシリコン酸化膜からなる第１の
保護膜４０１、例えば膜厚２５０ｎｍのシリコン窒化膜
からなる第１の絶縁膜４０２、及び例えば膜厚５０ｎｍ
のシリコン酸化膜からなる第２の保護膜４０３を順次形
成した後、第２の保護膜４０３の上に素子形成領域を覆
う第１のレジストパターン４０４、言い換えると、素子
分離形成領域に開口部を有する第１のレジストパターン
４０４を形成する。尚、ＮＭＯＳＦＥＴ形成領域は素子
形成領域の一部であり、素子分離形成領域は素子形成領
域を囲むように設けられている。

【０１３９】次に、図８（ｂ）に示すように、第１のレ
ジストパターン４０４をマスクとして第２の保護膜４０
３及び第１の絶縁膜４０２に対して順次ドライエッチン
グを行なって、溝部４０５をその幅ａ４が上下方向に一
定になるように形成する。このとき、第２の保護膜４０
３つまりシリコン酸化膜に対するドライエッチングにお
いては、エッチングガスとして例えばＣＨＦ₃、Ｃ
Ｆ₄、Ａｒ及びＯ₂の混合ガスを流量比（ＣＨＦ₃：Ｃ
Ｆ₄：Ａｒ：Ｏ₂＝）１：１：４：０．５程度の条件下
で用いる。また、第１の絶縁膜４０２つまりシリコン窒
化膜に対するドライエッチングにおいては、エッチング
ガスとして例えばＣＨＦ₃、ＣＦ₄及びＯ₂の混合ガス
を流量比（ＣＨＦ₃：ＣＦ₄：Ｏ₂＝）１：１：０．２程
度の条件下で用いる。これにより、第１の絶縁膜４０２
を、その側面がシリコン基板４００の表面に対してほぼ
９０°の角度をなすようにパターン化でき、それによっ
て溝部４０５をその幅ａ４が上下方向に一定になるよう
に形成することができる。

【０１４０】次に、第１のレジストパターン４０４を除
去した後、図８（ｃ）に示すように、溝部４０５を含む
第２の保護膜４０３の上に、例えば膜厚３０ｎｍのシリ
コン窒化膜からなる第２の絶縁膜４０６を堆積する。

【０１４１】次に、図８（ｄ）に示すように、第２の絶
縁膜４０６に対して異方性ドライエッチングによるエッ
チバックを行なって、溝部４０５の壁面に第２の絶縁膜
４０６よりなる第１のサイドウォール４０６ａを形成す
る。

【０１４２】次に、図９（ａ）に示すように、第２の保
護膜４０３をマスクとして、第１のサイドウォール４０
６ａに対してエッチングを行なって、第１のサイドウォ
ール４０６ａの上端を第１の絶縁膜４０２の上面よりも
５０ｎｍ程度低くする。これにより、第１のサイドウォ
ール４０６ａが形成された溝部４０５の幅ａ４’は下方
に向かうにつれて一定を保った後に小さくなっていく。

【０１４３】次に、第１の保護膜４０１における溝部４
０５に露出する部分、及び第２の保護膜４０３を除去し
た後、図９（ｂ）に示すように、第１の絶縁膜４０２の
上に、第１のサイドウォール４０６ａが形成された溝部
４０５が完全に埋まるように例えばシリコン酸化膜から
なる第３の絶縁膜４０７を堆積し、その後、例えばＣＭ
Ｐ法により溝部４０５の外側の第３の絶縁膜４０７を除
去する。

【０１４４】次に、第１の絶縁膜４０２、第１のサイド
ウォール４０６ａ及び第１の保護膜４０１を除去して、
図９（ｃ）に示すように、第３の絶縁膜４０７よりなる
素子分離絶縁膜４０７Ａをシリコン基板４００上に形成
する。これにより、分離幅ｂ４が上下方向に一定である
垂直形状部４０７Ａ１と、該垂直形状部４０７Ａ１の下
側に形成され且つ分離幅ｂ４が下方に向かうにつれて小
さくなっていく逆テーパ形状部４０７Ａ２とを備えた素
子分離絶縁膜４０７Ａが形成される。

【０１４５】尚、素子分離絶縁膜４０７Ａの垂直形状部
４０７Ａ１の厚さは５０ｎｍであり、素子分離絶縁膜４
０７Ａの逆テーパ形状部４０７Ａ２の厚さは２００ｎｍ
である。

【０１４６】次に、シリコン基板４００の表面に形成さ
れている自然酸化膜を除去することによって、シリコン
基板４００の表面を清浄化した後、図９（ｄ）に示すよ
うに、シリコン基板４００における素子分離絶縁膜４０
７Ａにより囲まれた領域（つまり素子形成領域）の上
に、例えば膜厚１００ｎｍのノンドープの第１のシリコ
ン層４０８を選択エピタキシャル成長により形成する。
このとき、素子分離絶縁膜４０７Ａにおける第１のシリ
コン層４０８と接する部分が逆テーパ形状部４０７Ａ２
であるため、第１のシリコン層４０８における素子分離
絶縁膜４０７Ａの近傍部分の表面の結晶方位を、シリコ
ン基板４００の表面の結晶方位、具体的には（１００）
と一致させることができる。すなわち、ファセット形成
を防止しつつ、第１のシリコン層４０８を選択エピタキ
シャル成長により形成できる。

【０１４７】次に、図１０（ａ）に示すように、ＮＭＯ
ＳＦＥＴ形成領域以外の他の部分を覆う第２のレジスト
パターン４０９を用いて第１のシリコン層４０８に対し
て、例えばボロン等のｐ型不純物をイオン注入して、第
１のシリコン層４０８におけるＮＭＯＳＦＥＴ形成領域
にｐ型高濃度不純物層４０８ａを形成する。このとき、
第１のシリコン層４０８におけるＮＭＯＳＦＥＴ形成領
域のうちの素子分離絶縁膜４０７Ａの近傍にもｐ型高濃
度不純物層４０８ａを形成するために、ｐ型不純物のイ
オン注入において角度注入を用いる。

【０１４８】次に、イオン注入に起因してｐ型高濃度不
純物層４０８ａに生じた欠陥を回復するための熱処理を
行なった後、図１０（ｂ）に示すように、ｐ型高濃度不
純物層４０８ａの上を含む第１のシリコン層４０８の上
に例えば膜厚１２０ｎｍのノンドープの第２のシリコン
層４１０を、その上面が素子分離絶縁膜４０７Ａの垂直
形状部４０７Ａ１まで達するように選択エピタキシャル
成長により形成する。このとき、第２のシリコン層４１
０における垂直形状部４０７Ａ１と接する部分の厚さは
２０ｎｍである。言い換えると、素子分離絶縁膜４０７
Ａにおける第２のシリコン層４１０と接する部分のほと
んどが逆テーパ形状部４０７Ａ２であるため、第２のシ
リコン層４１０における素子分離絶縁膜４０７Ａの近傍
部分の表面の結晶方位を、シリコン基板４００の表面の
結晶方位、具体的には（１００）と一致させることがで
きる。すなわち、ファセット形成を防止しつつ、第２の
シリコン層４１０を選択エピタキシャル成長により形成
できる。

【０１４９】次に、図１０（ｃ）に示すように、第２の
シリコン層４１０におけるＮＭＯＳＦＥＴ形成領域の上
に、ゲート絶縁膜４１１を介して、例えばタングステン
からなるメタルゲート電極４１２を形成すると共にメタ
ルゲート電極４１２の側面に絶縁性の第２のサイドウォ
ール４１３を形成する。また、第２のシリコン層４１０
におけるＮＭＯＳＦＥＴ形成領域の表面部に、ＬＤＤ領
域又はエクステンション領域となるｎ型不純物層４１
４、及びソース領域又はドレイン領域となるｎ型高濃度
不純物層４１５を形成する。これにより、ＮＭＯＳ型ト
ランジスタが完成する。その後、ＮＭＯＳ型トランジス
タが形成されたシリコン基板４００の上に層間絶縁膜４
１６を形成した後、層間絶縁膜４１６にｎ型高濃度不純
物層４１５と接続するコンタクト４１７を形成すると共
に層間絶縁膜４１６の上にコンタクト４１７と接続する
金属配線４１８を形成して、第４の実施形態に係る半導
体装置の形成を完了する。

【０１５０】以上に説明したように、第４の実施形態に
よると、シリコン基板４００の上に、垂直形状部４０７
Ａ１とその下側の逆テーパ形状部４０７Ａ２とを有する
素子分離絶縁膜４０７Ａを形成した後、シリコン基板４
００における素子分離絶縁膜４０７Ａにより囲まれた素
子形成領域の上に、ＭＯＳ型トランジスタの活性領域と
なる半導体層、具体的には、第１のシリコン層４０８及
び第２のシリコン層４１０を選択エピタキシャル成長に
より形成する。このため、半導体層を、その大部分が素
子分離絶縁膜４０７Ａの逆テーパ形状部４０７Ａ２と接
するように形成することにより、半導体層における素子
分離絶縁膜４０７Ａの近傍部分の表面の結晶方位を、シ
リコン基板４００の表面の結晶方位と一致させることが
できる。従って、半導体層の膜厚が１００ｎｍ以上であ
っても、半導体層における素子分離絶縁膜４０７Ａの近
傍部分にファセットが形成されることがないので、ゲー
ト絶縁膜４１１の信頼性劣化を防止することができる。
また、プロセスばらつき等に起因して、選択エピタキシ
ャル成長により形成された半導体層の膜厚が半導体装置
毎にばらつく場合にも、素子分離絶縁膜４０７Ａにおけ
る半導体層（具体的には、第２のシリコン層４１０）の
上部と接する部分が垂直形状部４０７Ａ１であるので、
チャネル幅の変動を防止してトランジスタ特性のばらつ
きをなくすことができる。

【０１５１】また、第４の実施形態によると、シリコン
基板４００の上に第１の絶縁膜４０２を形成した後、素
子分離形成領域に開口部を有する第１のレジストパター
ン４０４を用いて第１の絶縁膜４０２に対してエッチン
グを行なって、溝部４０５をその幅ａ４が上下方向に一
定になるように形成し、その後、溝部４０５を含む第１
の絶縁膜４０２の上に第２の絶縁膜４０６を形成した
後、第２の絶縁膜４０６に対してエッチングを行なっ
て、溝部４０５の壁面に第２の絶縁膜４０６よりなり且
つ第１の絶縁膜４０２の上面よりも低い上端を有する第
１のサイドウォール４０６ａを形成し、その後、第１の
サイドウォール４０６ａが形成された溝部４０５に第３
の絶縁膜４０７を埋め込んだ後、第１の絶縁膜４０２及
び第１のサイドウォール４０６ａを除去して、第３の絶
縁膜４０７よりなり且つ垂直形状部４０７Ａ１と逆テー
パ形状部４０７Ａ２とを有する素子分離絶縁膜４０７Ａ
を形成する。このため、第１のサイドウォール４０６ａ
の形状つまり第２の絶縁膜４０６の堆積膜厚等を変化さ
せることによって、素子分離絶縁膜４０７Ａの形状を簡
単に制御することができる。

【０１５２】また、第４の実施形態によると、シリコン
基板４００におけるＮＭＯＳＦＥＴ形成領域の上にノン
ドープの第１のシリコン層４０８を選択エピタキシャル
成長により形成した後、第１のシリコン層４０８中にｐ
型高濃度不純物層４０８ａを形成し、その後、第１のシ
リコン層４０８の上にノンドープの第２のシリコン層４
１０を選択エピタキシャル成長により形成する。このた
め、ＭＯＳ型トランジスタのチャネル領域となる第２の
シリコン層４１０つまり低濃度不純物層の膜厚をしきい
値電圧の低減に必要な値に制御しつつ、素子分離絶縁膜
４０７Ａの分離深さを深くして分離耐圧を向上させるこ
とができる。また、第１のシリコン層４０８つまりｐ型
高濃度不純物層４０８ａを制御性よく形成することがで
きる。

【０１５３】また、第４の実施形態によると、ゲート電
極としてメタルゲート電極４１２を用いているため、ゲ
ート電極の空乏化を防止してゲート絶縁膜の実効膜厚を
薄くすることができる。

【０１５４】尚、第４の実施形態において、シリコン基
板４００としてｐ型シリコン基板を用いたが、これに代
えて、ｎ型又はノンドープのシリコン基板にｐ型ウェル
領域を形成して用いてもよい。

【０１５５】また、第４の実施形態において、シリコン
基板４００の主面として（１００）面を用いたが、これ
に代えて、（１１１）面等を用いてもよい。

【０１５６】また、第４の実施形態において、メタルゲ
ート電極４１２の材料としてタングステンを用いたが、
これに代えて、他のミッドギャップ金属、例えばモリブ
デン、タンタル又は窒化チタン等を用いてもよい。

【０１５７】また、第４の実施形態において、ＭＯＳ型
トランジスタのチャネル領域となる第２のシリコン層４
１０の膜厚は１２０ｎｍであったが、該膜厚は１００ｎ
ｍ以上であることが好ましい。このようにすると、ＭＯ
Ｓ型トランジスタのしきい値電圧を十分に低い値に設定
することができる。

【０１５８】また、第４の実施形態において、第２のシ
リコン層４１０における素子分離絶縁膜４０７Ａの垂直
形状部４０７Ａ１と接する部分の厚さを２０ｎｍとした
が、これに限られず、該厚さを、第１のシリコン層４０
８若しくは第２のシリコン層４１０の選択エピタキシャ
ル成長における制御性又はＭＯＳ型トランジスタのチャ
ネル領域の厚さ等に基づき適切な値に設定することが好
ましい。

【０１５９】また、第４の実施形態において、素子分離
絶縁膜４０７Ａの逆テーパ形状部４０７Ａ２の側面がシ
リコン基板４００の表面に対して９５〜１０５°程度の
角度をなすことが好ましい。このようにすると、選択エ
ピタキシャル成長により形成された半導体層における素
子分離絶縁膜４０７Ａの近傍部分にファセットが形成さ
れる事態を確実に防止することができる。また、素子分
離絶縁膜４０７Ａの下部の幅が過度に小さくなることが
ないので、分離耐圧の低下を防止することができる。

【０１６０】また、第４の実施形態において、素子分離
絶縁膜４０７Ａの下部はシリコン基板４００の表面部に
設けられた溝部に埋め込まれ、該溝部の幅は上下方向に
一定であるか又は下方に向かうにつれて大きくなってい
くことが好ましい。このようにすると、素子分離絶縁膜
４０７Ａの分離深さを、選択エピタキシャル成長によっ
て形成される半導体層の膜厚とは独立して制御できるの
で、素子分離絶縁膜４０７Ａの分離深さを深くして分離
耐圧を向上させることができる。また、この場合、素子
分離絶縁膜４０７Ａの形成後、シリコン基板４００にお
けるＮＭＯＳＦＥＴ形成領域の表面部にｐ型高濃度不純
物層を形成し、その後、該ｐ型高濃度不純物層の上にノ
ンドープのシリコン層を選択エピタキシャル成長により
形成することによって、ＭＯＳ型トランジスタのチャネ
ル領域となるシリコン層つまり低濃度不純物層の膜厚を
しきい値電圧の低減に必要な値に制御しつつ、該低濃度
不純物層を簡単に形成することができる。

【０１６１】また、第４の実施形態において、シリコン
基板４００におけるＮＭＯＳＦＥＴ形成領域の上にノン
ドープの第１のシリコン層４０８を選択エピタキシャル
成長により形成した後、第１のシリコン層４０８中にｐ
型高濃度不純物層４０８ａを形成し、その後、第１のシ
リコン層４０８の上にノンドープの第２のシリコン層４
１０を選択エピタキシャル成長により形成したが、これ
に代えて、シリコン基板４００におけるＮＭＯＳＦＥＴ
形成領域の表面部に第１のｐ型高濃度不純物層を形成し
た後、第１のｐ型高濃度不純物層の上にノンドープの第
１のシリコン層を選択エピタキシャル成長により形成
し、その後、第１のｐ型高濃度不純物層に含まれるｐ型
不純物を第１のシリコン層に固相拡散させた後、第１の
シリコン層の上にノンドープの第２のシリコン層を選択
エピタキシャル成長により形成してもよい。

【０１６２】また、第４の実施形態において、第１の絶
縁膜４０２又は第２の絶縁膜４０６としてシリコン窒化
膜を用いると共に第３の絶縁膜４０７としてシリコン酸
化膜を用いたが、これに限られず、第１の絶縁膜４０２
又は第２の絶縁膜４０６と第３の絶縁膜４０７としてエ
ッチング選択比を有する異なる絶縁性材料膜をそれぞれ
用いることが好ましい。

【０１６３】また、第４の実施形態において、ＮＭＯＳ
型トランジスタを形成したが、これに代えて、ＰＭＯＳ
型トランジスタを形成してもよいし、又は、レジストパ
ターン形成工程又はイオン注入工程等を必要に応じて追
加してＮＭＯＳ型トランジスタとＰＭＯＳ型トランジス
タとを同一基板上に形成することにより、ＣＭＯＳ型ト
ランジスタを形成してもよい。

【０１６４】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体装置及びその製造方法について、
ＮＭＯＳ型トランジスタを例として図面を参照しながら
説明する。

【０１６５】図１１（ａ）〜（ｄ）、図１２（ａ）〜
（ｄ）及び図１３（ａ）〜（ｃ）は、第５の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。

【０１６６】まず、図１１（ａ）に示すように、例えば
（１００）面を主面とするｐ型のシリコン基板５００上
に、例えば膜厚５ｎｍのシリコン酸化膜からなる第１の
保護膜５０１、例えば膜厚１５０ｎｍのシリコン窒化膜
からなる第１の絶縁膜５０２、及び例えば膜厚５０ｎｍ
のシリコン酸化膜からなる第２の保護膜５０３を順次形
成した後、第２の保護膜５０３の上に素子形成領域を覆
う第１のレジストパターン５０４、言い換えると、素子
分離形成領域に開口部を有する第１のレジストパターン
５０４を形成する。尚、ＮＭＯＳＦＥＴ形成領域は素子
形成領域の一部であり、素子分離形成領域は素子形成領
域を囲むように設けられている。

【０１６７】次に、図１１（ｂ）に示すように、第１の
レジストパターン５０４をマスクとして第２の保護膜５
０３及び第１の絶縁膜５０２に対して順次ドライエッチ
ングを行なって、第１の溝部５０５をその幅ａ５が上下
方向に一定になるように形成する。このとき、第２の保
護膜５０３つまりシリコン酸化膜に対するドライエッチ
ングにおいては、エッチングガスとして例えばＣＨ
Ｆ₃、ＣＦ₄、Ａｒ及びＯ ₂の混合ガスを流量比（ＣＨ
Ｆ₃：ＣＦ₄：Ａｒ：Ｏ₂＝）１：１：４：０．５程度
の条件下で用いる。また、第１の絶縁膜５０２つまりシ
リコン窒化膜に対するドライエッチングにおいては、エ
ッチングガスとして例えばＣＨＦ₃、ＣＦ₄及びＯ₂の
混合ガスを流量比（ＣＨＦ₃：ＣＦ₄：Ｏ₂＝）１：１：
０．２程度の条件下で用いる。これにより、第１の絶縁
膜５０２を、その側面がシリコン基板５００の表面に対
してほぼ９０°の角度をなすようにパターン化でき、そ
れによって第１の溝部５０５をその幅ａ５が上下方向に
一定になるように形成することができる。

【０１６８】次に、第１のレジストパターン５０４を除
去した後、図１１（ｃ）に示すように、第１の溝部５０
５を含む第２の保護膜５０３の上に、例えば膜厚３０ｎ
ｍのシリコン窒化膜からなる第２の絶縁膜５０６を堆積
する。

【０１６９】次に、図１１（ｄ）に示すように、第２の
絶縁膜５０６に対して異方性ドライエッチングによるエ
ッチバックを行なって、第１の溝部５０５の壁面に第２
の絶縁膜５０６よりなる第１のサイドウォール５０６ａ
を形成する。

【０１７０】次に、図１２（ａ）に示すように、第２の
保護膜５０３をマスクとして、第１のサイドウォール５
０６ａに対してエッチングを行なって、第１のサイドウ
ォール５０６ａの上端を第１の絶縁膜５０２の上面より
も５０ｎｍ程度低くする。これにより、第１のサイドウ
ォール５０６ａが形成された第１の溝部５０５の幅ａ
５’は下方に向かうにつれて一定を保った後に小さくな
っていく。

【０１７１】次に、第１の保護膜４０１における第１の
溝部５０５に露出する部分を除去した後、図１２（ｂ）
に示すように、第２の保護膜５０３及び第１のサイドウ
ォール５０６ａをマスクとしてシリコン基板５００に対
してエッチングを行なって、シリコン基板５００の表面
部における第１のサイドウォール５０６により囲まれた
領域に、深さ１００ｎｍの第２の溝部５０７をその幅ａ
６が上下方向に一定になるように又は下方に向かうにつ
れて大きくなっていくように形成する。

【０１７２】次に、第２の保護膜５０３を除去した後、
図１２（ｃ）に示すように、第１の絶縁膜５０２の上
に、第１のサイドウォール５０６ａが形成された第１の
溝部５０５及び第２の溝部５０７が完全に埋まるように
例えばシリコン酸化膜からなる第３の絶縁膜５０８を堆
積し、その後、例えばＣＭＰ法により第１の溝部５０５
の外側の第３の絶縁膜５０８を除去する。

【０１７３】次に、第１の絶縁膜５０２、第１のサイド
ウォール５０６ａ及び第１の保護膜５０１を除去して、
図１２（ｄ）に示すように、第３の絶縁膜５０８よりな
る素子分離絶縁膜５０８Ａをシリコン基板５００上に形
成する。これにより、分離幅ｂ５が上下方向に一定であ
る垂直形状部５０８Ａ１と、該垂直形状部５０８Ａ１の
下側に形成され且つ分離幅ｂ５が下方に向かうにつれて
小さくなっていく逆テーパ形状部５０８Ａ２と、該逆テ
ーパ形状部５０８Ａ２の下側に形成され且つ第２の溝部
５０７に埋め込まれた埋め込み部５０８Ａ３とを備えた
素子分離絶縁膜５０８Ａが形成される。

【０１７４】尚、素子分離絶縁膜５０８Ａの垂直形状部
５０８Ａ１の厚さは５０ｎｍであり、素子分離絶縁膜５
０８Ａの逆テーパ形状部５０８Ａ２の厚さは１００ｎｍ
であり、素子分離絶縁膜５０８Ａの埋め込み部５０８Ａ
３の厚さは１００ｎｍである。

【０１７５】次に、図１３（ａ）に示すように、ＮＭＯ
ＳＦＥＴ形成領域以外の他の部分を覆う第２のレジスト
パターン５０９を用いてシリコン基板５００に対して、
例えばボロン等のｐ型不純物をイオン注入して、シリコ
ン基板５００におけるＮＭＯＳＦＥＴ形成領域の表面部
に第１のｐ型高濃度不純物層５１０を形成する。このと
き、シリコン基板５００におけるＮＭＯＳＦＥＴ形成領
域のうちの素子分離絶縁膜５０８Ａの近傍にも第１のｐ
型高濃度不純物層５１０を形成するために、ｐ型不純物
のイオン注入において角度注入を用いる。

【０１７６】次に、イオン注入に起因して第１のｐ型高
濃度不純物層５１０に生じた欠陥を回復するための熱処
理を行なうと共に、第１のｐ型高濃度不純物層５１０の
表面を含むシリコン基板５００の表面に形成されている
自然酸化膜を除去することによってシリコン基板５００
の表面を清浄化した後、図１３（ｂ）に示すように、シ
リコン基板５００における素子分離絶縁膜５０８Ａによ
り囲まれた領域（つまり素子形成領域）の上に、例えば
膜厚１２０ｎｍのノンドープのシリコン層５１１を、そ
の上面が素子分離絶縁膜５０８Ａの垂直形状部５０８Ａ
１まで達するように選択エピタキシャル成長により形成
する。このとき、シリコン層５１１における垂直形状部
５０８Ａ１と接する部分の厚さは２０ｎｍである。言い
換えると、素子分離絶縁膜５０８Ａにおけるシリコン層
５１１と接する部分のほとんどが逆テーパ形状部５０８
Ａ２であるため、シリコン層５１１における素子分離絶
縁膜５０８Ａの近傍部分の表面の結晶方位を、シリコン
基板５００の表面の結晶方位、具体的には（１００）と
一致させることができる。すなわち、ファセット形成を
防止しつつ、シリコン層５１１を選択エピタキシャル成
長により形成できる。

【０１７７】尚、シリコン層５１１の形成時に、第１の
ｐ型高濃度不純物層５１０に含まれるｐ型不純物がシリ
コン層５１１に拡散して、シリコン層５１１における第
１のｐ型高濃度不純物層５１０との界面近傍に第２のｐ
型高濃度不純物層５１１ａが形成される。

【０１７８】次に、図１３（ｃ）に示すように、シリコ
ン層５１１におけるＮＭＯＳＦＥＴ形成領域の上に、ゲ
ート絶縁膜５１２を介して、例えばタングステンからな
るメタルゲート電極５１３を形成すると共にメタルゲー
ト電極５１３の側面に絶縁性の第２のサイドウォール５
１４を形成する。また、シリコン層５１１におけるＮＭ
ＯＳＦＥＴ形成領域の表面部に、ＬＤＤ領域又はエクス
テンション領域となるｎ型不純物層５１５、及びソース
領域又はドレイン領域となるｎ型高濃度不純物層５１６
を形成する。これにより、ＮＭＯＳ型トランジスタが完
成する。その後、ＮＭＯＳ型トランジスタが形成された
シリコン基板５００の上に層間絶縁膜５１７を形成した
後、層間絶縁膜５１７にｎ型高濃度不純物層５１６と接
続するコンタクト５１８を形成すると共に層間絶縁膜５
１７の上にコンタクト５１８と接続する金属配線５１９
を形成して、第５の実施形態に係る半導体装置の形成を
完了する。

【０１７９】以上に説明したように、第５の実施形態に
よると、シリコン基板５００の上に、垂直形状部５０８
Ａ１とその下側の逆テーパ形状部５０８Ａ２とを有する
素子分離絶縁膜５０８Ａを形成した後、シリコン基板５
００における素子分離絶縁膜５０８Ａにより囲まれた素
子形成領域の上に、ＭＯＳ型トランジスタの活性領域と
なる半導体層、具体的には、シリコン層５１１を選択エ
ピタキシャル成長により形成する。このため、半導体層
を、その大部分が素子分離絶縁膜５０８Ａの逆テーパ形
状部５０８Ａ２と接するように形成することにより、半
導体層における素子分離絶縁膜５０８Ａの近傍部分の表
面の結晶方位を、シリコン基板５００の表面の結晶方位
と一致させることができる。従って、半導体層の膜厚が
１００ｎｍ以上であっても、半導体層における素子分離
絶縁膜５０８Ａの近傍部分にファセットが形成されるこ
とがないので、ゲート絶縁膜５１２の信頼性劣化を防止
することができる。また、プロセスばらつき等に起因し
て、選択エピタキシャル成長により形成された半導体層
の膜厚が半導体装置毎にばらつく場合にも、素子分離絶
縁膜５０８Ａにおける半導体層（具体的には、シリコン
層５１１）の上部と接する部分が垂直形状部５０８Ａ１
であるので、チャネル幅の変動を防止してトランジスタ
特性のばらつきをなくすことができる。

【０１８０】また、第５の実施形態によると、シリコン
基板５００の上に第１の絶縁膜５０２を形成した後、素
子分離形成領域に開口部を有する第１のレジストパター
ン５０４を用いて第１の絶縁膜５０２に対してエッチン
グを行なって、第１の溝部５０５をその幅ａ５が上下方
向に一定になるように形成し、その後、第１の溝部５０
５を含む第１の絶縁膜５０２の上に第２の絶縁膜５０６
を形成した後、第２の絶縁膜５０６に対してエッチング
を行なって、第１の溝部５０５の壁面に第２の絶縁膜５
０６よりなり且つ第１の絶縁膜５０２の上面よりも低い
上端を有する第１のサイドウォール５０６ａを形成し、
その後、第１のサイドウォール５０６ａが形成された第
１の溝部５０５に第３の絶縁膜５０８を埋め込んだ後、
第１の絶縁膜５０２及び第１のサイドウォール５０６ａ
を除去して、第３の絶縁膜５０８よりなり且つ垂直形状
部５０８Ａ１と逆テーパ形状部５０８Ａ２とを有する素
子分離絶縁膜５０８Ａを形成する。このため、第１のサ
イドウォール５０６ａの形状つまり第２の絶縁膜５０６
の堆積膜厚等を変化させることによって、素子分離絶縁
膜５０８Ａの形状を簡単に制御することができる。

【０１８１】また、第５の実施形態によると、シリコン
基板５００の表面部に第２の溝部５０７をその幅ａ６が
上下方向に一定になるように又は下方に向かうにつれて
大きくなっていくように形成した後、素子分離絶縁膜５
０８Ａを、その下部（埋め込み部５０８Ａ３）が第２の
溝部５０７に埋め込まれるように形成する。このため、
素子分離絶縁膜５０８Ａの分離深さを、選択エピタキシ
ャル成長によって形成される半導体層の膜厚とは独立し
て制御できるので、素子分離絶縁膜５０８Ａの分離深さ
を深くして分離耐圧を向上させることができる。

【０１８２】また、第５の実施形態によると、シリコン
基板５００におけるＮＭＯＳＦＥＴ形成領域の表面部に
第１のｐ型高濃度不純物層５１０を形成した後、第１の
ｐ型高濃度不純物層５１０の上にノンドープのシリコン
層５１１を選択エピタキシャル成長により形成する。こ
のため、ＭＯＳ型トランジスタのチャネル領域となるシ
リコン層５１１つまり低濃度不純物層の膜厚をしきい値
電圧の低減に必要な値に制御しつつ、該低濃度不純物層
を簡単に形成することができる。また、シリコン基板５
００上にＣＭＯＳ型トランジスタを形成する場合、第１
のｐ型高濃度不純物層５１０を形成する工程でイオン注
入のため用いられる第２のレジストパターン５０９を、
ウェル領域を形成するためのイオン注入にも用いること
によって、レジストプロセスを低減して工程を簡単化す
ることができる。

【０１８３】また、第５の実施形態によると、ゲート電
極としてメタルゲート電極５１３を用いているため、ゲ
ート電極の空乏化を防止してゲート絶縁膜の実効膜厚を
薄くすることができる。

【０１８４】尚、第５の実施形態において、シリコン基
板５００としてｐ型シリコン基板を用いたが、これに代
えて、ｎ型又はノンドープのシリコン基板にｐ型ウェル
領域を形成して用いてもよい。

【０１８５】また、第５の実施形態において、シリコン
基板５００の主面として（１００）面を用いたが、これ
に代えて、（１１１）面等を用いてもよい。

【０１８６】また、第５の実施形態において、メタルゲ
ート電極５１３の材料としてタングステンを用いたが、
これに代えて、他のミッドギャップ金属、例えばモリブ
デン、タンタル又は窒化チタン等を用いてもよい。

【０１８７】また、第５の実施形態において、ＭＯＳ型
トランジスタのチャネル領域となるシリコン層５１１の
膜厚は１２０ｎｍであったが、該膜厚は１００ｎｍ以上
であることが好ましい。このようにすると、ＭＯＳ型ト
ランジスタのしきい値電圧を十分に低い値に設定するこ
とができる。

【０１８８】また、第５の実施形態において、シリコン
層５１１における素子分離絶縁膜５０８Ａの垂直形状部
５０８Ａ１と接する部分の厚さを２０ｎｍとしたが、こ
れに限られず、該厚さを、シリコン層５１１の選択エピ
タキシャル成長における制御性又はＭＯＳ型トランジス
タのチャネル領域の厚さ等に基づき適切な値に設定する
ことが好ましい。

【０１８９】また、第５の実施形態において、素子分離
絶縁膜５０８Ａの逆テーパ形状部５０８Ａ２の側面がシ
リコン基板５００の表面に対して９５〜１０５°程度の
角度をなすことが好ましい。このようにすると、選択エ
ピタキシャル成長により形成された半導体層における素
子分離絶縁膜５０８Ａの近傍部分にファセットが形成さ
れる事態を確実に防止することができる。また、素子分
離絶縁膜５０８Ａの下部の幅が過度に小さくなることが
ないので、分離耐圧の低下を防止することができる。

【０１９０】また、第５の実施形態において、第１の絶
縁膜５０２又は第２の絶縁膜５０６としてシリコン窒化
膜を用いると共に第３の絶縁膜５０８としてシリコン酸
化膜を用いたが、これに限られず、第１の絶縁膜５０２
又は第２の絶縁膜５０６と第３の絶縁膜５０８としてエ
ッチング選択比を有する異なる絶縁性材料膜をそれぞれ
用いることが好ましい。

【０１９１】また、第５の実施形態において、ＮＭＯＳ
型トランジスタを形成したが、これに代えて、ＰＭＯＳ
型トランジスタを形成してもよいし、又は、レジストパ
ターン形成工程又はイオン注入工程等を必要に応じて追
加してＮＭＯＳ型トランジスタとＰＭＯＳ型トランジス
タとを同一基板上に形成することにより、ＣＭＯＳ型ト
ランジスタを形成してもよい。

【０１９２】

【発明の効果】本発明によると、ＭＯＳ型トランジスタ
の活性領域となる半導体層を、該半導体層における素子
分離絶縁膜の近傍部分の表面の結晶方位が半導体基板の
表面の結晶方位と一致するように選択エピタキシャル成
長により形成するため、半導体層の膜厚が１００ｎｍ以
上であっても、半導体層における素子分離絶縁膜の近傍
部分にファセットが形成されることがないので、ゲート
絶縁膜の信頼性劣化を防止することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図３】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図６】（ａ）〜（ｅ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図７】（ａ）〜（ｄ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図８】（ａ）〜（ｄ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図９】（ａ）〜（ｄ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図１０】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。

【図１１】（ａ）〜（ｄ）は本発明の第５の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。

【図１２】（ａ）〜（ｄ）は本発明の第５の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。

【図１３】（ａ）〜（ｃ）は本発明の第５の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。

【図１４】従来の半導体装置の断面図である。

【符号の説明】

１００シリコン基板１０１保護膜１０２第１の絶縁膜１０３第１のレジストパターン１０４溝部１０５第２の絶縁膜１０５Ａ素子分離絶縁膜１０６第２のレジストパターン１０７第１のｐ型高濃度不純物層１０８第１のシリコン層１０８ａ第２のｐ型高濃度不純物層１０９第２のシリコン層１１０ゲート絶縁膜１１１メタルゲート電極１１２サイドウォール１１３ｎ型不純物層１１４ｎ型高濃度不純物層１１５層間絶縁膜１１６コンタクト１１７金属配線２００シリコン基板２０１保護膜２０２第１の絶縁膜２０３第１のレジストパターン２０４溝部２０５第２の絶縁膜２０５ａ第１のサイドウォール２０６第３の絶縁膜２０６Ａ素子分離絶縁膜２０７第２のレジストパターン２０８第１のｐ型高濃度不純物層２０９第１のシリコン層２０９ａ第２のｐ型高濃度不純物層２１０第２のシリコン層２１１ゲート絶縁膜２１２メタルゲート電極２１３第２のサイドウォール２１４ｎ型不純物層２１５ｎ型高濃度不純物層２１６層間絶縁膜２１７コンタクト２１８金属配線３００シリコン基板３０１保護膜３０２第１の絶縁膜３０３第１のレジストパターン３０４溝部３０４ａ溝上部３０４ｂ溝下部３０５第２の絶縁膜３０５Ａ素子分離絶縁膜３０５Ａ１垂直形状部３０５Ａ２逆テーパ形状部３０６第１のシリコン層３０６ａｐ型高濃度不純物層３０７第２のレジストパターン３０８第２のシリコン層３０９ゲート絶縁膜３１０メタルゲート電極３１１サイドウォール３１２ｎ型不純物層３１３ｎ型高濃度不純物層３１４層間絶縁膜３１５コンタクト３１６金属配線４００シリコン基板４０１第１の保護膜４０２第１の絶縁膜４０３第２の保護膜４０４第１のレジストパターン４０５溝部４０６第２の絶縁膜４０６ａ第１のサイドウォール４０７第３の絶縁膜４０７Ａ素子分離絶縁膜４０７Ａ１垂直形状部４０７Ａ２逆テーパ形状部４０８第１のシリコン層４０８ａｐ型高濃度不純物層４０９第２のレジストパターン４１０第２のシリコン層４１１ゲート絶縁膜４１２メタルゲート電極４１３第２のサイドウォール４１４ｎ型不純物層４１５ｎ型高濃度不純物層４１６層間絶縁膜４１７コンタクト４１８金属配線５００シリコン基板５０１第１の保護膜５０２第１の絶縁膜５０３第２の保護膜５０４第１のレジストパターン５０５第１の溝部５０６第２の絶縁膜５０６ａ第１のサイドウォール５０７第２の溝部５０８第３の絶縁膜５０８Ａ素子分離絶縁膜５０８Ａ１垂直形状部５０８Ａ２逆テーパ形状部５０８Ａ３埋め込み部５０９第２のレジストパターン５１０第１のｐ型高濃度不純物層５１１シリコン層５１１ａ第２のｐ型高濃度不純物層５１２ゲート絶縁膜５１３メタルゲート電極５１４第２のサイドウォール５１５ｎ型不純物層５１６ｎ型高濃度不純物層５１７層間絶縁膜５１８コンタクト５１９金属配線ａ１溝部１０４の幅ａ２溝部２０４の幅ａ２’第１のサイドウォール２０５ａが形成された溝部
２０４の幅ａ３溝部３０４の幅ａ４溝部４０５の幅ａ４’第１のサイドウォール４０６ａが形成された溝部
４０５の幅ａ５第１の溝部５０５の幅ａ５’第１のサイドウォール５０６ａが形成された第１
の溝部５０５の幅ａ６第２の溝部５０７の幅ｂ１素子分離絶縁膜１０５Ａの分離幅ｂ２素子分離絶縁膜２０６Ａの分離幅ｂ３素子分離絶縁膜３０５Ａの分離幅ｂ４素子分離絶縁膜４０７Ａの分離幅ｂ５素子分離絶縁膜５０８Ａの分離幅

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 27/08 ３２１Ｂ 29/78 ３０１Ｒ３０１Ｙ (72)発明者山中通成大阪府高槻市幸町１番１号松下電子工業株式会社内Ｆターム(参考） 5F032 AA82 BA01 BA05 CA01 CA17 DA12 DA23 DA25 DA33 DA43 DA47 DA78 5F040 DA19 DB03 DC01 DC10 EC04 EC08 EF02 FA03 FA07 FB01 FC06 FC10 FC13 FC21 5F048 AA04 AA07 AA09 AC03 BA04 BA06 BA10 BA12 BB09 BB14 BC06 BE04 BG11

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された素子分離絶縁
膜と、前記半導体基板における前記素子分離絶縁膜により囲ま
れた領域の上に選択エピタキシャル成長により形成され
且つＭＯＳ型トランジスタの活性領域となる半導体層と
を備えており、前記半導体層における前記素子分離絶縁膜の近傍部分の
表面の結晶方位が、前記半導体基板の表面の結晶方位と
一致していることを特徴とする半導体装置。
【請求項２】前記素子分離絶縁膜は、分離幅が下方に
向かうにつれて小さくなっていく逆テーパ形状部を有す
ることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記素子分離絶縁膜は、分離幅が上下方
向に一定である垂直形状部と、該垂直形状部の下側に形
成され且つ分離幅が下方に向かうにつれて小さくなって
いく逆テーパ形状部とを有しており、前記半導体層の上面は前記垂直形状部まで達しているこ
とを特徴とする請求項１に記載の半導体装置。
【請求項４】前記逆テーパ形状部の側面は、前記半導
体基板の表面に対して９５〜１０５°の角度をなすこと
を特徴とする請求項２又は３に記載の半導体装置。
【請求項５】前記素子分離絶縁膜の下部は前記半導体
基板の表面部に設けられた溝部に埋め込まれ、前記溝部の幅は上下方向に一定であるか又は下方に向か
うにつれて大きくなっていくことを特徴とする請求項１
に載の半導体装置。
【請求項６】前記半導体層の膜厚は１００ｎｍ以上で
あり、前記半導体層の上にはゲート絶縁膜を介して金属材料よ
りなるゲート電極が形成されていることを特徴とする請
求項１に記載の半導体装置。
【請求項７】半導体基板上に素子分離絶縁膜を形成す
る工程と、前記半導体基板における前記素子分離絶縁膜により囲ま
れた領域の上に、ＭＯＳ型トランジスタの活性領域とな
る半導体層を選択エピタキシャル成長により形成する工
程とを備えており、前記半導体層を選択エピタキシャル成長により形成する
工程は、前記半導体層における前記素子分離絶縁膜の近
傍部分の表面の結晶方位を、前記半導体基板の表面の結
晶方位と一致させる工程を含むことを特徴とする半導体
装置の製造方法。
【請求項８】前記素子分離絶縁膜は、分離幅が下方に
向かうにつれて小さくなっていく逆テーパ形状部を有す
ることを特徴とする請求項７に記載の半導体装置の製造
方法。
【請求項９】前記素子分離絶縁膜を形成する工程は、
前記半導体基板の上に第１の絶縁膜を形成する工程と、
素子分離形成領域に開口部を有するレジストパターンを
用いて前記第１の絶縁膜に対してエッチングを行なっ
て、溝部をその幅が下方に向かうにつれて小さくなって
いくように形成する工程と、前記溝部に前記素子分離絶
縁膜となる第２の絶縁膜を埋め込んだ後、前記第１の絶
縁膜を除去する工程とを含むことを特徴とする請求項８
に記載の半導体装置の製造方法。
【請求項１０】前記素子分離絶縁膜を形成する工程
は、前記半導体基板の上に第１の絶縁膜を形成する工程
と、素子分離形成領域に開口部を有するレジストパター
ンを用いて前記第１の絶縁膜に対してエッチングを行な
って、溝部をその幅が上下方向に一定になるように形成
する工程と、前記溝部を含む前記第１の絶縁膜の上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜に対し
てエッチングを行なって、前記溝部の壁面に前記第２の
絶縁膜よりなるサイドウォールを形成する工程と、前記
サイドウォールが形成された前記溝部に前記素子分離絶
縁膜となる第３の絶縁膜を埋め込んだ後、前記第１の絶
縁膜及びサイドウォールを除去する工程とを含むことを
特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】前記素子分離絶縁膜は、分離幅が上下
方向に一定である垂直形状部と、該垂直形状部の下側に
形成され且つ分離幅が下方に向かうにつれて小さくなっ
ていく逆テーパ形状部とを有しており、前記半導体層を選択エピタキシャル成長により形成する
工程は、前記半導体層を、その上面が前記垂直形状部ま
で達するように形成する工程を含むことを特徴とする請
求項７に記載の半導体装置の製造方法。
【請求項１２】前記逆テーパ形状部の側面は、前記半
導体基板の表面に対して９５〜１０５°の角度をなすこ
とを特徴とする請求項８又は１１に記載の半導体装置。
【請求項１３】前記素子分離絶縁膜を形成する工程
は、前記半導体基板上に第１の絶縁膜を形成する工程
と、素子分離形成領域に開口部を有するレジストパター
ンを用いて前記第１の絶縁膜に対してエッチングを行な
って、溝部をその幅が下方に向かうにつれて一定を保っ
た後に小さくなっていくように形成する工程と、前記溝
部に前記素子分離絶縁膜となる第２の絶縁膜を埋め込ん
だ後、前記第１の絶縁膜を除去する工程とを含むことを
特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】前記素子分離絶縁膜を形成する工程
は、前記半導体基板上に第１の絶縁膜を形成する工程
と、素子分離形成領域に開口部を有するレジストパター
ンを用いて前記第１の絶縁膜に対してエッチングを行な
って、溝部をその幅が上下方向に一定になるように形成
する工程と、前記溝部を含む前記第１の絶縁膜の上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜に対し
てエッチングを行なって、前記溝部の壁面に前記第２の
絶縁膜よりなり且つ前記第１の絶縁膜の上面よりも低い
上端を有するサイドウォールを形成する工程と、前記サ
イドウォールが形成された前記溝部に前記素子分離絶縁
膜となる第３の絶縁膜を埋め込んだ後、前記第１の絶縁
膜及びサイドウォールを除去する工程とを含むことを特
徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】前記素子分離絶縁膜を形成する工程
は、前記半導体基板の表面部に溝部をその幅が上下方向
に一定になるように又は下方に向かうにつれて大きくな
っていくように形成した後、前記素子分離絶縁膜を、そ
の下部が前記溝部に埋め込まれるように形成する工程を
含むことを特徴とする請求項７に記載の半導体装置の製
造方法。
【請求項１６】前記半導体層を選択エピタキシャル成
長により形成する工程は、前記半導体基板における前記
素子分離絶縁膜により囲まれた領域の表面部に高濃度不
純物層を形成する工程と、前記高濃度不純物層の上にノ
ンドープの半導体層を選択エピタキシャル成長により形
成する工程とを含むことを特徴とする請求項１５に記載
の半導体装置の製造方法。
【請求項１７】前記半導体層を選択エピタキシャル成
長により形成する工程は、前記半導体基板における前記
素子分離絶縁膜により囲まれた領域の表面部に高濃度不
純物層を形成する工程と、前記高濃度不純物層の上にノ
ンドープの第１の半導体層を選択エピタキシャル成長に
より形成する工程と、前記高濃度不純物層に含まれる不
純物を前記第１の半導体層に固相拡散させた後、前記第
１の半導体層の上にノンドープの第２の半導体層を選択
エピタキシャル成長により形成する工程とを含むことを
特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１８】前記半導体層を選択エピタキシャル成
長により形成する工程は、前記半導体基板における前記
素子分離絶縁膜により囲まれた領域の上にノンドープの
第１の半導体層を選択エピタキシャル成長により形成す
る工程と、前記第１の半導体層中に高濃度不純物層を形
成した後、前記第１の半導体層の上にノンドープの第２
の半導体層を選択エピタキシャル成長により形成する工
程とを含むことを特徴とする請求項７に記載の半導体装
置の製造方法。
【請求項１９】前記半導体層の膜厚は１００ｎｍ以上
であり、前記半導体層を選択エピタキシャル成長により形成する
工程の後に、前記半導体層の上にゲート絶縁膜を介して
金属材料よりなるゲート電極を形成する工程をさらに備
えていることを特徴とする請求項７に記載の半導体装置
の製造方法。