KR19980036486A - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자에서는 게이트 전극이 이웃하는 저농도 및 고농도 소스/드레인 영역 사이에서, 상기 게이트 전극의 측벽에 형성된 스페이서에 의하여 전기적으로 분리된 상태로, 상기 소스/드레인 영역의 높이와 동일한 높이로 매몰되어 있다. 본 발명에 의하면, 단순하고 경제적인 방법에 의하여 얕은 접합층을 형성할 수 있고, 짧은 채널 길이를 가지는 반도체 소자에서 펀치쓰루 현상을 억제할 수 있다.

Description

반도체 소자 및 그 제조 방법
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 게이트 전극이 소스/드레인 영역 사이에 매몰되어 있는 구조를 가지는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
반도체 소자가 고집적화되어감에 따라 트랜지스터의 게이트 전극의 폭이 감소되고, 그에 따라 쇼트 채널 효과(short channel effect) 방지 및 펀치쓰루(punch-through)에 대한 마진 확보가 필요하게 되었다. 따라서, 이를 해결하기 위한 한가지 방법으로서 소스/드레인 영역의 접합 깊이를 얕게 형성할 필요가 있다.
반도체 기판에 형성되는 접합층은 게이트 전극을 형성한 후 기판의 활성 영역상에 도전성 불순물을 이온 주입하여 형성한다. 이온 주입은 반도체 기판의 활성 영역에 직접 행하여지므로 반도체 기판은 충격을 받게 된다. 반도체 기판에 주입된 이온들은 기판을 구성하는 원소들(예컨대, 실리콘 원자)과 충돌하여 에너지를 잃어간다. 주입된 이온이 주입 당시의 에너지를 모두 소모하고 기판 내에 정지할 때 까지의 경로는 특별한 경우를 제외하고는 지그재그형 경로가 된다.
상기 주입된 이온이 기판 내에서 정지할 때 까지 이동된 직선 거리, 즉 기판의 표면에서 정지한 지점까지 직선 거리인 비정 거리(Projection Range:이하, RP라 함)는 이온 주입 에너지를 조절함으로써 조절이 가능하다. 하지만, 이것은 RP가 긴 경우 즉, 기판에 깊은 접합층을 형성하는 경우에는 쉬우나 얕은 접합층을 형성하고자 할 경우에는 Rp를 조절 하기가 어렵고 소스와 드레인간에 펀치쓰루가 발생하는 것을 예방하기는 어렵다. 따라서, 고 집적화에 필요한 얕은 접합층을 형성하기가 어렵다.
이와 같이 얕은 접합층을 형성하는데 있어서의 여러가지 장애를 극복하기 위하여 제시된 방법중 한가지 방법으로서 활성 영역에 실리콘층을 성장시킨 후, 그 위에 소스/드레인 영역 형성을 위한 이온 주입을 실시하는 소위 SEG(Selective Epitaxial Growth) 방법이 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도로서, SEG 방법을 이용하여 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(10)의 활성 영역과 비활성 영역을 구분하기 위하여, 반도체 기판(10)에 예를 들면 LOCOS(local oxidation of silicon) 방법에 의하여 소자 분리를 행하여 필드산화막(12)을 형성한다. 반도체 기판(10)에서 활성 영역은 필드산화막(12)이 형성되지 않은 영역이다. 그 후, 상기 반도체 기판(10)상에 게이트 산화막(13)을 형성한 후, 활성 영역에 게이트 전극(14)을 통상적인 방법으로 형성한다. 그 후, 상기 게이트 전극(14)을 이온 주입 마스크로하여 상기 반도체 기판(10)에 N형 또는 P형의 불순물 이온을 주입함으로써 LDD(Lightly Doped Drain) 상태의 저농도 불순물 영역(20)을 형성한다.
도 2를 참조하면, 상기 게이트 전극(14)의 측벽에 절연 물질로 이루어지는 스페이서(22)를 형성하고, 소스/드레인을 형성할 영역에 SEG 방법에 의하여 상기 반도체 기판(10)과 결정 방향이 동일한 실리콘 단결정을 선택적으로 성장시켜서 실리콘층(28)을 형성한다.
도 3을 참조하면, 상기 실리콘층(28)에 불순물 이온을 주입하여 고농도 불순물 영역(30)을 형성한다. 이 때, 이온 주입된 불순물 이온들은 상기 실리콘층(28)내의 실리콘 원자들과 충돌함으로써 에너지를 빼앗기게 된다. 따라서, 불순물 이온이 반도체 기판(10)에 도달한 때에는 최저로 조절할 수 있는 주입 에너지보다 작은 에너지를 갖게 된다. 따라서, 통상의 다른 이온 주입 방법으로는 이룰 수 없었던 매우 얕은 접합층을 형성하는 것이 가능해진다. 이와 같이 형성된 접합층은 그 높이가 상승된 구조를 갖는 소스/드레인 영역으로 된다.
상술한 바와 같이 종래 기술에 의하여 얕은 접합을 형성하는 방법은 주입되는 이온의 주입 에너지를 줄이기 위해 활성 영역상에 선택적으로 실리콘층을 성장시켜 완층층으로 사용하게 된다. 따라서, 반도체 기판의 활성 영역에 직접 불순물 이온 주입을 실시하는 경우에 비해 소스 및 드레인간에 펀치쓰루 특성을 향상시키면서 상당히 얕은 접합층을 형성할 수 있다.
그러나, SEG 방법을 이용하여 선택적으로 실리콘층을 성장시키는 종래의 방법에서는 공정 자체가 매우 어렵고 코스트가 높아서 양산에 적용하기 어렵고, 고온 공정을 필요로 하므로 공정의 안정성과 동일한 성장 조건 조성이 어려워서, 반복성이 저하된다. 또한, 웨이퍼 전체가 고온 상태로 장시간 노출됨으로써, 물리적 상태의 변경 가능성이 있으므로 신뢰성이 저하된다.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하기 위한 것으로서, 얕은 접합층을 형성할 수 있는 새로운 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 단순하고 경제적인 공정에 의하여 얕은 접합층을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 기판, 102 : 소자 분리 영역
120 : 소스/드레인 영역, 130 : 스페이서,
140 : 게이트 산화막, 145 : 확장된 소스/드레인 영역
150 : 도전층, 160 : 게이트 전극
T : 게이트 전극 형성용 트렌치
상기 목적을 달성하기 위하여 본 발명은, nMOS 영역과 pMOS 영역을 갖춘 반도체 기판상에 형성된 저농도 및 고농도 소스/드레인 영역과, 상기 소스/드레인 영역 사이에 형성된 채널 영역과, 상기 채널 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극을 구비하는 반도체 소자에 있어서, 상기 게이트 전극은 이웃하는 상기 저농도 및 고농도 소스/드레인 영역 사이에서, 상기 게이트 전극의 측벽에 형성된 스페이서에 의하여 전기적으로 분리된 상태로, 상기 소스/드레인 영역의 높이와 동일한 높이로 매몰되어 있는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 고농도 소스/드레인 영역은 상기 게이트 전극과의 사이에 스페이서를 개재하여 상기 게이트 전극의 측방향으로 연장되어 형성되고, 상기 저농도 소스/드레인 영역은 상기 게이트 전극과의 사이에 스페이서 및 게이트 산화막을 개재하여 상기 게이트 전극의 측벽 및 저면의 일부를 감싸도록 연장되어 형성된다.
또한 바람직하게는, 상기 게이트 전극의 측벽은 nMOS 영역에서는 PSG(Phospho-Silicate Glass)막으로 형성되고, pMOS 영역에서는 BSG(Boro-Silicate Glass)막으로 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 활성 영역과 비활성 영역을 구분하기 위한 소자 분리 영역을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 소정의 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계와, 상기 활성 영역의 소정 영역을 에칭하여 게이트 전극 형성용 트렌치를 형성하는 단계와, 상기 게이트 전극 형성용 트렌치의 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 형성용 트렌치의 저면에 열처리에 의하여 게이트 산화막을 형성하는 단계와, 상기 결과물 전면에 도전 물질을 상기 게이트 전극 형성용 트렌치를 매립하기에 충분한 두께로 증착하여 도전층을 형성하는 단계와, 상기 게이트 전극 형성용 트렌치의 내부에만 상기 도전 물질이 남도록 상기 도전층을 평탄화하여 상기 트렌치의 내부에 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 소자 분리 영역은 STI(Shallow Trench Isolation) 방법에 의하여 형성하고, 상기 소정의 불순물 이온을 주입하는 단계는 nMOS를 형성할 영역에는 불순물로서 As+ 또는 P+ 이온을 주입하고, pMOS를 형성할 영역에는 불순물로서 BF2+ 또는 B+ 이온을 주입한다. 또한, 상기 스페이서를 형성하는 단계는 nMOS를 형성할 영역에서는 PSG(Phospho-Silicate Glass)막을 사용하여 상기 스페이서를 형성하고, pMOS를 형성할 영역에서는 BSG(Boro-Silicate Glass)막을 사용하여 형성한다.
또한 바람직하게는, 상기 게이트 전극 형성용 트렌치의 저면에 게이트 산화막을 형성하는 단계는 상기 스페이서로부터 불순물이 고상 확산(固相擴散)되어 상기 소스/드레인 영역이 상기 스페이서의 하부까지 확장될 수 있도록 열처리하는 단계를 포함한다.
더욱 바람직하게는, 상기 게이트 전극 형성용 트렌치의 저면에 게이트 산화막을 형성하는 단계는 상기 게이트 전극 형성용 트렌치의 저면에 노출된 반도체 기판을 800 ∼ 900℃의 온도에서 건식 산화시키는 단계를 포함한다. 또는, 상기 게이트 전극 형성용 트렌치의 저면에 게이트 산화막을 형성하는 단계는 상기 게이트 전극 형성용 트렌치의 저면에 노출된 반도체 기판을 RTO(Rapid Thermal Oxidation) 방법으로 산화시키는 단계를 포함할 수도 있다.
또한 바람직하게는, 상기 도전층을 형성하는 단계는 상기 도전 물질로서 도핑된 폴리실리콘을 사용하고, 상기 도전층을 평탄화하는 단계는 CMP(Chemical Mechanical Polishing) 방법에 의하여 행한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 활성 영역과 비활성 영역을 구분하기 위한 소자 분리 영역을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 소정의 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계와, 상기 활성 영역 및 비활성 영역의 소정 영역을 에칭하여 게이트 전극 형성용 트렌치를 형성하는 단계와, 상기 게이트 전극 형성용 트렌치의 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 형성용 트렌치의 저면에 열처리에 의하여 게이트 산화막을 형성하는 단계와, 상기 결과물 전면에 도전 물질을 상기 게이트 전극 형성용 트렌치를 매립하기에 충분한 두께로 증착하여 도전층을 형성하는 단계와, 상기 게이트 전극 형성용 트렌치의 내부에만 상기 도전 물질이 남도록 상기 도전층을 평탄화하여 상기 트렌치의 내부에 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 전극 형성용 트렌치를 형성하는 단계는 상기 반도체 기판상에 활성 영역 및 비활성 영역의 소정 영역을 노출시키는 마스크를 형성하고, 활성 영역 및 비활성 영역의 노출된 소정 영역을 동시에 에칭하여 형성한다. 또는, 상기 게이트 전극 형성용 트렌치를 형성하는 단계는 상기 반도체 기판상에 활성 영역 및 비활성 영역의 소정 영역을 노출시키는 마스크를 형성하고, 상기 마스크를 공통으로 사용하여 활성 영역과 비활성 영역을 각각 다른 에칭 가스를 사용하여 개별적으로 에칭하여 형성할 수도 있다.
본 발명에 의하면, 단순하고 경제적인 방법에 의하여 얕은 접합층을 형성할 수 있고, 짧은 채널 길이를 가지는 반도체 소자에서 펀치쓰루 현상을 억제할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
도 4를 참조하면, 반도체 기판(100)상에서 활성 영역과 비활성 영역을 구분하기 위하여 반도체 기판(100)상에 STI(Shallow Trench Isolation) 방법에 의하여 소자 분리 영역(102)을 형성한다. 이 때, 상기 소자 분리 영역(102)을 형성하기 위한 소자 분리용 트렌치의 깊이(d1)는 후속 공정에서 형성하게 될 게이트 전극의 두께의 약 2배 이상이 되도록 한다. 바람직하게는, 상기 소자 분리용 트렌치의 깊이(d1)는 약 0.5 ∼ 1μm로 되도록 형성하고, 그 내부는 예를 들면 CVD(Chemical Vapor Deposition) 방법에 의하여 실리콘 산화막으로 채워서 소자 분리 영역(102)을 형성한다.
그 후, 상기 반도체 기판(100)에 N형 또는 P형의 불순물 이온을 주입함으로써 소스/드레인 영역(120)을 형성한다. 이 때, n+ - p 접합 영역에서는 불순물로서 As+ 또는 P+ 이온을 사용하고, p+ - n 접합 영역에서는 BF2+ 또는 B+ 이온을 사용하여 약 1 ∼ 5E15 원자/cm2의 도즈량으로 이온 주입하며, 이 때의 접합 깊이는 후속 공정에서 형성될 게이트 전극의 두께보다 얕게, 바람직하게는 약 0.1 ∼ 0.2μm의 깊이로 되도록 조절한다.
도 5를 참조하면, 상기 반도체 기판(100)의 활성 영역 일부를 에칭하여 게이트 전극 형성용 트렌치(T)를 형성한다. 필요에 따라서, 도시한 바와 같이 비활성 영역에도 게이트 전극 형성용 트렌치(T)를 형성할 수도 있다. 상기 게이트 전극 형성용 트렌치(T)의 깊이(d2)는 후속 공정에서 형성할 게이트 전극의 두께에 대응하도록 형성한다. 바람직하게는, 상기 게이트 전극 형성용 트렌치(T)의 깊이(d2)는 약 0.2 ∼ 0.3μm로 되도록 한다.
상기 게이트 전극 형성용 트렌치(T)를 형성하는 데 있어서, 상기 반도체 기판상에 활성 영역 및 비활성 영역의 소정 영역을 노출시키는 마스크를 형성하고, 활성 영역을 구성하는 실리콘과 비활성 영역을 구성하는 실리콘 산화막의 각 노출된 영역을 동시에 에칭함으로써 상기 게이트 전극 형성용 트렌치(T)를 형성할 수 있다. 또는, 상기 반도체 기판상에 활성 영역 및 비활성 영역의 소정 영역을 노출시키는 마스크를 형성하고, 상기 마스크를 공통으로 사용하여, 활성 영역을 구성하는 실리콘과 비활성 영역을 구성하는 실리콘 산화막을 각각 다른 에칭 가스를 사용하여 개별적으로 에칭함으로써 상기 게이트 전극 형성용 트렌치(T)를 형성할 수도 있다.
도 6을 참조하면, 상기 게이트 전극 형성용 트렌치(T)의 측벽에 스페이서(130)를 형성한다. 상기 스페이서(130)를 형성하는 데 있어서, 상기 반도체 기판(100)의 nMOS 영역에서는 PSG(Phospho-Silicate-Glass)막, pMOS 영역에서는 BSG(Boro-Silicate Glass)막을 각각 CVD 방법에 의하여 증착한 후, 일부 에칭함으로써 상기 스페이서(130)를 형성한다. 여기서, nMOS 영역에서는 PSG막, pMOS 영역에서는 BSG막을 각각 사용하는 이유는 소스/드레인 영역(120)에서의 이온 주입의 접합 깊이가 게이트 전극의 두께보다 얕은 경우와 상기 스페이서(130)의 하부의 불순물 농도가 낮아서 채널 형성이 어려워지는 경우에 이를 보강하기 위하여 RTA(Rapid Thermal Annealing)에 의한 고상 확산(固相擴散) 방법으로 소스/드레인 영역(120)을 확장시키기 위함이다.
상기 스페이서(130)는 후속 공정에서 형성될 게이트 전극과 소스/드레인 영역(120) 사이에서 절연막 역할을 하게 되며, 소스/드레인 영역(120)에서의 접합과 게이트 전극의 하부에 형성되는 채널이 연결될 수 있도록, 후속 공정에서 고상 확산 방법에 의하여 얕은 접합이 형성되도록 하는 역할을 한다.
도 7을 참조하면, 활성 영역에 형성된 상기 게이트 전극 형성용 트렌치(T)의 저면에 노출된 반도체 기판(100)을 약 800 ∼ 900℃의 온도에서의 건식 산화법 또는 RTO(Rapid Thermal Oxidation) 방법에 의하여 산화시켜서 약 50 ∼ 100Å의 두께를 가지는 게이트 산화막(140)을 형성한다. 이 때, 상기 게이트 산화막(140) 형성시의 열처리에 의하여 상기 소스/드레인 영역(120)에서의 접합이 활성화되고, 그와 동시에 상기 게이트 전극 형성용 트렌치(T)의 측벽에 형성된 스페이서(130)에서의 고상 확산 효과도 얻어지게 되어 확장된 소스/드레인 영역(145)이 형성된다.
도 8을 참조하면, 상기 결과물 전면에 상기 트렌치(T)를 매립하기에 충분한 두께로 게이트 전극 형성용 도전 물질, 예를 들면 도핑된 폴리실리콘을 증착하여 도전층(150)을 형성한다.
도 9를 참조하면, CMP(Chemical Mechanical Polishing) 방법에 의하여 상기 도전층(150)을 제거함으로써, 상기 트렌치(T)의 내부에만 게이트 전극층(150A)이 남도록 한다. 이 때, 상기 도전층(150)을 CMP에 의하여 제거하므로, 상기 소스/드레인 영역(120) 사이에 매몰된 구조의 게이트 전극(160)이 형성된다. 상기 CMP 방법에 의하여 상기 도전층(150)을 제거할 때에는 상기 스페이서(130)가 외부로 드러나게 되도록 웨이퍼 표면을 평탄화함으로써, 상기 게이트 전극(160)과 소스/드레인 영역(120)의 접합 사이에서 절연될 수 있도록 한다.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면 종래의 경우에서와 같이 게이트 전극을 이온 주입 마스크로하여 이온 주입하여 소스/드레인 영역을 형성하는 경우에 비하여 단순하고 경제적인 방법에 의하여 얕은 접합층을 형성할 수 있는 동시에, 채널로의 접합층의 확산이 억제되어, 짧은 채널 길이를 가지는 반도체 소자에서 펀치쓰루 현상을 억제할 수 있다.
또한, 게이트 전극을 형성한 후에 반도체 기판이 단차가 없이 평탄화될 수 있으므로, 후속의 포토리소그래피 공정에서의 얼라인이 용이해지고, 콘택 형성을 위한 에칭 공정시에 게이트 전극 부분이 오버에칭되는 현상 등을 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (15)

  1. nMOS 영역과 pMOS 영역을 갖춘 반도체 기판상에 형성된 저농도 및 고농도 소스/드레인 영역과, 상기 소스/드레인 영역 사이에 형성된 채널 영역과, 상기 채널 영역상에 게이트 절연막을 개재하여 형성된 게이트 전극을 구비하는 반도체 소자에 있어서,
    상기 게이트 전극은 이웃하는 상기 저농도 및 고농도 소스/드레인 영역 사이에서, 상기 게이트 전극의 측벽에 형성된 스페이서에 의하여 전기적으로 분리된 상태로, 상기 소스/드레인 영역의 높이와 동일한 높이로 매몰되어 있는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 고농도 소스/드레인 영역은 상기 게이트 전극과의 사이에 스페이서를 개재하여 상기 게이트 전극의 측방향으로 연장되어 형성되고, 상기 저농도 소스/드레인 영역은 상기 게이트 전극과의 사이에 스페이서 및 게이트 산화막을 개재하여 상기 게이트 전극의 측벽 및 저면의 일부를 감싸도록 연장되어 형성된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 게이트 전극의 측벽은 nMOS 영역에서는 PSG(Phospho-Silicate Glass)막으로 형성되고, pMOS 영역에서는 BSG(Boro-Silicate Glass)막으로 형성된 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판상에 활성 영역과 비활성 영역을 구분하기 위한 소자 분리 영역을 형성하는 단계와,
    상기 반도체 기판의 활성 영역에 소정의 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계와,
    상기 활성 영역의 소정 영역을 에칭하여 게이트 전극 형성용 트렌치를 형성하는 단계와,
    상기 게이트 전극 형성용 트렌치의 측벽에 스페이서를 형성하는 단계와,
    상기 게이트 전극 형성용 트렌치의 저면에 열처리에 의하여 게이트 산화막을 형성하는 단계와,
    상기 결과물 전면에 도전 물질을 상기 게이트 전극 형성용 트렌치를 매립하기에 충분한 두께로 증착하여 도전층을 형성하는 단계와,
    상기 게이트 전극 형성용 트렌치의 내부에만 상기 도전 물질이 남도록 상기 도전층을 평탄화하여 상기 트렌치의 내부에 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 소자 분리 영역은 STI(Shallow Trench Isolation) 방법에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서, 상기 소정의 불순물 이온을 주입하는 단계는 nMOS를 형성할 영역에는 불순물로서 As+ 또는 P+ 이온을 주입하고, pMOS를 형성할 영역에는 불순물로서 BF2+ 또는 B+ 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제4항에 있어서, 상기 스페이서를 형성하는 단계는 nMOS를 형성할 영역에서는 PSG(Phospho-Silicate Glass)막을 사용하여 상기 스페이서를 형성하고, pMOS를 형성할 영역에서는 BSG(Boro-Silicate Glass)막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제4항에 있어서, 상기 게이트 전극 형성용 트렌치의 저면에 게이트 산화막을 형성하는 단계는 상기 스페이서로부터 불순물이 고상 확산(固相擴散)되어 상기 소스/드레인 영역이 상기 스페이서의 하부까지 확장될 수 있도록 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제4항에 있어서, 상기 게이트 전극 형성용 트렌치의 저면에 게이트 산화막을 형성하는 단계는 상기 게이트 전극 형성용 트렌치의 저면에 노출된 반도체 기판을 800 ∼ 900℃의 온도에서 건식 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제4항에 있어서, 상기 게이트 전극 형성용 트렌치의 저면에 게이트 산화막을 형성하는 단계는 상기 게이트 전극 형성용 트렌치의 저면에 노출된 반도체 기판을 RTO(Rapid Thermal Oxidation) 방법으로 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제4항에 있어서, 상기 도전층을 형성하는 단계는 상기 도전 물질로서 도핑된 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제4항에 있어서, 상기 도전층을 평탄화하는 단계는 CMP(Chemical Mechanical Polishing) 방법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 반도체 기판상에 활성 영역과 비활성 영역을 구분하기 위한 소자 분리 영역을 형성하는 단계와,
    상기 반도체 기판의 활성 영역에 소정의 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계와,
    상기 활성 영역 및 비활성 영역의 소정 영역을 에칭하여 게이트 전극 형성용 트렌치를 형성하는 단계와,
    상기 게이트 전극 형성용 트렌치의 측벽에 스페이서를 형성하는 단계와,
    상기 게이트 전극 형성용 트렌치의 저면에 열처리에 의하여 게이트 산화막을 형성하는 단계와,
    상기 결과물 전면에 도전 물질을 상기 게이트 전극 형성용 트렌치를 매립하기에 충분한 두께로 증착하여 도전층을 형성하는 단계와,
    상기 게이트 전극 형성용 트렌치의 내부에만 상기 도전 물질이 남도록 상기 도전층을 평탄화하여 상기 트렌치의 내부에 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서, 상기 게이트 전극 형성용 트렌치를 형성하는 단계는 상기 반도체 기판상에 활성 영역 및 비활성 영역의 소정 영역을 노출시키는 마스크를 형성하고, 활성 영역 및 비활성 영역의 노출된 소정 영역을 동시에 에칭하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서, 상기 게이트 전극 형성용 트렌치를 형성하는 단계는 상기 반도체 기판상에 활성 영역 및 비활성 영역의 소정 영역을 노출시키는 마스크를 형성하고, 상기 마스크를 공통으로 사용하여 활성 영역과 비활성 영역을 각각 다른 에칭 가스를 사용하여 개별적으로 에칭하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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