KR0159409B1 - 평탄화 방법 - Google Patents

평탄화 방법 Download PDF

Info

Publication number
KR0159409B1
KR0159409B1 KR1019950033524A KR19950033524A KR0159409B1 KR 0159409 B1 KR0159409 B1 KR 0159409B1 KR 1019950033524 A KR1019950033524 A KR 1019950033524A KR 19950033524 A KR19950033524 A KR 19950033524A KR 0159409 B1 KR0159409 B1 KR 0159409B1
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
etching
ion implantation
photosensitive layer
Prior art date
Application number
KR1019950033524A
Other languages
English (en)
Other versions
KR970018222A (ko
Inventor
노재우
Original Assignee
배순훈
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자주식회사 filed Critical 배순훈
Priority to KR1019950033524A priority Critical patent/KR0159409B1/ko
Priority to US08/716,757 priority patent/US5958797A/en
Priority to JP8254113A priority patent/JPH09134922A/ja
Priority to CN96119880A priority patent/CN1152795A/zh
Publication of KR970018222A publication Critical patent/KR970018222A/ko
Application granted granted Critical
Publication of KR0159409B1 publication Critical patent/KR0159409B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H01L21/31056Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

본 발명은 다층 배선 구조를 갖는 실리콘 기판의 하부층의 패턴 형성에 의하여 발생된 단차를 완화시키기 위한 평탄화 방법에 관한 것으로 기판상에 소정 형상으로 패터닝된 메탈층을 형성시키는 제1단계와, 상기 기판상에 절연 물질을 적층시켜서 절연층을 형성시키는 제2단계와, 이온 주입 공정에 의하여 상기 절연층에 이온 주입층을 생성시키는 제3단계와, 상기 이온 주입층상에 포토 레지스트를 도포시켜서 형성된 감광층을 패터닝시키는 제4단계와, 상기 감광층의 패턴을 통하여 노출된 상기 이온 주입층의 일부를 식각시켜서 상기 메탈층을 노출시키는 제5단계와, 상기 이온 주입층상에 잔존하는 감광층을 제거하여 상기 이온 주입층을 노출시키는 제6단계와, 상기 노출된 이온 주입층상에 포토레지스트를 재차 도포시켜서 감광층을 형성시키고 에치 백 공정을 수행하는 제7단계로 이루어지면 이에 의해서 상기 하부층상에 형성되는 상부층의 단락을 방지시킬 수 있고 또한 제품의 신뢰도를 향상시킬 수 있다.

Description

평탄화 방법
제1도(a) 내지 (c)는 종래 실시예에 따른 평탄화 방법을 순차적으로 도시한 단면도.
제2도(a) 내지 (e)는 본 발명에 따른 평탄화 방법을 순차적으로 도시한 단면도.
제3도는 일반적인 반응성 이온 식각 공정시 감광층과 절연층의 식각률을 나타낸 그래프.
제4도는 본 발명에 따른 이온 주입 공정을 수행하기 위한 장치가 도시된 구성도.
제5도는 이온 주입 공정에 의하여 결정 내부에 형성된 손상덩어리가 도시된 설명도.
제6도(a) 및 (b)는 습식 식각 공정의 수행시 식각 형태를 도시한 설명도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 메탈층
23 : 절연층 23' : 이온 주입층
24 : 감광층
본 발명은 실리콘 웨이퍼의 토폴러지를 개선시키기 위한 평탄화 방법에 관한 것으로서, 특히 복수개의 메탈층을 형성시킨 다층 배선 구조에서 하부층의 패턴 형성에 의하여 발생되는 단차를 감소시켜 상부층의 단선 방지 및 신뢰성을 향상시키기 위한 평탄화 방법에 관한 것이다.
일반적으로 다층 배선 구조를 갖는 실리콘 웨이퍼에서 하부층의 패턴 형성에 의한 단차 발생에 의하여 상기 하부층상에 형성되는 상부층의 배선 구조 예를 들면 메탈층은 단선되며 또한 이러한 실리콘 웨이퍼를 사용하는 제품의 신뢰성을 저하시키게 된다.
이러한 문제점을 해서시키기 위한 종래 일실시예에 따르면, 제1도 (a) 내지 (c)에 도시되어 있는 바와 같이, 실리콘으로 이루어진 웨이퍼(11)상에 소정 형상으로 패터닝된 메탈층(12)을 형성시킨 후 상기 메탈층(12)에 의하여 생성된 단차를 완화시킬 수 있도록 상기 실리콘 웨이퍼(11)상에 절연 물질을 소정 두께로 적층시켜서 절연층(13)을 형성시킨다.
이 후에 상기 절연층(13)상에 포토 레지스트(PR)를 소정 두께로 도포시켜서 감광층(14)을 형성시키며 여기에서 상기 포토 레지스트는 양호한 점성을 구비하고 있으므로 상기 감광층(14)은 상기 절연층(13)상에 평탄한 표면 상태로 형성된다.
이때, 상기 메탈층(12)을 노출시키기 위하여 이방성 에칭 특성이 양호한 반응성 이온 식각 공정(RIE)에 의하여 에칭 백 공정을 다수회 수행하여서 상기 감광층(14) 및 절연층(13)을 제거하면 여기에서 상기 반응성 이온 식각 공정은 불화 탄소(CF4) 및 산소(O2)를 사용한 플라즈마 식각 공정에 의하여 수행된다.
즉, 제3도에 도시되어 있는 바와 같이 상기 반응성 이온 식각 공정(RIE)에 사용되는 산소의 양을 조절시킴으로서 상기 감광층(14)과 절연층(13)의 식각률을 각각 조절시킬 수 있으므로 상기 실리콘 웨이퍼(11)상에 형성된 메탈층(12)에 의한 단차를 완화시키기 위하여 상기 산소의 유동량을 조절하여서 상기 감광층(14) 및 절연층(13)의 식각률을 동일한 조건으로 유지시킨다.
따라서, 상기된 바와 같이 상기 산소의 유동량을 조절하여 상기 감광층(14) 및 절연층(13)의 동일한 식각률 조건하에서 건식 식각 공정을 수행함으로서 제1도(c)에 도시되어 있는 바와 같이 상기 실리콘 웨이퍼(11)상에는 상기 메탈층(12) 및 상기 절연층(13)에 의한 평탄한 표면을 제공하게 된다.
그러나, 상기된 바와 같이 상기 메탈층(12)의 패턴 형성에 의하여 생성된 상기 절연층(13)의 단차는 높은 점도를 갖는 상기 감광층(14)의 최종 형상에 의존하게 되고 또한 상기 절연층(13)의 단차를 완화시키기 위하여 상기 절연층(13)상에 감광층(14)을 형성시킨 후 상기 반응성 이온 식각 공정에 의하여 상기 절연층(13) 및 감광층(14)을 다수 에칭 백시킴으로서 많은 식각 공정 시간을 요구한다는 문제점이 발생된다.
본 발명은 상기와 같은 종래 문제점을 해소시키기 위하여 안출된 것으로 그 목적은 복수개의 메탈층을 갖는 실리콘 웨이퍼의 다층 배선 구조에서 하부층의 패턴 형성에 의하여 생성된 단차를 완화시키기 위한 식각 공정 시간을 단축시킬 수 있을 뿐만 아니라 제조 단가를 저렴화시킬 수 있는 평탄화 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 평탄화 방법은 실리콘 기판상에 적층된 메탈층을 소정 형상으로 패터닝시키는 제1단계와, 상기 기판상에 절연 물질을 적층시켜서 절연층을 형성시키는 제2단계와, 이온 주입 공정에 의하여 상기 절연층의 표면상에 소정 두께로 이온을 주입시키는 제3단계와, 상기 절연층상에 포토 레지스트를 도포시킴으로서 형성된 제1감광층을 소정 형상으로 패터닝시키는 제4단계와, 상기 제1감광층의 패턴을 통하여 노출된 상기 절연층의 일부를 식각시켜서 상기 메탈층을 노출시키는 제5단계와, 상기 절연층상에 잔존하는 상기 제1감광층을 제거하여 상기 절연층의 잔부를 노출시키는 제6단계와, 상기 노출된 절연층상에 포토 레지스트를 재차 도포시켜서 제2감광층을 형성시키고 에치 백 공정을 수행하여 평탄한 표면을 제공하는 제7단계로 이루어진다.
본 발명의 실시예에 따르면, 상기 절연층은 실리콘 산화물 또는 실리콘 질화물을 화학 기상 증착 공정에 의하여 상기 기판상에 증착시킴으로서 형성된다.
본 발명의 일실시예에 따르면, 상기 감광층에 대한 식각 공정은 상기 메탈층상에 형성된 절연층을 노출시키도록 위치된다.
본 발명의 일실시예에 따르면, 상기 제1감광층의 패턴을 통하여 노출된 상기 절연층은 등방성 에칭 특성이 양호한 습식 식각 공정에 의하여 제거된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
제2도(a) 내지 (f)는 본 발명의 일실시예에 따라서 하부층의 패턴 형성에 의하여 생성된 단차를 완화시키기 위한 평탄화 방법을 순차적으로 도시한 단면도이다.
즉, 본 발명에 따른 평탄화 방법은 실리콘으로 이루어진 기판(21)상에 적층된 메탈층(22)을 소정 형상으로 패터닝시키는 제1단계와, 상기 기판(21)상에 절연 물질을 적층시켜서 절연층(23)을 형성시키는 제2단계와, 이온 주입 공정에 의하여 상기 절연층(23)의 표면상에 소정 두께로 이온을 주입시키는 제3단계와, 상기 절연층(23)상에 포토 레지스트(PR)를 도포시킴으로서 형성되는 제1감광층(24)을 패터닝시키는 제4단계와, 상기 제1감광층(24)의 패턴을 통하여 노출된 상기 절연층(23)의 일부를 식각시켜서 상기 메탈층(22)을 노출시키는 제5단계와, 상기 절연층(23)상에 잔존하는 상기 제1감광층(24)을 제거하여 상기 절연층(23)의 잔부를 노출시키는 제6단계와, 그리고 상기 노출된 절연층(23)상에 포토 레지스트를 재차 도포시켜서 제2감광층을 형성시키고 에치 백 공정을 수행하여 상기 기판(21)상에 평탄한 표면을 제공하는 제7단계로 이루어진다.
먼저, 본 발명의 제1단계 및 제2단계가 예시되어 있는 제2도(a)를 참조하면, 실리콘(Si)으로 이루어진 기판(21)상에 도전성 금속을 화학 기상 증착 공정(CVD) 또는 물리 기상 증착 공정(PVD)에 의하여 소정 두께로 적층시킴으로서 메탈층(22)을 형성시킨다.
이때, 상기 메탈층(22)은 스텝퍼등을 사용하여서 요오드 계통의 에칭 용액을 사용하는 습식 식각 공정 또는 염소 플라즈마를 사용하는 건식 식각 공정에 의하여 소정 형상으로 패터닝되며 이에 의해서 상기 기판(21)은 소정 크기의 단차를 구비한 형상으로 형성된다.
상기된 바와 같이, 상기 메탈층(22)이 소정 형상으로 형성된 상기 기판(21)상에 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 절연 물질을 화학 기상 증착 공정(CVD) 또는 다른 증착 공정에 의하여 소정 두께로 적층시킴으로서 절연층(23)을 형성시키며 이때 상기 절연층(23)은 상기 메탈층(22)의 패턴 형성에 의하여 소정 크기의 단차가 형성된 토폴러지(topology)로 형성된다.
한편, 본 발명의 제3단계가 예시되어 있는 제2도(b)를 참조하면, 상기 기판(21)상에 형성된 상기 절연층(23)의 표면상에 이온 주입 공정(ion implantation)을 통하여 일단의 이온 빔(ion beam)을 주입시킴으로서 소정 두께의 이온 주입층(23')을 형성시킨다.
이때, 제4도를 참조하면, 상기 이온 주입 공정을 수행하기 위한 이온 주입 장치는 이온 공급부(41), 자장부(42) 및 슬릿 형상의 주사부(43)로 이루어져 있다.
여기에서, 약 10-7내지 10-5torr정도의 진공 상태에서 상기 이온 공급부(41)를 구성하는 전장의 영향하에서 중성 원자로부터 전자를 떼어내어 양으로 대전된 입자 즉 양이온을 불활성 분위기하에서 이온 빔으로 형성시키며 이러한 이온 빔은 상기 자장부(42)의 자장의 영향하에서 가상선을 표시된 바와 같이 곡선 운동을 한다.
이때, 일단의 이온 빔은 상기 주사부(43)를 관통해서 타켓트(target)(44)로 작용하는 상기 절연층(23)의 상부 표면에 충돌되며 그 결과 상기 일단의 이온 빔은 상기 절연층(23)의 결정 구조의 내부에 주입된다.
즉, 제5도를 참조하면, 화살표로 표시된 방향을 따라서 초기 에너지(E0)를 갖는 일단의 이온 빔이 상기 절연층(23) 결저의 표면(S)상에 충돌하는 경우에 상기 일단의 이온 빔은 상대적으로 두껍게 표시된 궤도(줄기)(ⓐ)를 따라서 상기 결정 내부로 주입되며 이와 동시에 상기 결정 내부에 존재하는 원자 및 전자는 상기 이온과의 반응에 의하여 상대적으로 얇게 표시된 궤도(가지)(ⓑ)를 따라서 이동하게 되고 이에 의해서 상기 결정 내부에는 손상 덩어리(D)를 형성시키며 그 결과 소정 두께의 이온 주입층(23')이 형성된다.
이때, 본 발명의 제4단계가 예시되어 있는 제2도(c)를 참조하면, 상기 이온 주입층(23')상에 감광성 수지를 함유하고 있는 포토 레지스트(PR)를 소정 두께로 도포시킨 후 약100℃ 미만의 온도로 가열시키는 소프트 베이킹(soft baking)을 수행함으로서 열적으로 안정된 감광층(24)을 형성시키며 이러한 감광층(24)은 양호한 점성을 구비하고 있으므로 평탄한 표면을 제공한다.
여기에서, 스텝퍼(stepper) 또는 포토 마스크를 사용하는 포토리쏘그래피 공정(photo lithography)에 의하여 상기 감광층(24)을 자외선에 노출시킨 후 현상액에 현상시킴으로서 상기 감광층(24)의 일부는 제거되고 이와 동시에 상기 절연층(23)상에 형성된 상기 이온 주입층(23')의 일부는 노출되면 이 후에 약 150℃ 정도의 온도하에서 상기 감광층(24)을 하드 베이킹시킨다.
한편, 본 발명의 바람직한 실시예에 따르면, 상기된 바와 같이 포토 리쏘그래피 공정에 의하여 상기 기판(21)상에 형성된 메탈층(22)의 상부에 해당되는 상기 감광층(24)의 일부가 제거되고 이에 의해서 상기 메탈층(22)의 상부에 형성된 상기 이온 주입층(23')의 일부가 노출되므로 상기 감광층(24)의 패턴 선폭은 상기 메탈층(22)의 패턴 선폭에 해당되는 것이 바람직하다.
또한, 본 발명의 제5단계가 예시되어 있는 제2도(d)를 참조하면, 불산(HF)용액을 함유하는 에칭 용액을 사용하는 습식 식각 공정에 의하여 상기 감광층(24)의 패턴을 통하여 노출된 상기 절연층(23) 특히 상기 이온 주입층(23')의 일부는 식각시킨다.
한편, 상기 절연층(23)은 하기 식①에 나타난 바와 같이 상기 에칭 용액을 구성하는 불산 이온(F-)의 식각 작용에 의해서 에칭되는 반면에 상기 식각 작용시 발생되는 수소 이온(H+)에 의해서 상기 에칭 용액의 pH값이 변하게 되고 그 결과 상기 제2절연층(34)의 식각율이 변하게 된다.
따라서, 상기 절연층(23)의 식각율을 일정하게 유지시키기 위하여 상기 에칭 용액의 pH 값을 일정하게 유지시키는 방안이 요구되며 이를 만족시키기 위하여 상기 불화 수소에 불소화 암모늄(NH4F)과 같은 완충 용액을 첨가시킨다.
즉, 상기 에칭 용액에 첨가되는 상기 불소화 암모늄(NH4F)은 하기의 식(②)과 같은 화학 반응을 하게 되며 그 결과 발생되는 과잉 불소 이온(F-) 상기된 바와 같이 식각 작용에 의하여 소모된 불소 이온(F-)을 보충시키고 이에 의해서 상기 에칭 용액의 pH값은 일정하게 유지된다.
한편, 상기 불화 수소(HF)의 에칭 용액에 첨가되는 상기 불소화 암모늄의 완충비(buffering ratio)에 따라서 상기 제2절연층(34)의 식각 형태가 변하게 된다.
즉, 제6도(a) 및 (b)에 도시된 바와 같이 상기 불화 수소에 대한 상기 불소화 암모늄의 완충비가 약 10:1 미만의 값을 갖는 경우에 식각면의 경사 각도는 상대적으로 급격하게 형성되는 반면에 상기 완충비가 약 20:1 이상의 값을 갖는 경우에 상기 식각면의 경사 각도는 상대적으로 완만하게 형성된다는 것을 알 수 있다.
이를 상세히 하기에 설명하면 다음과 같다. 상기 불화 수소(HF)에 대한 상기 불소돠 암모늄(NH4F)의 완충비가 약 10:1 미만의 값을 갖는 에칭 용액으로 실리콘 산화물(SiO2)로 이루어진 상기 절연층(23)을 식각시킬 때, 상기 불소 이온(F-)의 식각 작용에 의한 식각율은 활성화 에너지에 의해 조절되고 이에 의해서 급격한 경사각(θ1)을 갖는 경사면을 형성시킨다.
다른 한편으로, 상기 불화 수소에 대한 상기 불소화 암모늄의 완충비가 약 20:1 이상의 값을 갖는 에칭 용액으로 상기 절연층(23)을 식각시킬 때, 상기 불소 이온(F-)의 식각 작용에 의한 식각율은 활성화 물질의 확산에 의해 조절되고 이에 의해서 상대적으로 완만한 경사각(θ2)을 갖는 경사면을 형성시킨다.
따라서, 본 발명의 바람직한 일실시예에 따르면, 상기 감광층(24)의 패턴을 통하여 노출된 상기 절연층(23)의 일부를 상기 습식 식각 공정에 의하여 식각 시킬 때 형성되는 경사면이 완만한 경사각을 유지할 수 있도록 불산 용액으로 이루어진 에칭 용액에 불소화 암모늄을 첨가시키며 이때 상기 불소화 암모늄에 대한 불산 용액의 완충비는 약 20:1 내지 30:1의 값을 가지며 그 결과 상기 에칭 용액의 pH값은 일정하게 유지되고 또한 형성되는 절연층(23)의 경사면의 경사각을 완만하게 유지시킨다.
한편, 상기 이온 주입 공정에 의하여 결정 구조가 손상된 상태로 유지된 상기 이온 주입층(23')은 상기 에칭 용액의 식각 작용에 의한 식각률이 상기 결정 구조가 손상되지 않은 상기 절연층(23)의 상기 에칭 용액에 의한 식각률에 비하여 크며 나타나며 이에 의해서 식각 작용에 의하여 형성되는 상기 이온 주입층(23')의 경사면은 보다 완만한 경사각을 갖게된다.
한편, 본 발명의 제6단계가 예시되어 있는 제2도(e)를 참조하면, 상기 절연층(23) 특히 이온 주입층(23')상에 잔존하는 상기 감광층(24)을 현상액에 용해시키거나 또는 아세톤과 같은 제거액(remover)에 용해시킴으로서 제거하여 이에 의해서 상기 제5단계에서 예시된 습식 식각 공정에 의하여 일부가 식각된 상기 절연층(23) 특히 상기 이온 주입층(23')을 노출시킨다.
또한, 상기 메탈층(22)의 상부에 형성된 상기 절연층(23) 및 상기 이온 주입층(23')은 상기 습식 식각공정에 의하여 제거됨으로서 상기된 바와 같이 상기 감광층(24)을 제거할 때 상기 메탈층(22)이 노출되는 반면에 상기 이온 주입층(23')은 상기 감광층(24)의 패턴을 통한 등방성 식각에 의하여 피크(peak)가 형성된 토폴러지(topology)를 구비하게 된다.
그리고 본 발명의 제7단계가 예시되어 있는 제2도(f)를 참조하면, 상기된 바와 같이 상기 절연층(23) 특히 상기 이온 주입층(23')의 패턴을 통하여 노출된 상기 메탈층(22)상에 포토 레지스트(PR)를 소정 두께로 도포시켜서 평탄한 표면 상태의 감광층(도시되어 있지 않음)을 형성시킨다.
이 후에 상기 메탈층(22)의 손상 없이 상기 기판상에 평탄한 표면을 제공하기 위하여 이방성 에칭 특성이 양호한 건식 식각 공정에 의하여 상기 감광층을 제거하며 이때, 상기 건식 식각 공정은 산소 플라즈마 및 불화 탄소 플라즈마를 사용하는 반응성 이온 식각 공정(RIE)에 의한 에칭 백 공정(etch back)을 수행되고 이에 의해서 평탄한 표면을 제공한다.
여기에서, 상기 반응성 이온 식각 공정은 에천트(etchant)로 사용되는 CF4가스와 산소 가스로 이루어진 혼합 가스를 플라즈마 상태로 여기시킨 결과가 발생된 불소와 산소 라디칼을 함유하는 중성 입자들이 상기 감광층 및 상기 절연층(23)에 충돌시킴으로서 수행된다.
본 발명의 바람직한 일실시예에 따르면, 제3도에 도시되어 있는바와 같이 상기 산소 및 불화 탄소의 유동량을 조절시킴으로서 상기 감광층을 구성하는 포토 레지스트 성분 및 상기 절연층(23)을 구성하는 절연 물질이 균일한 식각 속도로 제거되고 그 결과 상기 메탈층(22)이 노출된 평탄한 표면을 제공하게 된다.
상기된 바와 같이 본 발명의 일실시예에 따르면, 복수개의 매탈층으로 구성된 다층 배선 구조를 갖는 실리콘 기판은 하부층의 패턴형성에 의하여 발생되는 단차를 효과적으로 제거하여서 평탄한 표면을 제공할 수 있다.
이상, 상기 내용은 본 발명의 바람직한 실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있음을 인지할 수 있다.
따라서, 본 발명에 따르면, 다층 배선 구조를 구비한 실리콘 기판의 하부층의 패턴 형성에 의하여 형성되는 단차를 효율적으로 완화시킬 수 있으므로 상기 하부층상에 형성되는 상부층 특히 메탈층의 단락을 방지시킬 수 있으며 이에 의해서 상기 실리콘 기판의 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 다층 배선 구조를 갖는 실리콘 기판의 평탄화 방법에 있어서, 실리콘 기판(21)상에 소정형상으로 패터닝된 메탈층(22)을 형성시키는 제1단계와, 상기 기판(21)상에 절연 물질을 소정 두께로 적층시켜서 절연층(23)을 형성시키는 제2단계와, 이온 주입 공정에 의하여 상기 절연층(23)의 상부에 일단의 이온 빔을 주입시키는 제3단계와, 상기 일단의 이온 빔이 주입된 상기 절연층(23)상에 포토 레지스트(PR)를 도포시킴으로서 형성되는 감광층(24)을 소정 형상으로 패터닝시키는 제4단계와, 상기 감광층(24)의 패턴을 통하여 노출된 상기 절연층(23)의 일부를 식각시켜서 상기 메탈층(22)을 노출시키는 제5단계와, 상기 절연층(23)상에 잔존하는 상기 감광층(24)을 제거하여 일부가 식각된 상기 절연층(23)을 노출시키는 제6단계와, 그리고 상기 노출된 절연층(23)상에 포토 레지스트를 재차 도포시켜서 제2감광층을 형성시킨 후 에치 백 공정을 수행하여 평탄하 표면을 제공하는 이루어진 것을 특징으로 하는 평탄화 방법.
  2. 제1항에 있어서, 상기 절연층(23)은 실리콘 산화물을 화학 기상 증착 공정에 의하여 상기 기판(21)상에 소정 두께로 적층시킴으로서 형성되는 것을 특징으로 하는 평탄화 방법.
  3. 제2항에 있어서, 상기 이온 주입 공정은 약 10-7내지 10-5torr 정도의 진공상태에서 수행되는 것을 특징으로 하는 평탄화 방법.
  4. 제3항에 있어서, 상기 이온 주입 공정에 의하여 상기 절연층(23)상에 소정 두께의 이온 주입층(23')이 형성되는 것을 특징으로 하는 평탄화 방법.
  5. 제4항에 있어서, 상기 이온 주입층(23')의 형성 두께는 100 내지 200Å으로 형성되는 것을 특징으로 하는 평탄화 방법.
  6. 제1항에 있어서 상기 감광층(24) 패턴의 선폭 크기는 상기 기판(21)상에 형성된 상기 메탈층(22)의 선폭 크기로 유지되는 것을 특징으로 하는 평탄화 방법.
  7. 제1항에 있어서, 상기 습식 식각 공정은 NH4F용액 및 HF 용액을 함유한 에칭 용액을 사용하는 것을 특징으로 하는 평탄화 방법.
  8. 제7항에 있어서, 상기 에칭액을 구성하고 있는 NH4F용액에 대한 HF용액의 완충비 20:1 내지 30:1로 이루어져 있는 것을 특징으로 하는 평탄화 방법.
  9. 제1항에 있어서, 상기 에칭 백 공정은 건식 식각 공정에 의하여 수행되는 것을 특징으로 하는 평탄화 방법.
  10. 제9항에 있어서, 상기 건식 식각 공정은 불화 탄소 플라즈마 및 산소 플라즈마를 사용한 반응성 이온 식각 공정에 의하여 수행되는 것을 특징으로 하는 평탄화 방법.
KR1019950033524A 1995-09-30 1995-09-30 평탄화 방법 KR0159409B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950033524A KR0159409B1 (ko) 1995-09-30 1995-09-30 평탄화 방법
US08/716,757 US5958797A (en) 1995-09-30 1996-09-23 Planarization of a patterned structure on a substrate using an ion implantation-assisted wet chemical etch
JP8254113A JPH09134922A (ja) 1995-09-30 1996-09-26 イオン注入を用いた湿式エッチング工程による平坦化方法
CN96119880A CN1152795A (zh) 1995-09-30 1996-09-28 用离子注入湿化学蚀刻使基底上的构图结构平面化的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950033524A KR0159409B1 (ko) 1995-09-30 1995-09-30 평탄화 방법

Publications (2)

Publication Number Publication Date
KR970018222A KR970018222A (ko) 1997-04-30
KR0159409B1 true KR0159409B1 (ko) 1999-02-01

Family

ID=19428923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950033524A KR0159409B1 (ko) 1995-09-30 1995-09-30 평탄화 방법

Country Status (4)

Country Link
US (1) US5958797A (ko)
JP (1) JPH09134922A (ko)
KR (1) KR0159409B1 (ko)
CN (1) CN1152795A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050244756A1 (en) * 2004-04-30 2005-11-03 Clarner Mark A Etch rate control
CN102479680A (zh) * 2010-11-29 2012-05-30 中国科学院微电子研究所 半导体器件的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722145B2 (ja) * 1984-07-31 1995-03-08 株式会社リコー 半導体装置の製造方法
US5019526A (en) * 1988-09-26 1991-05-28 Nippondenso Co., Ltd. Method of manufacturing a semiconductor device having a plurality of elements
US4944682A (en) * 1988-10-07 1990-07-31 International Business Machines Corporation Method of forming borderless contacts
US5068207A (en) * 1990-04-30 1991-11-26 At&T Bell Laboratories Method for producing a planar surface in integrated circuit manufacturing
US5429990A (en) * 1994-04-08 1995-07-04 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
JP3047343B2 (ja) * 1994-07-30 2000-05-29 日本電気株式会社 半導体装置の製造方法
US5413953A (en) * 1994-09-30 1995-05-09 United Microelectronics Corporation Method for planarizing an insulator on a semiconductor substrate using ion implantation
KR0159388B1 (ko) * 1995-09-30 1999-02-01 배순훈 평탄화 방법
JP2838992B2 (ja) * 1995-11-10 1998-12-16 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1152795A (zh) 1997-06-25
JPH09134922A (ja) 1997-05-20
KR970018222A (ko) 1997-04-30
US5958797A (en) 1999-09-28

Similar Documents

Publication Publication Date Title
KR101821304B1 (ko) 멀티-패터닝 애플리케이션들을 위한 광학적으로 튜닝된 하드마스크
EP0098687A2 (en) Method of manufacturing a semiconductor device including burying an insulating film
US5369061A (en) Method of producing semiconductor device using a hydrogen-enriched layer
US6878646B1 (en) Method to control critical dimension of a hard masked pattern
US6849531B1 (en) Phosphoric acid free process for polysilicon gate definition
KR100451513B1 (ko) 반도체 소자의 콘택홀 형성 방법
US6103596A (en) Process for etching a silicon nitride hardmask mask with zero etch bias
US5393646A (en) Method for selective formation of a deposited film
KR20050077729A (ko) 반도체 장치의 제조방법
US4371407A (en) Method for producing semiconductor device
US4784719A (en) Dry etching procedure
US6066567A (en) Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
US5563098A (en) Buried contact oxide etch with poly mask procedure
KR0159409B1 (ko) 평탄화 방법
US6171940B1 (en) Method for fabricating semiconductor devices having small dimension gate structures
US20220037152A1 (en) Plasma Pre-Treatment Method To Improve Etch Selectivity And Defectivity Margin
WO1987000345A1 (en) Procedure for fabricating devices involving dry etching
US6911374B2 (en) Fabrication method for shallow trench isolation region
JP2616460B2 (ja) 半導体装置およびその製造方法
JP3080055B2 (ja) ドライエッチング方法
JPS6258663A (ja) 半導体装置の製造方法
KR100267770B1 (ko) 반도체소자의산화막형성방법
KR0151014B1 (ko) 반도체 소자 미세패턴 형성방법
KR0184939B1 (ko) 반도체 소자의 본딩패드 형성방법
KR100299515B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010730

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee