WO2013134898A1 - 半导体器件及其制造方法 - Google Patents

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WO2013134898A1
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gate
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metal
semiconductor device
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殷华湘
徐秋霞
赵超
陈大鹏
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中国科学院微电子研究所
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    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and, in particular, to a MOSFET that utilizes metal injection to adjust a work function and a method of fabricating the same. Background technique
  • the equivalent oxide thickness (EOT) of the gate insulating dielectric layer in the CMOS device must be simultaneously reduced.
  • an ultra-thin (eg, 10 nm) conventional oxide layer or oxynitride layer has a relatively low dielectric constant (for example, about 3.9), and the insulating property is difficult to withstand the relatively high field strength in such ultra-small devices, which will cause serious The gate is leaking. Therefore, the conventional poly-si/SiON system is no longer suitable.
  • high dielectric constant (high k, H) materials as the gate dielectric layer.
  • high k, H the interface charge and polarization charge of high-k materials make the threshold adjustment of the device difficult.
  • the combination of poly-si and high-k will produce the Fermi level pinning effect, so it cannot be used for threshold adjustment of MOSFET, so the gate electrode must be applied.
  • Different metal materials are used to adjust the device threshold, that is, a metal gate (MG) /HK structure.
  • metal electrodes with different work functions are required.
  • a single metal gate process adjustment method can be used, but the adjustment range is limited.
  • a planar SOI multi-gate device with a lower standby power using a single metal gate process corresponding to the 4.1eV work function of n+ poly-si and the 5.2eV work function of p+ poly-si, can select a suitable metal electrode to make the gate
  • the pole work function is near the median value between the two, for example 4.65 eV or 4.65 ⁇ 0.3 eV.
  • the optimal process should be a gate electrode with different metal materials.
  • the NMOS uses a conduction band metal
  • the PMOS uses a valence band metal
  • the gate work functions of the NMOS and PMOS are respectively located at the conduction band and the valence band edge, for example, 4.1 ⁇ . 0.1eV and 5.2 ⁇ 0.1 eV.
  • the industry has made detailed research on the material selection of these gate metals (including metal nitrides), and will not go into details here.
  • Figure 1 shows a typical MG/HK structure CMOSFET in Intel's 45/32nm process.
  • the left part is PMOS and the right part is NMOS, although the two are shown as adjacent in the figure, but in the actual layout.
  • the CMOS includes a shallow trench isolation (STI) 2 in the substrate 1, the substrate 1, a source/drain region 3, a source/drain extension region 4, a gate spacer 5, and a metal silicide layer 6 on the source and drain regions.
  • STI shallow trench isolation
  • CESL contact etch stop layer
  • ILD interlayer dielectric layer
  • gate insulating layer gate conductive layer 10
  • the source drain region 3 is preferably an embedded stressor drain region, which is (elevated) SiGe for PMOS and Si: for NMOS.
  • the gate insulating layer 9 preferably includes a multilayer stack structure, such as low Interfacial layer of dielectric constant (low-k, LK) and dielectric layer of high dielectric constant (high-k, HK), interfacial layer such as SiO 2 , insulating dielectric layer such as Hf0 2 oxide, etc.
  • the interface between the gate insulating layer and the channel in the substrate is optimized to reduce defects.
  • the gate conductive layer 10 preferably includes a multilayer stack structure, such as a gate material layer 10a of a ⁇ material to adjust a work function, a gate barrier layer 10b of a material such as TaN to selectively control gate filling, a gate of a material such as TiAl The layer 10c is filled.
  • the gate conductive layer 10 of the PMOS includes the above 10a, 10b, and 10c
  • the gate conductive layer 10 of the NMOS includes only 10a and 10c, and in the NMOS, A1 diffuses into the TiN layer to form a cascading of TiAl/TiN-Al. structure.
  • the present invention provides a semiconductor device including a substrate, a plurality of gate stack structures on the substrate, a plurality of gate spacer structures on each side of each gate stack structure, and each gate spacer a plurality of source and drain regions in the substrate on both sides of the structure, the plurality of gate stack structures including a plurality of first gate stacked structures and a plurality of second gate stacked structures, wherein the first gate stacked structure comprises the first gate An insulating layer, a first work function metal layer, a second work function metal diffusion barrier layer, a gate filling layer, and the second gate stack structure includes a second gate insulating layer, a first work function metal layer, and a second work function metal a layer, a gate filling layer, wherein: the second work function metal layer comprises implanted adjustment work function doping ions, and the adjustment work function do
  • the first gate work function is close to the valence band and the second gate work function is close to the conduction band, or the first gate work function is close to the conduction band and the second gate work function is close to the valence band.
  • the first and/or second gate insulating layer comprises at least one of silicon oxide, nitrogen-doped silicon oxide, silicon nitride, and high-k material.
  • the high-k material comprises a germanium-based material selected from the group consisting of Hf0 2 , HfSiO x , HfSiON, HfA10 x , HfTaO x , HfLaO x , HfAlSiO x , HfLaSiO x , or includes a material selected from the group consisting of Zr0 2 , La 2 0 3 , and LaA10 3 , Ti0 2, Y 2 0 3 of a rare earth-based high-K dielectric material, or comprises A1 2 0 3, or a composite layer of the material.
  • the first work function metal layer comprises a) a metal nitride comprising at least one of M x N y , M x Si y N z , M x Al y N z , M a Al x Si y N z , wherein M Is at least one of Ta, Ti, Hf, Zr, Mo, W; and/or b) a metal or a metal alloy, including Co, Ni, Cu, Al, Pd, Pt, Ru, Re, Mo, Ta, Ti, At least one of Hf, Zr, W, Ir, Eu, Nd, Er, La.
  • the second work function metal diffusion barrier layer includes at least one of M x N y , M x Si y N z , M x Al y N z , M a Al x Si y N z , where M includes Ta, Ti, At least one of Hf, Zr, Mo, W.
  • the gate filling layer comprises: a) a metal nitride comprising at least one of M x N y , M x Si y N z , M x Al y N z , M a Al x Si y N z , wherein M is At least one of Ta, Ti, Hf, Zr, Mo, W; and/or b) a metal or metal alloy, including Co, Ni, Cu, Al, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf At least one of Zr, W, Ir, Eu, Nd, Er, La; and/or c) a metal silicide comprising at least one of CoSi 2 , TiSi 2 , NiSi, PtSi, NiPtSi, CoGeSi, TiGeSi, NiGeSi ; and / or d) metal oxide conductor, package At least one of ln 2 0 3 , Sn0 2 , ITO, IZ
  • the adjustment work function doping ions include at least one of Al, Ga, In, B; and for the PMOS, adjusting the work function doping ions includes at least one of Sb, As, P, N, Ar One.
  • the injected peak position of the injected work function doping ions is close to the bottom of the gate filling layer of the first work function metal layer.
  • the second work function metal layer is located at an upper interface of the interface between the first work function metal layer and the gate insulating layer.
  • a metal ion diffusion barrier layer is further included between the gate filling layer and the first work function metal layer, and the material thereof comprises an oxide, a nitride, a Si: C, a SiGe, an amorphous silicon, At least one of low temperature polysilicon, Ge, metal or metal alloy, metal nitride.
  • the substrate comprises at least one of silicon, germanium, strained silicon, germanium silicon, a compound semiconductor, and a carbon-based semiconductor material.
  • the present invention also provides a method of fabricating a semiconductor device, comprising the steps of: forming a plurality of source and drain regions in a substrate; forming a plurality of gate spacer structures on the substrate, wherein the gate spacer structure surrounds the plurality of a first gate trench and a plurality of second gate trenches, an interlayer dielectric layer around the gate spacer structure; a first gate insulating layer and a second layer are sequentially deposited in the first and second gate trenches a gate insulating layer, a first work function metal layer, a second work function metal diffusion barrier layer; selectively etching to remove a second work function metal diffusion barrier layer in the second gate trench until the first work function metal is exposed a layer; a gate filling layer is deposited on the second work function metal diffusion barrier layer in the first gate trench; and a first work function metal layer in the second gate trench; Filling the bottom of the gate filling layer in the trench with the adjustment work function doping ions to form a second work function metal layer; causing
  • the first and/or second gate insulating layer comprises at least one of silicon oxide, nitrogen-doped silicon oxide, silicon nitride, and high-k material.
  • the high-k material comprises a germanium-based material selected from the group consisting of Hf0 2 , HfSiO x , HfSiON, HfA10 x , HfTaO x , HfLaO x , HfAlSiO x , HfLaSiO x , or includes a material selected from the group consisting of Zr0 2 , La 2 0 3 , and LaA10 3 , R0 2 , Y 2 0 3 rare earth based high K dielectric material Material, or a composite layer comprising A1 2 0 3 , or the above materials.
  • the first work function metal layer comprises a) a metal nitride comprising at least one of M x N y , M x Si y N z , M x Al y N z , M a Al x SiyN z , wherein M is Ta At least one of Ti, Hf, Zr, Mo, W; and/or b) a metal or metal alloy, including Co, Ni, Cu, Al, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, At least one of Zr, W, Ir, Eu, Nd, Er, La.
  • the second work function metal diffusion barrier layer includes at least one of M x N y , M x Si y N z , M x Al y N z M a Al x Si y N z , where M includes Ta, Ti, Hf At least one of Zr, Mo, and W.
  • the gate filling layer comprises: a) a metal nitride comprising at least one of M x N y , M x Si y N z , M x AlyN z , M a Al x SiyN z , wherein M is Ta, Ti, At least one of Hf, Zr, Mo, W; and/or b) a metal or metal alloy, including Co, Ni, Cu, Al, Pd, Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W At least one of Ir, Eu, Nd, Er, La; and/or c) a metal silicide comprising at least one of CoSi 2 , TiSi 2 , NiSi, PtSi, NiPtSi, CoGeSi, TiGeSi, NiGeSi; and/or d) a metal oxide conductor comprising at least one of ln 2 O 3 , SnO 2 , ITO, ytterb
  • adjusting the work function doping ions includes at least one of Al, Ga, In, B; and for the PM0S, adjusting the work function doping ions includes at least at least Sb, As, P, N, Ar One.
  • the second work function metal layer is located at an upper interface of the interface between the first work function metal layer and the gate insulating layer.
  • the deposition process includes deposition of a plurality of gate fill layers, deposition of a gate dielectric layer, and annealing reflow.
  • a second work function gold formed by the aggregation of implanted ions is formed in the metal gate stack of the NMOS by separate ion implantation.
  • the genus layer effectively adjusts the metal work function accurately, controls the device threshold simply and efficiently, and improves device performance.
  • the first MOSFET is opposite to the second MOSFET type.
  • the second MOSFET is NMOS
  • the first MOSFET is NM0S
  • the second MOSFET is PM0S.
  • Doping ions may be implanted into the embedded strain source drain region 3A/3B to adjust the type and concentration, or in-situ doping while forming the above embedded source and drain
  • the first MOSFET corresponds to the PMOS
  • the source and drain regions 3A are embedded.
  • Strained SiGe e-SiGe
  • the second MOSFET corresponds to NMOS
  • the source and drain regions 3B are embedded strain Si:C (e-Si:C) and doped with phosphorus, Arsenic, antimony, etc., and vice versa.
  • a portion of the second work function metal diffusion barrier layer 10B on the second MOSFET is selectively etched to expose the first work function metal layer 10A in the second gate trench.
  • a first mask is covered with a hard mask and a photoresist (not shown), and then a portion of the second work function metal diffusion barrier layer is removed by wet etching or dry etching.
  • the adjustment annealing and subsequent deposition process conditions can also change the relative position of the 10D peak to 10A and 9B to adjust the work function.
  • the metal nitride includes M x N y , M x Si y N z , M x Al y N z , M a Al x Si y N z , where M is Ta, Ti, Hf, Zr, Mo, W or other elements.
  • Methods of forming a diffusion barrier layer such as evaporation, ALD, etc. PVD technology, or CVD, electroplating techniques, and the like. It should be noted that the thickness of the heating or diffusion barrier layer should be relatively thin, so that the metal ions in the layer 10C (above the layer 10D) are insufficient to diffuse into the layer 10A in a large amount, but the adjustment work function in the layer 10D can be made.
  • the specific value of the above work function should be selected according to the electrical characteristics of the NMOS and PMOS devices, as long as the first gate work function is opposite to the second gate work function, that is, one close to the valence band and the other close to The guide belt can be used, and the specific numerical range selection can be adjusted reasonably.
  • a second work function metal layer formed by implanted ion concentration is formed in the metal gate stack of the NMOS by separate ion implantation, thereby effectively adjusting the metal work function, which is simple and simple. Efficient control of device thresholds and improved device performance.

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Abstract

本发明公开了一种半导体器件，包括衬底、衬底上的多个栅极堆叠结构、每个栅极堆叠结构两侧的多个栅极侧墙结构、每个栅极侧墙结构两侧衬底中的多个源漏区，多个栅极堆叠结构包括多个第一栅极堆叠结构和多个第二栅极堆叠结构，其中第一栅极堆叠结构包括第一栅极绝缘层、第一功函数金属层、第二功函数金属扩散阻挡层、栅极填充层，该功函数接近价带（导带）边。第二栅极堆叠结构包括第二栅极绝缘层、改性的第一功函数金属层、第二功函数金属层、栅极填充层，其特征在于：第二功函数金属层包括注入的调节功函数掺杂离子，同时部分扩散到其下的第一功函数层调节阈值，使该栅极的功函数接近导带（价带）边与原有的第一功函数相对，从而精确调节栅极功函数。

Description

半导体器件及其制造方法 优先权要求
本申请要求了 2012 年 03 月 14 日 提交的、 申请号为 201210067312.5 发明名称为 "半导体器件及其制造方法" 的中国专利 申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件及其制造方法， 特别是涉及一种利用 金属注入调节功函数的 MOSFET及其制造方法。 背景技术
从 45nm CMOS集成电路工艺起， 随着器件特征尺寸的不断缩小， 为了抑制短沟道效应， CMOS 器件中栅绝缘介质层的等效氧化层厚度 ( EOT ) 必需同步减少。 然而， 超薄的 （例如 10nm ) 常规氧化层或氮 氧化层由于 （相对） 介电常数不高 （例如 3.9左右）， 绝缘性能难以承 受这种超小器件中相对高的场强， 将产生严重的栅漏电。 因此， 传统 的多晶硅 ( poly-si ) /SiON体系不再适用。
有鉴于此， 业界开始使用高介电常数 （高 k, H ) 材料来作为栅 绝缘介质层。 然而， 高 k 材料的界面电荷与极化电荷导致器件的阈值 调节困难， poly-si与高 k结合将产生费米能级钉扎效应， 因而不能用 于 MOSFET的阈值调节， 故栅电极必需应用不同金属材料来调节器件 阈值， 也即采用金属栅 （MG ) /HK结构。
对于不同 MOSFET的阈值调节， 比如对于 NMOS与 PMOS, 需要 不同功函数的金属电极。 可采用单一金属栅工艺调节方法， 然而调节 范围有限。例如采用了单一金属栅工艺的具有较低待机功率的平面 SOI 多栅器件， 对应于 n+ poly-si的 4.1eV功函数以及 p+ poly-si的 5.2eV 功函数， 可以选择合适的金属电极使得栅极功函数在两者之间的中位 值附近， 例如为 4.65eV或者 4.65±0.3eV。 但这种小范围微调难以有效 控制器件阈值。 最优工艺方法应当是采用不同金属材料的栅电极， 例 如 NMOS采用导带金属， PMOS采用价带金属，以使得 NMOS和 PMOS 的栅极功函数分别位于导带和价带边缘处， 例如 4.1±0.1eV 和 5.2±0.1eV。 业界已经就这些栅极金属 （包括金属氮化物） 的材料选择 做了详尽研究， 在此不再赘述。
图 1所示为 Intel公司 45/32nm制程下的一种典型 MG/HK结构的 CMOSFET, 左侧部分为 PMOS, 右侧部分为 NMOS, 虽然两者在图中 显示为相邻， 但是在实际版图中也可以具有多个中间间隔元件， 具体 依照版图设计需要而设定， 以下同理。 具体地， CMOS包括衬底 1、 村 底 1 中的浅沟槽隔离 （STI ) 2、 源漏区 3、 源漏扩展区 4、 栅极侧墙 5、 源漏区上的金属硅化物层 6、 接触蚀刻停止层（CESL ) 7、 层间介质层 ( ILD ) 8、 栅极绝缘层 9、 栅极导电层 10、 源漏接触 11。 其中， 源漏 区 3优选是嵌入式应力源漏区， 对于 PMOS而言是 （抬升的） SiGe, 对于 NMOS而言是 Si: ( 。 栅极绝缘层 9优选地包括多层堆叠结构， 例 如低介电常数 （低 k, LK ) 的界面层以及高介电常数 （高 k， HK ) 的 绝缘介质层， 界面层例如 Si02， 绝缘介质层例如 Hf02等 Hf 系氧化物， 界面层用于优化栅极绝缘层与衬底中沟道之间的界面、 减小缺陷。
栅极导电层 10优选地包括多层堆叠结构， 例如 ΤιΝ材质的栅极材 料层 10a以调节功函数， TaN等材质的栅极阻挡层 10b以选择性控制栅 极填充， TiAl等材质的栅极填充层 10c。 其中 PMOS的栅极导电层 10 包括以上 10a、 10b和 10c, 而 NMOS的栅极导电层 10仅包括 10a和 10c, 并且在 NMOS 中 A1扩散到 TiN层中从而使得形成 TiAl/TiN-Al 的层叠结构。该 CMOS器件通过层 10a与层 10c的厚度比例来调节 TiAl 层中 A1原子扩散到 TiN层中的深度， 从而调节功函数， A1扩散到 HK 中与远离 HK (相当于纯 TiN金属栅） 都将导致功函数提高并适用于 PMOS， 而只有在接近 HK/TiN界面的上界面处才能产生较低的功函数 并且适用于 NMOS。
然而， 这种仅仅依靠薄膜厚度比例控制来调节功函数的方法， 由 于薄膜厚度达到纳米级别之后具有较大的工艺不稳定性， 因此对于超 薄、 超小器件不再适用， 因此难以合理优化控制小尺寸器件的阔值调 V。 发明内容
由上所述， 本发明的目的在于提供一种能有效调节金属栅功函数 的新型 CMOSFET及其制造方法。 为此， 本发明提供了一种半导体器件， 包括衬底、 衬底上的多个 栅极堆叠结构、 每个栅极堆叠结构两侧的多个栅极侧墙结构、 每个栅 极侧墙结构两側衬底中的多个源漏区， 多个栅极堆叠结构包括多个第 一栅极堆叠结构和多个第二栅极堆叠结构， 其中第一栅极堆叠结构包 括第一栅极绝缘层、 第一功函数金属层、 第二功函数金属扩散阻挡层、 栅极填充层， 第二栅极堆叠结构包括第二栅极绝缘层、 第一功函数金 属层、 第二功函数金属层、 栅极填充层， 其特征在于： 第二功函数金 属层包括注入的调节功函数掺杂离子， 并且该调节功函数掺杂离子扩 散到第一功函数层， 共同改变第二栅极堆叠结构的功函数， 使得第二 栅极堆叠结构的第二栅极功函数与第一栅极堆叠结构的第一栅极功函 数相对。
其中， 第一栅极功函数接近价带且第二栅极功函数接近导带， 或 者第一栅极功函数接近导带且第二栅极功函数接近价带。
其中， 第一和 /或第二栅极绝缘层包括氧化硅、 掺氮氧化硅、 氮化 硅、 高 K材料中的至少一个。 其中， 高 K材料包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土基高 K介质材 料， 或是包括 A1203， 或上述材料的复合层。
其中，第一功函数金属层包括 a )金属氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b ) 金属或金属合金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La中 的至少一个。
其中， 第二功函数金属扩散阻挡层包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M包括 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至 少一个。
其中， 栅极填充层包括： a ) 金属氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b )金属或金属合金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La中 的至少一个；和 /或 c )金属硅化物，包括 CoSi2、TiSi2、NiSi、PtSi、 NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi中的至少一个； 和 /或 d )金属氧化物导体， 包 括 ln203、 Sn02、 ITO、 IZO中的至少一个； 和 /或 e ) 半导体材料， 包括 掺杂的多晶硅、 非晶硅、 多晶锗、 多晶锗硅中的至少一个； 以及上述 材料的复合层。
其中， 对于 NMOS而言， 调节功函数掺杂离子包括 Al、 Ga、 In、 B 中的至少一个； 对于 PMOS而言， 调节功函数掺杂离子包括 Sb、 As、 P、 N、 Ar中的至少一个。
其中， 注入的调节功函数掺杂离子的注入峰值位置为接近第一功 函数金属层的栅极填充层的底部。
其中， 第二栅极堆叠结构中， 第二功函数金属层位于第一功函数 金属层与栅极绝缘层之间的界面的上界面处。
其中， 第二栅极堆叠结构中， 栅极填充层与第一功函数金属层之 间还包含金属离子扩散阻挡层，其材质包括氧化物、氮化物、 Si:C、SiGe、 非晶硅、 低温多晶硅、 Ge、 金属或金属合金、 金属氮化物中的至少一 个。
其中， 衬底包括硅、 锗、 应变硅、 锗硅、 化合物半导体、 碳基半 导体材料中的至少一个。
本发明还提供了一种半导体器件制造方法， 包括以下步骤： 在衬 底中形成多个源漏区； 在衬底上形成多个栅极侧墙结构， 其中栅极侧 墙结构包围了多个第一栅极沟槽和多个第二栅极沟槽， 栅极侧墙结构 周围具有层间介质层； 在第一和第二栅极沟槽中依次沉积第一栅极绝 缘层和第二栅极绝缘层、 第一功函数金属层、 第二功函数金属扩散阻 挡层； 选择性刻蚀去除第二栅极沟槽中的第二功函数金属扩散阻挡层， 直至露出第一功函数金属层； 在第一栅极沟槽中的第二功函数金属扩 散阻挡层上、 以及在第二栅极沟槽中的第一功函数金属层上沉积栅极 填充层； 对第二栅极沟槽中的栅极填充层底部注入调节功函数掺杂离 子形成第二功函数金属层； 使得调节功函数掺杂离子扩散到其下的第 一功函数金属层， 共同改变第二栅极堆叠结构的第二栅极功函数， 使 得第二栅极功函数与第一栅极堆叠结构的第一栅极功函数相对。
其中， 第一和 /或第二栅极绝缘层包括氧化硅、 掺氮氧化硅、 氮化 硅、 高 K材料中的至少一个。 其中， 高 K材料包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土基高 K介质材 料， 或是包括 A1203 , 或上述材料的复合层。
其中，第一功函数金属层包括 a )金属氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b ) 金属或金属合金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La中 的至少一个。
其中， 第二功函数金属扩散阻挡层包括 MxNy、 MxSiyNz、 MxAlyNz MaAlxSiyNz中的至少一个， 其中 M包括 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至 少一个。
其中， 栅极填充层包括： a ) 金属氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b ) 金属或金属合金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La中 的至少一个；和 /或 c )金属硅化物，包括 CoSi2、TiSi2、NiSi、PtSi、 NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi中的至少一个； 和 /或 d )金属氧化物导体， 包 括 ln203、 Sn02、 ITO、 ΙΖΟ中的至少一个； 和 /或 e ) 半导体材料， 包括 掺杂的多晶硅、 非晶硅、 多晶锗、 多晶锗硅中的至少一个； 或上述材 料的复合层。
其中， 对于 NM0S而言， 调节功函数掺杂离子包括 Al、 Ga、 In、 B 中的至少一个； 对于 PM0S而言， 调节功函数掺杂离子包括 Sb、 As、 P、 N、 Ar中的至少一个。
其中， 第二功函数金属层位于第一功函数金属层与栅极绝缘层之 间的界面的上界面处。
其中， 采用退火或者沉积工艺使得调节功函数掺杂离子扩散到其 下的第一功函数金属层。
其中， 退火温度小于等于 55(TC , 退火时间小于等于 30分钟。
其中， 沉积工艺包括多层栅极填充层的沉积、 栅介质层的淀积以 及退火回流。
其中， 在沉积栅极填充层之前， 进一步包括： 在第二栅极沟槽中 的第一功函数金属层上沉积金属离子扩散阻挡层。
依照本发明的半导体器件及其制造方法， 通过单独的离子注入在 NMOS的金属栅极堆叠中形成了由注入离子聚集形成的第二功函数金 属层， 从而有效地精确调节了金属功函数， 简单高效地控制了器件阈 值， 并且提高了器件性能。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1为现有技术的后栅工艺 MOSFET的剖面示意图； 以及
图 2至图 10为依照本发明的 MOSFET的制造方法各步骤的剖面示意 图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了能有效调节金属栅功函数从而控制阈值 的新型 MOSFET及其制造方法。需要指出的是， 类似的附图标记表示类 似的结构， 本申请中所用的术语 "第一" 、 "第二" 、 "上" 、 "下" 等等可用于修饰各种器件结构或制造工序。 这些修饰除非特别说明并 非暗示所修饰器件结构或制造工序的空间、 次序或层级关系。
以下将参照图 2至图 10的剖面示意图来详细说明依照本发明的 CMOSFET的制造方法各步骤， 其中特别地， 所述方法优先适用于后栅 工艺 ( gate-last ) 。
首先， 参照图 2， 形成 CMOS基础结构， 也即在包含 STI的衬底 中分别形成至少一个第一 MOSFET和至少一个第二 MOSFET, 其中第 一 MOSFET包括第一源漏区、 第一源漏扩展区、 第一栅绝缘层、 第一 栅极侧墙、 第一金属硅化物、 第一接触刻蚀停止层、 第一层间介质层， 第二 MOSFET包括第二源漏区、 第二源漏扩展区、 第二栅绝缘层、 第 二栅极侧墙、 第二金属硅化物、 第二接触刻蚀停止层、 第二层间介质 层。 第一 MOSFET与第二 MOSFET类型相反， 例如第一 MOSFET为 PMOS 时第二 MOSFET为 NMOS, 第一 MOSFET 为 NM0S 时第二 MOSFET 为 PM0S。 类似地， 以下涉及 "第一" 和 "第二，， 的材料、 结构或特性的限定均可以互换。
具体地， 首先提供衬底 1。 衬底 1依照器件用途需要而合理选择， 可包括单晶体硅（Si ) 、 绝缘体上硅（S0I ) 、 单晶体锗（Ge ) 、 绝缘 体上锗（GeOI ) 、 应变硅（Strained Si ) 、 锗硅（ SiGe ) , 或是化合物 半导体材料， 例如氮化镓 （GaN ) 、 砷化镓 （GaAs ) 、 磷化铟 (InP)、 锑化铟 （InSb ) , 以及碳基半导体例如石墨烯、 SiC、 碳纳米管等等。 衬底 1如图所示为块状，第一 MOSFET和第二 MOSFET相邻地形成在 其中， 但是两个器件也可以相间隔地形成， 例如分别形成在不同导电 类型的阱区 （未示出） 中或其间具有其他间隔电子元件或结构。
其次， 在衬底 1 中形成浅沟槽隔离 （STI ) 2, 例如先光刻 /刻蚀衬 底 1 形成浅沟槽然后采用 LPCVD、 PECVD等常规技术沉积绝缘隔离 材料并 CMP平坦化直至露出衬底 1 , 形成 STI 2。 其中 STI2的填充材 料可以是氧化物、 氮化物或氮氧化物。 如图所示， STI2将所包围的衬 底 1分成至少一个第一 MOSFET有源区和至少一个第二 MOSFET有源 区， 后续的各种工序将针对两者选择性地沉积、 刻蚀以此形成不同类 型的器件。
再次， 在整个晶片表面也即衬底 1和 STI2表面依次沉积垫氧化层 和伪栅极层并刻蚀形成第一和第二伪栅极堆叠结构 （均未示出） 。 第 一和第二伪栅极堆叠结构将在后续工艺中去除， 因此垫氧化层优选为 氧化硅， 伪栅极层优选为多晶硅、 非晶硅或微晶硅甚至是氧化硅。 第 一和第二伪栅极堆叠结构的宽度和厚度依照 PMOS、 NMOS 版图设计 规则、 器件导电特性需要而制定。
然后， 在第一和第二伪栅极堆叠结构两侧形成第一和第二伪栅极 侧墙 （未示出） 。 例如在器件表面沉积氧化硅、 氮化硅或其复合层的 侧墙材料层然后刻蚀形成伪栅极侧墙。
接着，在伪栅极侧墙两侧衬底 1 中形成第一源漏区 3A和第二源漏 区 3B。 传统工艺的源漏区 3A/3B可以是利用不同的掩膜分别向衬底 1 中进行第一次源漏离子注入， 以选择性注入不同导电类型的掺杂离子 形成， 例如向第一 MOSFET有源区注入 p型杂质， 向第二 MOSFET有 源区注入 n型杂质。 在本发明优选实施例中， 源漏区 3A/3B是嵌入式 应变源漏区， 也即分别以第一和第二伪栅极侧墙为掩模刻蚀衬底 1 的 第一 MOSFET有源区和第二 MOSFET有源区形成第一和第二源漏凹槽 (未示出），然后在第一和第二源漏凹槽中选择性外延生长 SiGe或 Si:C 等与衬底 1 材质不同的高应力材料从而形成相应材质的嵌入式应变源 漏区。其中嵌入式应变源漏区 3A/3B的上表面不限于图 2所示与衬底 1 上表面齐平， 而是可以高于衬底 1 上表面形成提升源漏。 优选地， 也 可以向嵌入式应变源漏区 3A/3B 中注入掺杂离子以调节类型和浓度， 或者在形成上述嵌入式源漏同时进行原位掺杂， 第一 MOSFET对应于 PMOS则源漏区 3A是嵌入式应变 SiGe ( e-SiGe )并且掺杂硼、 铝、镓、 铟等， 第二 MOSFET对应于 NMOS则源漏区 3B是嵌入式应变 Si:C ( e-Si:C ) 且掺杂磷、 砷、 锑等， 反之亦然。
随后， 分别去除第一或第二伪栅极側墙并在第一或第二伪栅极堆 叠结构两侧的衬底 1中分别形成第一源漏扩展区 4A或第二源漏扩展区 4B。 可以通过湿法腐蚀去除氮化硅或氮氧化硅的伪栅极侧墙， 然后进 行第二次源漏离子注入， 形成轻掺杂 （LDD ) 的源漏扩展区 4A/4B。 其中， 源漏扩展区 4A/4B的导电类型分别与源漏区 3A/3B的导电类型 相同， 只是掺杂浓度较低、 结深较浅。
然后， 在第一和第二伪栅极堆叠结构两侧分别形成第一栅极側墙 结构 5A和第二栅极侧墙结构 5B。 栅极侧墙结构 5A/5B的材质可以是 常规材料， 例如氧化硅（SiOx )或氮化硅（SiNx, X可为 1 ~ 2, 不限于 整数） 或氮氧化硅 （SiOxNy, x、 y 可依照需要合理调整） 或其组合。 或者优选地，第一和 /或第二栅极侧墙结构 5A/5B至少为两层层叠结构， 例如先在器件表面通过传统工艺沉积较低应力的栅极侧墙材料， 可为 氧化硅（SiOx )或氮化硅（SiNx, X可为 1 ~ 2 , 不限于整数）或氮氧化 硅 （SiOxNy, x、 y 可依照需要合理调整） ， 也可为这些材料的堆叠， 然后控制刻蚀掩模版图和刻蚀工艺参数使得刻蚀得到的低应力栅极側 墙的剖面形状为 L形， 也即包括与伪栅极堆叠结构直接接触的垂直部 分， 以及与嵌入式应变源漏区 3A/3B和 /或源漏扩展区 4A/4B直接接触 的水平部分。 第一栅极侧墙 41用作高应力侧墙的緩冲层， 其厚度优选 为 l ~ 25nm, 较薄的厚度有利于应力传递。 形成低应力栅极侧墙之后， 再形成高应力栅极侧墙。 通过磁过滤脉冲阴极真空弧放电 （FCVA ) 、 PEC VD、 磁控溅射等低温方法沉积形成具有较高本征应力的类金刚石 无定形碳 （DLC ) 薄膜， 然后采用 02和 /或 Ar等离子体干法刻蚀形成 位于低应力栅极侧墙水平部分上的高应力栅极侧墙， 并使其剖面形状 为近似三角形或 1/4椭圆。 其中， 由于 DLC薄膜的材料特性很大程度 上取决于 sp3键的含量，较高的 sp3键的含量使得 DLC结构更类似于金 刚石而不是石墨， 因此为了提高本征应力， 本发明优选实施例中控制 工艺参数使得 DLC中 sp3键的含量至少大于 50 %、 氢原子含量少于 40 %、 氮原子含量少于 20 % , 如此使得用作高应力栅极侧墙的 DLC薄膜 本征应力不小于 2GPa并优选为 4 ~ 10GPa。 高应力栅极侧墙的厚度优 选为 2 ~ 60nm, 这种高应力栅极側墙能向沟道区提供更高的应力， 从 而提高载流子迁移率、 改善器件性能。 对于 nMOS而言 DLC薄膜为张 应力， 而对于 pMOS而言 DLC薄膜为压应力， 因此在 CMOS器件的 制造工艺中高应力栅极侧墙要分两次形成以分别控制应力种类和大 小。
随后， 分别以第一和第二栅极侧墙 5A/5B 为掩模， 执行自对准硅 化物工艺， 在整个器件表面沉积 Pt、 Co、 Ni、 Ti等金属或金属合金的 薄膜， 然后高温退火处理， 使得嵌入式应变源漏区 3A/3B 中所含的硅 与金属发生反应生成如 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi、 CoGeS TiGeSi、 NiGeSi等第一 /第二源漏接触金属硅化物 6A/6B以降低源漏接 触电阻， 从而进一步提高器件性能。
形成源漏接触金属硅化物 6A/6B之后， 在整个器件表面沉积形成 接触刻蚀停止层 （CESL ) 7， 也即 CESL 7位于 STI 2、 源漏接触金属 硅化物 6A/6B、 栅极侧墙 5A/5B、 伪栅极堆叠结构上， 其材质可以是具 有高应力的传统的 SiOx、 SiNx材料， 或者是前述的高应力 DLC。 CESL 7 提供额外的应力增强， 进一步增大了沟道区应力。 具体地， CESL7 所谓的高应力在本发明中为材料的本征应力大于 lGPa， 并优选介于 2 ~ 10GPa。
淀积层间介质层 （ILD ) 8用于后栅工艺， 该层可以为氧化硅、 磷 硅玻璃、 掺氟氧化硅、 掺碳氧化硅、 氮化硅或者低介电常数 （low-k, LK ) 材料， 或者多层复合层； 运用 CMP， 干法回刻等方法平坦化 8, 使之上表面与伪栅极堆叠结构顶部平齐。
通过湿法腐蚀去除第一和第二伪栅极堆叠结构， 留下第一和第二 栅极沟槽， 如图 2中所示。 然后通过 PECVD、 HDPCVD, ALD等方法 在第一和第二栅极沟槽中分别沉积氧化硅、 掺氮氧化硅、 氮化硅、 或 其它高 K材料从而形成第一栅极绝缘层 9A和第二栅极绝缘层 9B, 栅 极绝缘层 9A/9B 可以仅位于栅极沟槽底部也可位于栅极沟槽底部和侧 壁。 栅极绝缘层 9A/9B所用的高 k材料包括但不限于包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx HfLaSiOx 的铪基村料， 或是包括选自 Zr02、 La203、 LaA103> Ti02、 Y203的稀 土基高 K介质材料， 或是包括 Α1203, 或上述材料的复合层。 优选地， 高 k材料构成的栅极绝缘层 9A/9B与衬底 1之间还具有低 k材料的界 面层 （未分层示出） ， 以改善界面缺陷， 其材质例如为氧化硅、 掺氮 氧化硅、 氮化硅中的至少一个。
至此， 参照图 2的基础结构已经形成， 以下将参照图 3至图 10来 进一步详细说明本发明的注入金属扩散栅的工艺顺序。
接着， 参照图 3 , 在第一和第二栅极沟槽中的第一和第二栅极绝缘 层 9A/9B上通过 PVD、 CVD、 ALD等常规方法沉积第一功函数金属层 10A。 第一功函数金属层 10A 可包括 a ) 金属氮化物， 例如 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W 或其它元素； 和 /或 b )金属或金属合金， 例如 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La。 且其 中可掺入。、 F、 N、 0、 B、 P、 As等元素。
随后， 参照图 4, 通过 PVD、 CVD、 ALD等常规方法在第一功函 数金属层 10A上沉积第二功函数金属扩散阻挡层 10B,其材质为 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W 或其它元素。 优选地， 第一功函数金属层 10A与第二功函数金属扩散 阻挡层 10B 不仅采用上下叠置的复合层结构， 还可以采用混杂的注入 掺杂层结构， 也即构成第一功函数金属层 10A与第二功函数金属扩散 阻挡层 10B的材料同时沉积在栅极绝缘层 9A/9B上， 因此栅极材料层 包括上述阻挡层的材料。
然后， 参照图 5 , 选择性刻蚀去除位于第二 MOSFET上的部分第 二功函数金属扩散阻挡层 10B,从而露出第二栅极沟槽中的第一功函数 金属层 10A。 例如采用硬掩膜和光刻胶（未示出 )覆盖第一 MOSFET, 然后采用湿法腐蚀或者干法刻蚀去除部分的第二功函数金属扩散阻挡 层應。
接着， 参照图 6， 通过 PVD、 CVD、 ALD等常规方法在第一和第 二 MOSFET上沉积高应力的栅极填充层 10C。 栅极填充层 10C同时也 作为第二功函数扩散金属层， 其材质可以包括： a )金属氮化物， 例如 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W或其它元素； b )金属或金属合金， 例如 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La; c )金 属硅化物， 例如 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi等; d )金属氧化物导体， 例如 ln203、 Sn02、 ITO、 IZO等; e ) 半导体材料， 例如掺杂的多晶硅、 非晶硅、 多晶锗、 多晶锗硅等。 优 选地， 可掺入 C、 F、 N、 0、 B、 P、 As等元素以调节功函数， 并且进 一步地， 整个器件表面优选采用例如包括激光退火、 Spike退火的高温 快速退火来提高或者改变应力。 优选地， 使得栅极填充层 10C 的应力 大于 2GPa。
随后， 参照图 7, 采用 CMP等工艺平坦化第一 MOSFET和第二 MOSFET, 直至露出层间介质层 8A。
此后， 参照图 8， 对第二 MOSFET进行调节功函数离子注入。 在 第一 MOSFET和第二 MOSFET上旋涂光刻胶 PR, 并曝光、 显影， 使 得仅在第一 MOSFET 上留下 PR 图形。 然后对 NMOS 类型的第二 MOSFET进行离子注入， 注入的离子包括 Al、 Ga、 In、 B等或其组合。 之后去除 PR。 类似地， 也可以对 PM0S类型的第一 MOSFET进行离 子注入， 注入的离子包括 Sb、 As、 P、 N、 Ar 等或其组合。 调节注入 的离子掺杂发布峰值位置优选的为接近第一功函数金属层 10A的栅极 填充层 10C的底部， 例如位于 10C/10A界面附近 10±5nm处。 由此， 在栅极填充层 10C底部形成包含较多调节离子浓度的第二功函数金属 层 10D。 换言之， 层 10D是层 10C中包含了较多调节功函数离子的那 部分， 例如注入剂量为 lel4 ~ lel5cm-2。
接着， 参照图 9, 采用退火或者随后的沉积工艺， 通过施加热能使 得第二 MOSFET的栅极填充层 10C中注入的上述离子扩散至底部或者 第一功函数金属层 10A中， 以共同改变第二 MOSFET的栅极功函数。 例如其中， 退火温度小于等于 550°C , 退火时间小于等于 30分钟， 采 用 RTA退火、 炉管退火或者激光退火。 随后沉积工艺包括多层栅填充 层， 栅介质层的淀积以及退火回流。 例如， 栅极填充层 10C为多层结 构， 例如 10C1/10C2/10C3等等， 包括上述层 10C的多个材质的组合叠 层， 或者在层与层之间还插入有绝缘材料的层间介盾层以形成电荷捕 捉结构从而适用于闪存等电可擦除存储器。
优选地， 第二功函数金属层 10D 中金属离子注入峰值位置接近笫 一功函数金属层 10A与栅极绝缘层 9B之间的界面的上界面处，例如在 该界面的顶部， 也即从上至下依次构成 10D峰值 /10A/9B的层叠结构。 或者注入深度增大， 使得 10D峰值与 10A重合。 又或者进一步地， 注 入深度进一步增大， 使得 10D 峰值位于 10A 与 9B 之间， 形成 10A/10D/9B的层叠结构。 优选地， 层 10D峰值与层 10A/层 9B的界面 之间的距离小于等于 20nm, 更优选地小于等于 10nm。
调节退火与随后沉积工艺条件同样可以改变 10D峰值与 10A和 9B 的相对位置从而调节功函数。
此外， 由于上述退火过程不仅会驱使注入的调节功函数离子向下 扩散到层 10A/层 9B界面， 还同样会驱使层 10C中的金属离子向下扩 散到层 10A 中从而改变功函数。 可以通过控制注入以及退火工艺参数 等的组合来使得退火驱动深度远小于注入深度而基本不改变层 10A 中 金属分布， 例如退火驱动深度仅为注入深度的 1/10 ~ 1/8。 可以采用扩 散阻挡层 （未示出）技术。 也即， 在图 5的选择性刻蚀露出层 10A之 后， 并且在图 6的沉积层 10C之前， 在第二 MOSFET沟槽中的层 10A 上形成扩散阻挡层， 其材质包括氧化物 （例如 SiOx ) 、 氮化物 （例如 SiNx ) 、 Si:C、 SiGe、 非晶硅 （ a-Si ) 、 低温多晶硅 （ p-Si ) 、 Ge、 金 属或金属合金、 金属氮化物中的至少一个。 其中， 金属包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La 中的至少一个。 金属氮化物包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W或其它元素。 形成扩 散阻挡层的方法例如蒸发、 ALD等 PVD技术， 或者 CVD、 电镀技术 等等。 值得注意的是， 该加热隔离层或扩散阻挡层的厚度应当比较薄， 使得层 10C (层 10D以上）中的金属离子不足以大量扩散到层 10A中， 但是可以使得层 10D中的调节功函数掺杂离子顺利注入到层 10A中并 且在后续退火中进一步扩散到层 10A/层 9B之间的界面附近。例如， 该 加热隔离层或扩散阻挡层的厚度仅相当于第二功函数金属扩散阻挡层 10B厚度的 1/4 ~ 1/2， 具体地例如仅为 10nm。 此外， 当层 10C为多层 堆叠结构时， 扩散阻挡层也可以包括在其内， 例如位于层 10C 中靠近 层 10A的底部部分中。
由于本发明的单独离子注入工艺并配合相应的扩散工艺， 使得能 调节功函数的原子直接抵达 HK/TiN界面处，因而无需采用背景技术中 不稳定的厚度比例调节方法， 从而有效调节了金属栅极功函数、 控制 了器件阈值以及提高了器件性能。 特别地， 通过选择笫一功函数金属 层 10A、 第二功函数金属扩散阻挡层 10B、 栅极填充层 10C、 第二功函 数金属层 10D以及注入离子的具体材质以及各层深度、 厚度分布、 退 火条件， 可以调节金属栅功函数， 使得例如第一 MOSFET的第一金属 栅功函数大于 4.55eV、并优选大于等于 4.90eV从而接近价带边 5.15eV 从而对应于 PMOS , 或者使得第二 MOSFET的第二金属栅功函数小于 4.55eV、 并优选小于等于 4.10eV从而接近 4.05eV从而对应于 NMOS。 例如， 对于 NMOS而言， 注入 A1离子， 射程峰值在层 10A/层 10C界 面上方 10±5nm处， 注入剂量为 lel4 ~ lel5cm-2 , 如此可以使得注入的 A1离子在上述退火过程中扩散到合适的位置从而调整 NMOS金属功函 数为小于 4.55eV且接近 4.05eV。 值得注意的是， 上述功函数具体数值 的选择应当依照 NMOS、 PMOS 器件电学特性需要而定， 只要第一栅 极功函数与第二栅极功函数相对， 也即一个接近价带而另一个接近导 带即可， 具体的数值范围选择可以合理调整。
最后， 参照图 10 , 完成器件制造。 在整个器件表面沉积形成第二 层间介盾 ( ILD ) 8B并 CMP平坦化， 刻蚀第一 ILD8A、 第二 ILD 8B 以及 CESL7 形成源漏接触孔以暴露第一和第二源漏接触金属硅化物 6A/6B , 沉积接触金属形成第一和第二源漏金属塞 1 1 A/1 1 B并 CMP平 坦化直至暴露 ILD 8B。
最终形成的半导体器件结构如图 10所示， 包括衬底 1、 STI2、 至少 一个第一 MOSFET和至少一个第二 MOSFET, 其中， 第一 MOSFET包括 衬底 1中的第一源漏区 3A、 第一源漏区 3A内侧的第一源漏扩展区 4A、 第一源漏扩展区 4A上的第一栅极側墙 5A、 第一源漏区 3 A上的第一源漏 接触金属硅化物 6A、 衬底 1上第一栅极侧墙 5A之间的第一栅极堆叠结 构、 接触刻蚀停止层 7A、 层间介质层 8/8B、 穿过层间介质层而与第一 源漏接触金属硅化物 6A接触的第一源漏金属塞 1 1A， 接触刻蚀停止层 7 位于第一源漏接触金属硅化物 6A、 第一栅极侧墙 5A以及第一栅极堆叠 结构上， 其中第一栅极堆叠结构依次包括第一栅极绝缘层 9A、 第一功 函数金属层 10A、 第二功函数金属扩散阻挡层 10B、 栅极填充层 10C; 第二 MOSFET包括衬底 1中的第二源漏区 3B、第二源漏区 3B内侧的第二 源漏扩展区 4B、 第二源漏扩展区 4B上的第二栅极侧墙 5B、 第二源漏区 3B上的第二源漏接触金属硅化物 6B、 衬底 1上第二栅极侧墙 5B之间的 第二栅极堆叠结构、 接触刻蚀停止层 7、 层间介质层 8/8B、 穿过层间介 质层而与第二源漏接触金属硅化物 6B接触的第二源漏金属塞 1 IB ,接触 刻蚀停止层 7B位于第二源漏接触金属硅化物 6B、 第二栅极侧墙 5B以及 第二栅极堆叠结构上， 其中第二栅极堆叠结构依次包括第二栅极绝缘 层 9B、第一功函数金属层 10A、第二功函数金属层 10D、栅极填充层 10C。 其中各层的具体材质、 形成方法已详述在以上制造方法中， 在此不再 赘述。
此外， 虽然本发明附图中仅显示了平面沟道的 MOSFET示意图，但 是本领域技术人员应当知晓的是本发明的 MOSFET结构也可应用于其 他例如立体多栅、 垂直沟道、 纳米线等器件结构。
依照本发明的半导体器件及其制造方法， 通过单独的离子注入在 NMOS的金属栅极堆叠中形成了由注入离子聚集形成的第二功函数金 属层， 从而有效地精确调节了金属功函数， 简单高效地控制了器件阈 值， 并且提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件， 包括衬底、 衬底上的多个栅极堆叠结构、 每 个栅极堆叠结构两侧的多个栅极側墙结构、 每个栅极侧墙结构两侧衬 底中的多个源漏区， 多个栅极堆叠结构包括多个第一柵极堆叠结构和 多个第二栅极堆叠结构， 其中第一栅极堆叠结构包括第一栅极绝缘层、 第一功函数金属层、 第二功函数金属扩散阻挡层、 栅极填充层， 第二 栅极堆叠结构包括第二栅极绝缘层、 第一功函数金属层、 第二功函数 金属层、 栅极填充层， 其特征在于： 第二功函数金属层包括注入的调 节功函数掺杂离子， 并且该调节功函数掺杂离子扩散到第一功函数层， 共同改变第二栅极堆叠结构的功函数， 使得第二栅极堆叠结构的第二 栅极功函数与第一栅极堆叠结构的第一栅极功函数相对。
2. 如权利要求 1的半导体器件， 其中， 第一栅极功函数接近价带且 第二栅极功函数接近导带， 或者第一栅极功函数接近导带且第二栅极 功函数接近价带。 .
3. 如权利要求 1的半导体器件， 其中， 第一和 /或第二栅极绝缘层 包括氧化硅、 掺氮氧化硅、 氮化硅、 高 K材料中的至少一个。
4. 如权利要求 2的半导体器件， 其中， 高 K材料包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx 的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土 基高 K介质材料， 或是包括 A1203, 或上述材料的复合层。
5. 如权利要求 1的半导体器件， 其中， 第一功函数金属层包括 a ) 金属氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b )金属或金属 合金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La中的至少一个。
6. 如权利要求 1的半导体器件， 其中， 第二功函数金属扩散阻挡层 包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M包括 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个。
7. 如权利要求 1的半导体器件， 其中， 栅极填充层包括： a )金属 氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz、 1^八1^ ：^中的至少一个， 其 中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b )金属或金属合 金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo, Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La中的至少一个； 和 /或 c )金属硅化物， 包括 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi、 CoGeSi、 TiGeSi、 NiGeSi中的至少一个； 和 /或 d )金属氧化物导体， 包括 ln203、 Sn02、 ITO、 ΙΖΟ中的至少一个； 和 /或 e )半导体材料， 包括掺杂的多晶硅、 非晶硅、 多晶锗、 多晶锗硅 中的至少一个； 或上述材料的复合层。
8. 如权利要求 1的半导体器件， 其中， 对于 NMOS而言， 调节功函 数掺杂离子包括 Al、 Ga、 In、 B中的至少一个； 对于 PMOS而言， 调节 功函数掺杂离子包括 Sb、 As、 P、 N、 Ar中的至少一个。
9. 如权利要求 1的半导体器件， 其中， 注入的调节功函数掺杂离子 的注入峰值位置为接近第一功函数金属层的栅极填充层的底部。
10. 如权利要求 1的半导体器件， 其中， 第二栅极堆叠结构中， 第 二功函数金属层位于第一功函数金属层与栅极绝缘层之间的界面的上 界面处。
11. 如权利要求 1的半导体器件， 其中， 第二栅极堆叠结构中， 栅 极填充层与第一功函数金属层之间还包含金属离子扩散阻挡层， 其材 质包括氧化物、 氮化物、 Si:C、 SiGe、 非晶硅、 低温多晶硅、 Ge、 金 属或金属合金、 金属氮化物中的至少一个。
12. 如权利要求 1的半导体器件， 其中， 衬底包括硅、 锗、 应变硅、 锗硅、 化合物半导体、 碳基半导体材料中的至少一个。
13. 一种半导体器件制造方法， 包括以下步骤：
在村底中形成多个源漏区；
在村底上形成多个栅极侧墙结构， 其中栅极侧墙结构包围了多个 第一栅极沟槽和多个第二栅极沟槽， 栅极侧墙结构周围具有层间介质 层；
在第一和第二栅极沟槽中依次沉积第一栅极绝缘层和第二栅极绝 缘层、 第一功函数金属层、 第二功函数金属扩散阻挡层；
选择性刻蚀去除第二栅极沟槽中的第二功函数金属扩散阻挡层， 直至露出第一功函数金属层；
在第一栅极沟槽中的第二功函数金属扩散阻挡层上、 以及在第二 栅极沟槽中的第一功函数金属层上沉积栅极填充层；
对第二栅极沟槽中的栅极填充层底部注入调节功函数掺杂离子形 成第二功函数金属层；
使得调节功函数掺杂离子扩散到其下的第一功函数金属层， 共同 改变第二栅极堆叠结构的第二栅极功函数， 使得第二栅极功函数与第 一栅极堆叠结构的第一栅极功函数相对。
14. 如权利要求 13的半导体器件制造方法， 第一和 /或第二栅极绝 缘层包括氧化硅、 掺氮氧化硅、 氮化硅、 高 K材料中的至少一个。
15. 如权利要求 14的半导体器件制造方法， 其中， 高 K材料包括选 自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203 的稀土基高 K介质材料， 或是包括 A1203, 或上述材料的复合层。
16. 如权利要求 13的半导体器件制造方法， 其中， 第一功函数金属 层包括 a )金属氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中 的至少一个， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b ) 金属或金属合金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La中的至少一个。
17. 如权利要求 13的半导体器件制造方法， 其中， 第二功函数金属 扩散阻挡层包括 MxNy、 MxSiyNz、 MxAlyNz、 MaAlxSiyNz中的至少一个， 其中 M包括 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个。
18. 如权利要求 13的半导体器件制造方法，其中，栅极填充层包括： a )金属氮化物， 包括 MxNy、 MxSiyNz、 MxAlyNz, MaAlxSiyNz中的至少 一个， 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W中的至少一个； 和 /或 b )金属 或金属合金， 包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nc！、 Er、 La中的至少一个； 和 /或 c )金属硅化物， 包括 CoSi2、 TiSi2、 NiSi、 PtSi、 NiPtSi, CoGeSi、 TiGeSi、 NiGeSi中 的至少一个； 和 /或 d )金属氧化物导体， 包括 ln203、 Sn02、 ITO、 ΙΖΟ 中的至少一个； 和 /或 e )半导体材料， 包括掺杂的多晶硅、 非晶硅、 多 晶锗、 多晶锗硅中的至少一个； 或上述材料的复合层。
19. 如权利要求 13的半导体器件制造方法，其中，对于 NMOS而言， 调节功函数掺杂离子包括 Al、 Ga、 In、 B中的至少一个； 对于 PM0S而 言， 调节功函数掺杂离子包括 Sb、 As、 P、 N、 Ar中的至少一个。
20. 如权利要求 13的半导体器件制造方法， 其中， 第二功函数金属 层位于第一功函数金属层与栅极绝缘层之间的界面的上界面处。
21 . 如权利要求 13的半导体器件制造方法， 其中， 采用退火或者沉 积工艺使得调节功函数掺杂离子扩散到其下的第一功函数金属层。
22. 如权利要求 21的半导体器件制造方法， 其中， 退火温度小于等 于 55CTC , 退火时间小于等于 30分钟。
23. 如权利要求 21的半导体器件制造方法， 其中， 沉积工艺包括多 层栅极填充层的沉积、 栅介质层的淀积以及退火回流。
24. 如权利要求 13的半导体器件制造方法， 其中， 在沉积栅极填充 层之前， 进一步包括： 在第二栅极沟槽中的第一功函数金属层上沉积 金属离子扩散阻挡层。
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