JP2005072093A - 半導体装置 - Google Patents
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Abstract
【課題】低オフリーク電流に設定されたSOI基板を用いたMOSFETにおいて、ボディ濃度の上昇に起因するトランジスタの駆動電流の低下を抑制する。
【解決手段】ソース領域130とドレイン領域131との間のSOI層に埋め込み絶縁膜114aが形成され、埋め込み絶縁膜の上部のSOI層領域中にノンドープシリコン膜116が形成されている。埋め込み絶縁膜の下部のSOI層112は、ボディ濃度が1018cm-3以上のSOI層を具える。
【選択図】図1
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【選択図】図1
Description
この発明は、半導体装置、特にSOI(Silicon On Insulator)基板を用いたMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)に関する。
従来のSOI基板に形成されたMOSFETは、通常のバルク基板(Si基板)のMOSFETと同様のプロセスによって形成される。例えば、通常のバルク基板と同様のプロセスを用いて、SOI基板に対してMOSFETを形成する方法が示されている(非特許文献1)。以下にその概略を図9を参照して説明する。
Si基板202上にBOX層204及びSOI層206を順次積層したSOI基板200を用意する(図9(A))。BOX層204は埋め込みシリコン酸化膜であり、SOI層はBOX層上に形成されたシリコン層である。
SOI基板200のSOI層206を犠牲酸化して、この犠牲酸化された部分を除去することにより、SOI層の膜厚を調整する(図示せず。)。LOCOS(Local oxidation)法又はSTI(Shallow Trench Isolation)法により、素子分離領域208となる酸化膜を形成する。この素子分離領域によって囲まれた領域が、NMOS形成領域210及びPMOS形成領域212となる(図9(B))。
次に、NMOS形成領域210及びPMOS形成領域212のそれぞれに対してしきい値制御イオン注入を行い、Pウエル領域214及びNウエル領域216を形成する。次いで、ゲート酸化膜218を形成する。このゲート酸化膜218の形成は、しきい値制御イオン注入の前に行っても良い。ゲート酸化膜218上に、ノンドープのポリシリコン膜を形成し、所望のゲートパターンのレジストパターンを用いてエッチングを行い、ノンドープシリコン膜220を形成する(図9(C))。
NMOS形成領域210及びPMOS形成領域212のそれぞれについて、ソース・ドレインイオン注入を行う。ここでは、LDD(lightly doped drain)構造の例を示しているため、パターニングされたポリシリコン膜をマスクとして、低濃度の不純物注入をNMOS形成領域210及びPMOS形成領域212にそれぞれ先に行い、n-領域222及びp-領域224を形成する。次いで、ポリシリコン膜220の側面に絶縁膜でサイドウォール226を形成して、このサイドウォール226とポリシリコン膜220をマスクとして、NMOS形成領域210及びPMOS形成領域212に対して、それぞれイオン注入を行い、ソース・ドレイン領域となるn+領域228及びp+領域232形成する。このとき、ノンドープポリシリコン膜220にもイオン注入による不純物ドーピングが行われ、NMOS側はn型不純物のドープされたゲート電極となるn+ポリシリコン膜230が、PMOS側はp型不純物がドープされたゲート電極となるp+ポリシリコン膜234が形成される(図9(D))。
次に、ソース・ドレイン領域及びゲート電極のシート抵抗を軽減するためにシリサイド膜236を形成する(図9(E))。
層間絶縁膜238を成膜後、コンタクトホールを形成し、バリアメタル240及びコンタクト242をコンタクトホールに形成する。次いでメタル配線244を形成し、MOSFETが形成される(図9(F))。
以上のようなプロセスで形成されたSOIトランジスタでは、素子の微細化にともないゲート長が短くなるにつれてしきい値電圧(Vth)が低下するいわゆる短チャネル効果(SCE:short channel effect)が起こる。短チャネル効果は、しきい値電圧のばらつきの悪化を引き起こすため、その抑制は重要である。
この短チャネル効果を抑制するためには、SOI層を薄くすることが効果的であることが知られている(非特許文献2)。
図10は、上述の従来工程により得られた半導体装置におけるしきい値(Vth)ロールオフ(縦軸:単位(mV))とゲート長(横軸:単位(μm))との関係を表した図である。SOI層の膜厚が、46nm、95nm、142nmの場合について、Vthロールオフがゲート長の値によってどのように変化するかを表している。ここでは、ゲート長10μmの場合のしきい値電圧と各ゲート長でのしきい値電圧との差をVthロールオフとしている。SOI層の膜厚が薄いほど、ゲート長が短くなったときのVthロールオフの値が小さくなっている。このことから、SOI層の膜厚を薄くすることが、短チャネル効果を抑制するのに有効であることがわかる。
また、チャネル領域の下方に絶縁層を設けた半導体装置がいくつか知られている。例えば、チャネル長を短くすることによって生じるパンチスルー電流を防ぐために、ソース或いはドレイン領域に接して、かつチャネル領域よりも深い領域に絶縁層を形成することが提案されている(特許文献1)。或いは、パンチスルー特性とサブスレッショルド特性の両方を向上させるために、チャネル領域の下方のSi基板内に、絶縁層または半絶縁層を形成することが提案されている(特許文献2)。或いは、パンチスルー現象の発生を抑制するために、ソース領域とドレイン領域との間のSi基板内に絶縁膜を形成することが提案されている(特許文献3)。特許文献1〜3では、すべて一般的なバルク基板上に、半導体装置が形成されている。また、SOI基板上に形成される埋め込み酸化膜(BOX酸化膜)を、ゲート電極の下側のみ浅い位置に形成して、SOI層を薄くすることにより、ソース及びドレイン領域やエクステンション層の抵抗上昇を抑えた完全空乏型のトランジスタを形成する方法が提案されている(特許文献4)。
特開昭63−313865号公報
特開平7−211902号公報
特開平8−51198号公報
特開2001−135821号公報
L.T.Su et al.,Proc.IEDM93,pp.723-726(1995).
N.Kistler et al.,Solid State Electronics,vol.39,No.4,pp.445-454(1996).
携帯端末に用いられる半導体装置のように、待機電力の消費を小さくしたい機器の場合には、動作速度を速くすることよりも、オフリーク電流Ioffを小さくすることを優先した半導体装置が用いられる。このようなオフリーク電流を低く設定した(Ioff<1E−11A/μm、しきい値電圧0.4V程度)トランジスタにおいて、上述した短チャネル効果を抑制するためのSOI層の薄膜化は、以下のような問題を生じる。
ここでは、完全空乏型の薄膜SOIトランジスタの場合を例にして説明する。完全空乏型とは、ソース・ドレイン領域間のSOI層がすべて空乏化している状態を指し、一般にはSOI層の膜厚が50nm程度以下になっているものを指す。
しきい値電圧Vth(V)は、電位φF(V)、素電荷q(C)、フラットバンド電圧Vfb(V)、SOI層のボディ濃度Na(cm-3)、SOI層の膜厚Tsoi(nm)及びゲート酸化膜容量Cox(F)を用いて、以下のような式(1)であらわすことができる。
Vth=Vfb+φF+q×Na×Tsoi/Cox ・・・(1)
なお、電位φFは、フェルミレベルEF(eV)、真性半導体のフェルミレベルEi(eV)を用いて、φF=(EF−Ei)/qによって求められる値である。2×φFの値をストロング・インバージョン・ポテンシャル(strong inversion potential)と呼び、表面ポテンシャルが、この2×φFの値を超えると反転が起こる。Vfbは、ゲート電極仕事関数Wm、シリコン仕事関数Ws及び界面電荷密度Qoxによって、Vfb=(Wm−Ws)−Qox/Coxで求められる値である。(Wm−Ws)の値は、仕事関数差と呼ばれる。
なお、電位φFは、フェルミレベルEF(eV)、真性半導体のフェルミレベルEi(eV)を用いて、φF=(EF−Ei)/qによって求められる値である。2×φFの値をストロング・インバージョン・ポテンシャル(strong inversion potential)と呼び、表面ポテンシャルが、この2×φFの値を超えると反転が起こる。Vfbは、ゲート電極仕事関数Wm、シリコン仕事関数Ws及び界面電荷密度Qoxによって、Vfb=(Wm−Ws)−Qox/Coxで求められる値である。(Wm−Ws)の値は、仕事関数差と呼ばれる。
例えば、従来構造のSOI基板に形成されたNMOSFET(SOI−NMOSFETとも称する。)の場合、ゲート電極としてn+ポリシリコン(Wm:4.15V程度、Ws:約4.7V、仕事関数差:−0.5V程度)が用いられる。
図11は、従来構造のSOI−NMOSFETのゲート長(横軸:単位(μm))としきい値電圧Vth(縦軸:単位(V))との関係を表した図である。1点破線で示す曲線(I)は、SOI層に不純物をドープしていない場合、及び実線で示す曲線(II)はp型不純物を1E18cm-3程度ドープした場合を表している。しきい値電圧を0.4V程度に調節するためには、p型不純物濃度すなわちSOI層のボディ濃度Naを1E18cm-3以上にしなければならないことがわかる。
図12は、図11のSOI層のボディ濃度Naを1E18cm-3以上にした場合のSOI−NMOSFETの横方向のプロファイル(横軸:単位(μm))と不純物濃度(縦軸:単位(cm-3))との関係を示したものである。実線で示す曲線(I)はp型不純物であるホウ素(B)の濃度、1点破線で示す曲線(II)はn型不純物である砒素(As)濃度、及び破線で表す曲線(III)はキャリア濃度をそれぞれ表している。チャネル領域でのp型不純物濃度は、2E18cm-3程度となっており、かなり高濃度の不純物濃度であることがわかる。
このように、SOI層のボディ濃度すなわちチャネル濃度が、1E18cm-3を越えるような場合、キャリアの移動度(NMOSFETでは電子移動度)の低下が問題となってくる。この移動度の低下は、トランジスタの駆動電流の低下につながる。
図13は、電子移動度(縦軸:単位(cm2/(V・s)))と垂直実効電界(横軸:単位(mV/cm))との関係を表している。このグラフは、移動度ユニバーサルカーブとも呼ばれる。(I)〜(V)で示す各グラフは、ボディ濃度Na(単位:cm-3)が、それぞれ、(I):3×1017、(II):1.3×1018、(III):1.8×1018、(IV):2.5×1018、及び(V):3.3×1018の場合を表している。電子移動度は、ボディ濃度が高くなるほど小さくなっている。図13中に、破線の矢印で示した垂直実効電界の値が、印加ゲート電圧を1.0Vにした場合に相当する。このように、ボディ濃度Naが高くなると電子移動度は大きく低下していくことがわかる。よって、SOI層の不純物濃度を高くすると、電子移動度が下がり、その結果、トランジスタの駆動電流すなわちトランジスタ駆動力が低下する。
上述したように、オフリーク電流が小さく設定され、かつSOI基板に形成されるMOSFETでは、その微細化及び薄膜化に伴いチャネル濃度上昇が必要となる。しかしながら、このチャネル濃度上昇によってトランジスタ駆動力の低下が起こるという問題点があった。
上述した問題の解決を図るため、この発明の半導体装置は、下記の構成を具えている。すなわち、SOI基板の第1導電型のSOI層と、SOI層にチャネル領域を挟んで設けられた第2導電型のソース領域及びドレイン領域と、SOI層の上側のゲート絶縁膜と、ゲート絶縁膜の上側のゲート電極とを具え、ソース領域とドレイン領域との間の、SOI層の領域であって、ゲート絶縁膜の下側の領域に形成された埋め込み絶縁膜と、埋め込み絶縁膜とゲート絶縁膜との間に、埋め込み絶縁膜の上面に接して形成された、チャネル領域として供するノンドープシリコン膜とを具える。
上述のSOI基板は、シリコン基板上に、シリコン酸化膜であるBOX層、シリコン膜であるSOI層が順次に積層された構成になっている。
この発明の半導体装置によれば、ソース及びドレイン領域間のSOI層に形成された埋め込み絶縁膜の下側に不純物濃度(ボディ濃度)の高いSOI層の領域を設けておくことによって短チャネル効果を抑制し、かつこの埋め込み絶縁膜の上側のSOI層の領域内ににノンドープシリコン膜を設けておくことによって、電子の移動する領域の不純物濃度を下げて電子移動度を高くできる。これにより、オフリーク電流が小さく設定され、かつSOI基板上に形成されるMOSFETにおける、微細化及び薄膜化に伴うチャネル濃度上昇に起因するトランジスタ駆動力の低下を抑制することができる。
以下、図面を参照して、この発明を実施するための最良の形態を説明する。尚、製造方法を説明する各図は、製造工程の各段階で得られる構造体の断面切り口を概略的に示している。また、構造体を構成する各構成要素の大きさ、形状及び配置関係は、この発明が理解できる程度に概略的に示してある。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
以下、一例としてNMOSFETの場合について説明する。よって、p型が第1導電型、及びn型が第2導電型に相当する。
<第1の実施の形態>
図1は、この発明の第1の実施の形態の半導体装置を表す概略的な断面図である。
図1は、この発明の第1の実施の形態の半導体装置を表す概略的な断面図である。
図1に示す構成例の半導体装置につき説明する。
Si基板102上に、埋め込みシリコン酸化膜であるBOX層104が積層されている。このBOX層104上にSOI層112が形成されている。このSOI層112にチャネル領域を挟んで互いに離間してn型不純物拡散層である、ソース領域130及びドレイン領域131がそれぞれ設けられている。ソース領域130とドレイン領域131との間のSOI層112の上側には、ゲート絶縁膜であるゲート酸化膜118を介してゲート電極120が形成されている。ソース領域130及びドレイン領域131に個別に接して、かつ、チャネル領域側のSOI層には、二つの低濃度領域としてのLDD領域124が互いに離間して形成されている。ゲート電極120の側面には、サイドウォール126が形成されている。ソース領域130とドレイン領域131との間のSOI層の、ゲート酸化膜118の下側の領域には、埋め込み絶縁膜114aが形成されている。また、埋め込み絶縁膜114aは、BOX層104には接しないように形成されている。ここでは、埋め込み絶縁膜114aはシリコン酸化膜で形成されている。埋め込み絶縁膜114aのチャネル長方向の幅は、チャネル長と同等の幅であるのが好適である。また、この埋め込み絶縁膜114aは、LDD領域124に対して、10〜20nm程度埋め込まれていても良い。この埋め込み絶縁膜114aとゲート酸化膜118との間の、SOI層112の領域には、ノンドープシリコン膜116が形成されている。また、このノンドープシリコン膜116は、埋め込み絶縁膜114aの上面に接して設けられていて、チャネル領域として供している。埋め込み絶縁膜114aの下側の、SOI層112の領域は、p型不純物濃度(ボディ濃度ともいう。)が、1018cm-3以上になっている。
このように、第1の実施の形態の半導体装置は、従来の半導体装置に対して、チャネル直下のソース及びドレイン領域間に、埋め込み絶縁膜114aを具え、この埋め込み絶縁膜114aとゲート酸化膜118との間にはノンドープシリコン膜116が形成され、この埋め込み絶縁膜114aの下側の、SOI層112の領域は、高いボディ濃度に形成されている点が異なっている。高いボディ濃度のSOI層112によって短チャネル効果が防止され、かつ、ノンドープシリコン膜116が電子が移動するチャネル領域に形成されていることから、不純物による移動度の低下を防ぐことができるため、駆動電流の低下を従来よりも抑制することができる。
図2〜4を参照して、第1の実施の形態の半導体装置の製造方法を説明する。
まず、SOI基板100を用意する。SOI基板100には、Si基板102、BOX層104、及びSOI層106が順に積層されている(図2(A))。SOI層の膜厚は、膜厚調整酸化(犠牲酸化膜の形成及び除去)によって、所望の厚さに調整する。SOI基板は、例えば、BOX層の膜厚が100〜200nmのものを用い、SOI層106の膜厚を30〜50nmに調整する。
SOI層106の表面に、酸化膜108を、例えば熱酸化により10nm程度積層する。酸化膜108は、しきい値制御イオンのイオン注入によるSOI層のダメージを防ぐために成膜する(図2(B))。
次に、酸化膜108を介してSOI層106にしきい値制御イオン110を注入してSOI層112を形成する。ここでは、例えばp型の不純物であるBF2イオンをエネルギー15keV、及びドーズ量1E13cm-2程度でイオン注入することにより、SOI層112中の不純物濃度(ボディ濃度ともいう。)が1018cm-3以上となるようにする(図2(C))。次いで、酸化膜108を除去する(図2(D))。
ここまでのSOI層のボディ濃度を1018cm-3以上に形成する工程は一例であり、公知の方法によって、SOI基板にボディ濃度が1018cm-3をこえるようにSOI層が形成されていれば、どのような方法で形成してもよい。
次に、酸化膜114を、例えば、熱酸化或いはCVD法により10nm程度成膜する(図3(A))。この酸化膜114を、公知のホトリソ・エッチング技術によりパターニングして、埋め込み絶縁膜114aを形成する。この埋め込み絶縁膜114aは、平面的に見てゲート電極形成予定領域115のみに残存するように島状にパターニングする(図3(B))。このようにパターニングしておけば、最終的にチャネル領域の直下に、埋め込み絶縁膜114aが形成できる。この埋め込み絶縁膜114aのゲート長方向の形成範囲は、ゲート電極の形成領域と同じ範囲、或いは、後に形成するLDD領域と10〜20nm程度重なる範囲とすると良い。
次に、埋め込み絶縁膜114aを含むSOI層112上に、ノンドープシリコン膜116をエピタキシャル成長によって5〜10nmの膜厚で成膜する(図3(C))。
次いで、ノンドープシリコン膜116上にゲート酸化膜118を、例えば熱酸化により2〜5nm程度の膜厚で形成する。
さらに、ゲート酸化膜118上に、ポリシリコン膜をCVD法により200nm程度の膜厚で成膜する。次いで、ゲート電極のパターンに公知のホトリソ・エッチング技術によりパターニングし、ゲート電極120を形成する(図4(A))。
次に、n型の不純物イオン122を後に形成するソース領域及びドレイン領域より低濃度となるようにイオン注入してLDD領域を形成する。例えば、SOI層112及びノンドープ層116に対して、ゲート電極120をマスクとして、ゲート酸化膜118を介して砒素(As) あるいは リン(P)イオンを注入エネルギー10keV程度、及びドーズ量5E13cm-2 程度でイオン注入してLDD領域124を形成する(図4(B))。
シリコン酸化膜をCVD法により、膜厚100nm程度積層し、異方性エッチングすることによりサイドウォール126を形成する。ソース領域130及びドレイン領域131を形成するための不純物イオン128のイオン注入を行う。例えば、LDD領域124に対して、ゲート電極120及びサイドウォール126をマスクとして、As或いはPイオンを注入エネルギー10keV及びドーズ量5E15cm-2 程度でイオン注入する。このとき、ゲート電極120にもn型不純物としてAs或いはPがドープされる(図4(C))。
ソース・ドレイン領域の活性化を行うために、RTA(rapid thermal anneal)処理を行う。例えば、1000℃及び10秒以下 程度でRTA処理し、ソース・ドレイン領域及びゲート電極の活性化を行う。以下、従来の工程と同様に、ソース・ドレイン領域及びゲート電極の表面にシリサイドを形成し、層間絶縁膜の積層、コンタクト形成その他必要な工程を行い、然る後、配線を形成することにより、NMOSFETが形成される(図示せず。)。
図5は、第1の実施の形態による半導体装置のトランジスタ特性を表す図である。
ここでは、TCAD(Technology computer aided design)シュミレーションを用いて、しきい値電圧Vthを0.4VでそろえたときのNMOSFETのトランジスタ特性を従来のNMOSFETと第1の実施の形態のNMOSFETとで比較する。従来のNMOSFETとは、図14に示したように、第1の実施の形態の半導体装置に埋め込み絶縁膜114a及びノンドープシリコン膜116を具えていないものである。
図5(A)は、ゲート電圧(横軸:単位(V))とドレイン電流(縦軸:単位(μA/μm))の関係を表す図である。(I)〜(IV)の4本のグラフにおいて、一点波線で示した(I)及び(II)は、第1の実施の形態のNMOSFETであり、(I)はドレイン電圧が50mVの場合、及び(II)はドレイン電圧が1.0Vの場合をそれぞれ示している。実線で示した(III)及び(IV)は、従来のNMOSFETであり、(III)はドレイン電圧が50mVの場合、(IV)はドレイン電圧が1.0Vの場合を示している。ドレイン電圧が50mV、1.0Vいずれの場合も、従来のNMOSFETよりも、第1の実施の形態のNMOSFETの方がドレイン電流が大きくなっている。例えば、ドレイン電圧が1.0V、及びゲート電圧が1.0Vの場合、従来のNMOSFETではドレイン電流が200(μA/μm)であるが、第1の実施の形態のNMOSFETでは、ドレイン電流が230(μA/μm)であって、ドレイン電流が従来よりも30(μA/μm)程度大きくなっている。同様に、ドレイン電圧が50mV、及びゲート電圧が1.0Vの場合、従来のNMOSFETではドレイン電流が29(μA/μm)であるが、第1の実施の形態のNMOSFETでは、ドレイン電流が37(μA/μm)であり、8(μA/μm)程度ドレイン電流が大きくなっている。
図5(B)は、ドレイン電圧(横軸:単位(V))とドレイン電流(縦軸:単位(μA/μm))の関係を表す図である。一点波線で示したグラフ(V)、(VI)及び(VII)は、第1の実施の形態のNMOSFETであり、(V)はゲート電圧1.0Vの場合、(VI)はゲート電圧0.75Vの場合及び(VII)はゲート電圧0.5Vの場合をそれぞれ示している。実線で示したグラフ(VIII)、(IX)及び(X)は、従来のNMOSFETであり、(VIII)はゲート電圧1.0Vの場合、(IX)はゲート電圧0.75Vの場合及び(X)はゲート電圧0.5Vの場合をそれぞれ示している。いずれのゲート電圧の場合も、従来のNMOSFETよりも第1の実施の形態のNMOSFETの方がドレイン電流の値が大きくなっている。
このように、第1の実施の形態の半導体装置では、埋め込み絶縁膜114a下側の、SOI層の領域のボディ濃度を高くすることによって短チャネル効果を抑制すると同時に、埋め込み絶縁膜114aの上側の電子が移動するチャネル領域は、チャネル領域として供するノンドープシリコン膜116が形成されていることから、不純物濃度は限りなく低い。これにより、低オフリーク電流に設定されたトランジスタでも、反転層移動度の低下を防ぐことができるため、従来の半導体装置よりも駆動電流を向上することができる。
<第1の実施の形態の変形例>
第1の実施の形態では、LDD領域を形成する例について説明したが、LDD領域のかわりにエクステンション層を形成してもよい。図6に、エクステンション層132を形成した場合のNMOSFETの構成例を示す。図1のLDD領域124の代わりに、二つのエクステンション層132がSOI層112に形成されている。エクステンション層132は、SOI層112のソース領域130及びドレイン領域131とノンドープシリコン膜116との間で、SOI層の表面側の領域にBOX酸化膜104と接しないように形成されている。エクステンション層132の不純物濃度は、ソース・ドレイン領域と同程度の濃度である。
第1の実施の形態では、LDD領域を形成する例について説明したが、LDD領域のかわりにエクステンション層を形成してもよい。図6に、エクステンション層132を形成した場合のNMOSFETの構成例を示す。図1のLDD領域124の代わりに、二つのエクステンション層132がSOI層112に形成されている。エクステンション層132は、SOI層112のソース領域130及びドレイン領域131とノンドープシリコン膜116との間で、SOI層の表面側の領域にBOX酸化膜104と接しないように形成されている。エクステンション層132の不純物濃度は、ソース・ドレイン領域と同程度の濃度である。
エクステンション層を具えたNMOSFETを形成する場合には、第1の実施の形態で示した半導体装置の製造方法において、LDD領域形成のためのイオン注入の工程の代わりに、SOI層の、ゲート酸化膜118側の表面に近い浅い領域にn型不純物を高濃度、例えば、注入エネルギー10keV及びドーズ量1E15cm-2程度でイオン注入を行えばよい。
使用する電源電圧の値が小さい場合には、ボディ濃度が高濃度のSOI層とソース領域及びドレイン領域との接合領域の抵抗緩和を考慮しなくても良いので、LDD領域のかわりにエクステンション層を設けると良い。
<第2の実施の形態>
第1の実施の形態の半導体装置は、LDD領域或いはエクステンション領域のどちらか一方が形成されている構成となっていた。これに対し、第2の実施の形態の半導体装置では、LDD領域及びエクステンション領域が双方設けられている。
第1の実施の形態の半導体装置は、LDD領域或いはエクステンション領域のどちらか一方が形成されている構成となっていた。これに対し、第2の実施の形態の半導体装置では、LDD領域及びエクステンション領域が双方設けられている。
図7は、第2の実施の形態の半導体装置の構成例を示す概略的な断面図である。
第1の実施の形態の半導体装置に形成されていたLDD領域124及びエクステンション層132が双方とも形成されている。エクステンション層132は、LDD領域124とゲート酸化膜118との間に形成されている。
次に、第2の実施の形態の半導体装置の製造方法を説明する。
第1の実施の形態の製造方法と同様の方法により、低濃度領域であるLDD領域124を形成する工程(図4(B)に相当)までを行う(図8(A))。
n型の不純物イオン134をSOI基板の表面の浅い領域にイオン注入してエクステンション層132を形成する。例えば、SOI層112に対しては、ゲート電極120をマスクとして、ゲート酸化膜118を介して砒素(As)イオンを注入エネルギー5keV及びドーズ量1E15cm-2程度でイオン注入してエクステンション層132を形成して、図8(B)に示す構造体を得る。この場合には、エクステンション層132は、LDD領域124の表面領域に形成される。
次に、シリコン酸化膜をCVD法により、図8(B)の構造体の上側に、膜厚100nm程度積層した後、異方性エッチングすることによりサイドウォール126を形成する。次に、ソース領域130及びドレイン領域131を形成するための不純物イオン128のイオン注入を行う。例えば、LDD領域124及びエクステンション層132に対して、ゲート電極120及びサイドウォール126をマスクとして、As或いはPイオンを注入エネルギー10keV及びドーズ量5E15cm-2 程度でイオン注入することにより、ソース領域130及びドレイン領域131を形成する。このとき、ゲート電極120にもn型不純物としてAs或いはPがドープされる(図8(C))。このようにして、エクステンション層132及びLDD領域124の双方を具えたNMOSFETが形成される。
第2の実施の形態の半導体装置によれば、第1の実施の形態の半導体装置と同様に電子が移動するチャネル領域の不純物濃度は低いので、反転層移動度の低下は小さい。また、ボディ濃度の高いSOI層とソース領域及びドレイン領域との間の接合領域濃度がLDD領域によって緩和されているため、再結合電流が抑制され、よって、オフリーク電流の抑制が図れる。また、接合領域の電界も緩和されるため。ソース・ドレイン耐性の向上も図れる。
上述の実施の形態では、NMOSFETについて説明したが、導電型を逆にすることにより、PMOSFETにも同様に適用できる。
100、200:SOI基板
102、202:Si基板
104、204:BOX層
106、112、206:SOI層
108:酸化膜
110:しきい値制御イオン
114:酸化膜
114a:埋め込み絶縁膜
115:ゲート電極形成予定領域
116、220:ノンドープシリコン膜
118、218:ゲート酸化膜
120:ゲート電極
122、128、134:不純物イオン
124:LDD領域
126、226:サイドウォール
130:ソース領域
131:ドレイン領域
132:エクステンション層
208:素子分離領域
210:NMOS形成領域
212:PMOS形成領域
214:Pウエル領域
216:Nウエル領域
222:n-領域
224:p-領域
228:n+領域
230:n+ポリシリコン膜
232:p+領域
234:p+ポリシリコン膜
236:シリサイド層
238:層間絶縁膜
240:バリアメタル
242:コンタクト
244:配線
102、202:Si基板
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236:シリサイド層
238:層間絶縁膜
240:バリアメタル
242:コンタクト
244:配線
Claims (5)
- SOI基板の第1導電型のSOI層と、該SOI層にチャネル領域を挟んで設けられた第2導電型のソース領域及びドレイン領域と、該SOI層の上側のゲート絶縁膜と、該ゲート絶縁膜の上側のゲート電極とを具える半導体装置において、
前記ソース領域と前記ドレイン領域との間の、前記SOI層の領域であって、前記ゲート絶縁膜の下側の当該領域に形成された埋め込み絶縁膜と、該埋め込み絶縁膜と前記ゲート絶縁膜との間に、該埋め込み絶縁膜の上面に接して形成された、チャネル領域として供するノンドープシリコン膜とを具える
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ソース領域及び前記ドレイン領域に個別に接し、かつ前記チャネル領域側に互いに離間して形成された、前記ソース領域及び前記ドレイン領域よりも第2導電型の不純物の濃度が低い二つの低濃度領域を具える
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ソース領域及び前記ドレイン領域に個別に接し、かつ前記チャネル領域側に互いに離間して形成された、前記ソース領域及び前記ドレイン領域と第2導電型の不純物の濃度が同じである二つのエクステンション領域を具える
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ソース領域及び前記ドレイン領域に接し、かつ前記チャネル領域側に形成された、前記ソース領域及び前記ドレイン領域よりも第2導電型の不純物の濃度が低い二つの低濃度領域と、
前記ソース領域及び前記ドレイン領域に接し、かつ前記チャネル領域側に形成された、前記ソース領域及び前記ドレイン領域と第2導電型の不純物の濃度が同じであるエクステンション領域を具える
ことを特徴とする半導体装置。 - 請求項1〜4のいずれかに記載の半導体装置において、
前記埋め込み絶縁膜の下側の、SOI層の領域の不純物濃度が、1×1018cm-3以上である
ことを特徴とする半導体装置。
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