JP2001230394A

JP2001230394A - Ｓｏｉ型半導体装置およびその製造方法

Info

Publication number: JP2001230394A
Application number: JP2000043594A
Authority: JP
Inventors: Tadashi Ikeda; 直史池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-02-16
Filing date: 2000-02-16
Publication date: 2001-08-24

Abstract

(57)【要約】【課題】ＳＯＩ型半導体装置において、寄生容量の増大
を抑制しながらパンチスルーの発生を防止する。【解決手段】基板４、埋込絶縁膜３、第１導電型の半導
体層１ｂを有し、半導体層１ｂ内に、チャネル形成領域
１ｃを挟んで互いに離れた２つの第２導電型の不純物領
域７が形成されている。埋込絶縁膜２は、チャネル形成
領域１ｃの下方領域を含む第１領域２ａと、当該第１領
域２ａより比誘電率が低く、２つの不純物領域７の少な
くとも一方の下方領域を含む第２領域２ｂとを有する。
この比誘電率差を設けるために、比誘電率を低くする元
素（たとえばフッ素）を第２領域２ｂに添加してもよ
く、また、比誘電率を高くする元素（たとえば窒素，炭
素）を第１領域２ａに添加してもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子が形成される
半導体層がＳＯＩ(Silicon On Insulator)型の基板分離
構造を有するＳＯＩ型半導体装置と、その製造方法とに
関する。

【０００２】

【従来の技術】従来より、素子が形成される半導体部分
が薄膜状に形成され、この薄膜状の半導体部分（半導体
層）が絶縁材料に囲まれ、島状に存在する構造の半導体
装置が知られている。たとえば、基板上に埋込ＳｉＯ₂
膜を介して形成されたシリコン層を有し、当該シリコン
層にＭＯＳトランジスタ等の素子が形成されている半導
体装置が知られている。以下、このように、素子能動層
が絶縁膜（誘電膜）によって基板と分離されている構造
の半導体装置を、“ＳＯＩ型半導体装置”と称する。

【０００３】ＳＯＩ型半導体装置は、バルク型の半導体
装置に比べ、ラッチアップがない、耐放射線特性が良
い、基板と誘電膜分離されているため接合容量が小さく
高速化が図れ、低電圧および低消費電力であるなど多く
の利点を有する。また、ＳＯＩ型半導体装置では、半導
体層の厚さを薄くすると、所定のバイアス電圧印加時に
半導体層を厚さ方向に完全に空乏化できる。この完全空
乏型の半導体装置では、部分空乏型の半導体装置と比ら
べると、サブスレッショルド特性に優れ、即ちＳ値が小
さく、また基板バイアス効果を受けにくいなど更に優れ
た性能を発揮するようになる。

【０００４】図１１に、従来のＳＯＩ型半導体装置にお
けるＭＯＳトランジスタの断面図を示す。多結晶シリコ
ンなどの基板１００上にポリシリコン層１０１を介して
埋込酸化膜１０２が形成され、埋込酸化膜１０２の表面
にｐ型のシリコン層１０３が形成されている。埋込酸化
膜１０２の一部がシリコン層１０３の側面に素子分離酸
化膜として延在し、シリコン層１０３を図示しない他の
シリコン層と分離している。シリコン層１０３の表面に
は、ゲート酸化膜１０４とポリシリコン電極（ゲート電
極）１０５が積層されている。また、このゲート電極に
重ならないシリコン層部分にｎ型不純物が添加され、こ
れにより、２つのソース・ドレイン不純物領域１０６が
互いに離れて形成されている。

【０００５】

【発明が解決しようとする課題】ところで、一般に、昨
今の半導体デバイス製造における微細化技術の進展にと
もないＭＯＳトランジスタのゲート長が短縮されると、
ドレイン電圧がソース領域にまで直接影響を与えるよう
になる。とくに、半導体基板表面から離れたチャネル領
域の深部では、ゲート電圧の支配力が低下してドレイン
電圧が支配的になるため、ゲート電圧で制御できない電
流がドレイン領域からソース領域に流れるという、いわ
ゆるパンチスルー現象が起こる。このパンチスルー現象
は、ＳＯＩ型の基板分離構造を有した場合においても同
様に発生する。

【０００６】図１１において、たとえば完全空乏化のた
めにシリコン層１０３を薄くすると、このシリコン層１
０３と埋込酸化膜１０２の比誘電率の違いにより、ゲー
ト電極１０５の直下においてシリコン層１０３内の表面
側より底部側の方が電位が高くなることが起こる。この
ときの電位分布については、“中村他：「薄膜ＳＯＩＭ
ＯＳトランジスタの短チャネル効果の解析」，電子情報
通信学会論文誌，C-11Vol.J74-C-11, No.3, pp.147-15
3, 1991, March”において、図６，図７およびその関連
文章に詳しく記載されている。このように、ＳＯＩ型半
導体装置でゲート印加電圧が小さいときはゲート電圧の
支配力がシリコン層１０３の底部まで及ばす、その結
果、シリコン層１０３の底部において、ソース・ドレイ
ン不純物領域１０６から空乏層が伸びやすくなる。した
がって、チャネル長が短かいＳＯＩ型の微細ＭＯＳデバ
イスでは、パンチスルーが起きやすいという問題があ
る。

【０００７】この問題を解決する方策の一つとして、シ
リコン層１０３の薄層化とともに埋込酸化膜１０２を薄
膜化する方法がある。この方法は、“大村他：「高速Ｃ
ＭＯＳ／ＳＩＭＯＸデバイス技術」，電子情報通信学会
技術研究報告，ED91-104, ICD91-121 ”に記載されてい
る。

【０００８】しかし、シリコン層１０３の薄層化は一般
に難しく、層厚が１００ｎｍ以下の領域での厚さ制御は
非常に困難である。また、埋込酸化膜１０２の薄膜化
は、ＳＯＩ基板分離構造の寄生容量が小さいという利点
を損ない、回路の高速動作の妨げとなる。

【０００９】本発明の目的は、寄生容量の増大を抑制し
ながらパンチスルーの発生を防止できるＳＯＩ型半導体
装置と、その製造方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明の第１の観点に係
るＳＯＩ型半導体装置は、基板と、上記基板上に形成さ
れた埋込絶縁膜と、上記埋込絶縁膜上に形成された第１
導電型の半導体層と、上記半導体層内でチャネル形成領
域を挟んで互いに離れて形成された２つの第２導電型の
不純物領域とを有するＳＯＩ型半導体装置であって、上
記埋込絶縁膜は、第１領域と、当該第１領域より比誘電
率が低い第２領域とを有する。好ましくは、上記埋込絶
縁膜の第１領域が上記チャネル形成領域の下方領域を含
み、上記埋込絶縁膜の第２領域が上記２つの不純物領域
の少なくとも一方の下方領域を含む。

【００１１】埋込絶縁膜内の比誘電率の差を設けるため
に、比誘電率を低くする元素（たとえばフッ素）を上記
第２領域に添加してもよく、また、比誘電率を高くする
元素（たとえば窒素，炭素）を上記第１領域に添加して
もよい。

【００１２】このような構成のＳＯＩ型半導体装置で
は、埋込絶縁膜のチャネル形成領域の下方領域で比誘電
率が高く、埋込絶縁膜の、たとえばソース・ドレイン不
純物領域の下方領域で比誘電率が低い。したがって、埋
込絶縁膜の膜厚を薄くしてパンチスルーを抑制する場合
でも、ソースまたはドレインの寄生容量が増大しない。
あるいは、同じ埋込絶縁膜の膜厚なら、従来よりソース
またはドレインの寄生容量が低減し、その結果、より高
速に、あるいは低電圧，低消費電力で動作する。

【００１３】本発明の第２の観点に係るＳＯＩ型半導体
装置の製造方法は、被研磨基板上に埋込絶縁膜を形成す
る工程と、上記被研磨基板を上記埋込絶縁膜側から支持
基板と張り合わせる工程と、上記被研磨基板を裏面から
研磨し薄膜化してＳＯＩ型半導体層を形成する工程と、
当該ＳＯＩ型半導体層に素子を形成する工程とを有する
ＳＯＩ型半導体装置の製造方法において、上記埋込絶縁
膜の一部に比誘電率を変化させる元素を添加する工程を
更に有する。

【００１４】上記元素を添加する工程を、上記基板張り
合わせの前に行う。上記埋込絶縁膜に元素を添加する工
程では、上記埋込絶縁膜上にマスク層を形成し、マスク
層で覆われていない埋込絶縁膜部分に上記元素をイオン
注入する。上記埋込絶縁膜に元素を添加する工程では、
上記ＳＯＩ型半導体層に接する埋込絶縁膜部分の更に一
部に上記元素を添加する。

【００１５】本発明の第３の観点に係るＳＯＩ型半導体
装置の製造方法は、半導体基板の表面より深い深部に絶
縁化物質をイオン注入し熱処理して、埋込絶縁膜を有す
るＳＯＩ型半導体基板を形成する工程と、上記ＳＯＩ型
半導体基板の上記埋込絶縁膜より表面側に形成された半
導体層に素子を形成する工程とを有するＳＯＩ型半導体
装置の製造方法であって、上記埋込絶縁膜の一部に誘電
率を変化させる元素を添加する工程を更に有する。

【００１６】上記埋込絶縁膜に元素を添加する工程で
は、上記半導体層上にマスク層を形成し、マスク層で覆
われていない埋込絶縁膜部分に上記元素をイオン注入す
る。上記マスク層は、上記素子の形成に用いるマスク層
を兼用するとよい。上記埋込絶縁膜に元素を添加する工
程では、上記半導体層上に接する埋込絶縁膜部分の更に
一部に上記元素を添加する。

【００１７】これら本発明に係るＳＯＩ型半導体装置の
製造方法では、いわゆる基板張り合わせ法またはＳＩＭ
ＯＸ法において、埋込絶縁膜に比誘電率の差を容易に設
けることができる。

【００１８】

【発明の実施の形態】第１実施形態図１は、第１実施形態に係るＳＯＩ型半導体装置のトラ
ンジスタ部分の断面図である。

【００１９】このＳＯＩ型半導体装置では、たとえばシ
リコンウエハなどの支持基板４上に、たとえばポリシリ
コンなどからなり張り合わせ面を平滑化するための層
（以下、密着層という）３が形成されている。密着層３
の下面が支持基板４との張り合わせ面となる。一方、密
着層３の上部は一部窪んでおり、その窪みを含めた上面
全域に埋込絶縁膜２が形成されている。ｐ型の多結晶シ
リコンからなる半導体層１ｂが、窪みを埋めるように形
成されている。また、半導体層１ｂ上に、たとえば、酸
化シリコンからなるゲート絶縁膜５と、ポリシリコンか
らなるゲート電極６が積層されている。ゲート電極６と
重ならない半導体層１ｂ部分にｎ型不純物が添加され、
これにより、２つのソース・ドレイン不純物領域７が互
いに離れて形成されている。この２つのソース・ドレイ
ン不純物領域７に挟まれた半導体層１ｂのゲート電極下
方領域１ｃは、当該トランジスタの導通時にチャネルが
形成される箇所であり、以下、チャネル形成領域とい
う。

【００２０】本実施形態におけるＳＯＩ型半導体装置で
は、埋込絶縁膜２が、トランジスタとの位置関係で部分
的に異なる比誘電率を有する。すなわち、図１の例で
は、チャネル形成領域１ｃに接する埋込絶縁膜部分２ａ
の比誘電率が相対的に高く、ソース・ドレイン不純物領
域７に接する部分を含む他の埋込絶縁膜部分２ｂの比誘
電率が相対的に低くなっている。

【００２１】図２〜図５は、このＳＯＩ型半導体装置の
製造途中の断面図である。以下、これらの図を用いて第
１実施形態に係るＳＯＩ型半導体装置の製造方法を説明
する。

【００２２】図２（Ａ）の工程では、まず、被研磨基板
１を用意する。この被研磨基板１として、一般に、高い
平坦度を有するｐ型シリコンウエハを用いる。つぎに、
被研磨基板１上に、レジストなどのエッチングマスク層
Ｒ１を形成し、このエッチングマスク層Ｒ１に覆われて
いない基板部分を所定量エッチングする。これにより、
被研磨基板１の表面に、後にトランジスタ活性層となる
凸部１ａが形成される。

【００２３】エッチングマスク層Ｒ１を除去後、図２
（Ｂ）に示すように、被研磨基板１の表面全域に、酸化
シリコンからなる埋込絶縁膜２を形成する。埋込絶縁膜
２の膜厚は、デバイス設計の重要なパラメータの一つで
あり、トランジスタ活性層厚などに応じて最適値が決め
られる。

【００２４】図２（Ｃ）に示すように、被研磨基板１の
凸部１ａのほぼ中央の一部を覆うレジストＲ２を形成
し、これをマスクに、フッ素イオンＦ⁺を１×１０¹⁵〜
１×１０¹⁶原子／ｃｍ² の面密度となるまでイオン注入
する。これにより、レジストＲ２に保護された埋込絶縁
膜部分２ａが相対的に比誘電率が高い高誘電率領域（以
下、第１領域という）２ａとなり、フッ素イオンＦ⁺が
イオン注入された周辺の埋込絶縁膜部分が低誘電率領域
（以下、第２領域という）２ｂとなる。なお、上記面密
度のイオン注入では、酸化シリコンの比誘電率が注入前
の３．９から注入後に３．６まで低下する。また、フッ
素の導入量が１×１０¹⁹原子／ｃｍ³程度以下では比誘
電率を下げる効果が得られないことがわかっているの
で、比誘電率を低下させるには、当然のことながら、１
×１０¹⁹原子／ｃｍ³程度より多い量のフッ素を埋込絶
縁膜２に導入する必要がある。

【００２５】レジストＲ２を除去後、図３（Ａ）の工程
では、埋込絶縁膜２上の全面に多結晶シリコンなどから
なる密着層３を厚く堆積する。密着層３の表面を研磨し
て平坦化する。これは、次の工程で別の基板を張り合わ
せる際に必要な、高度に平坦な張り合わせ面を確保する
ためである。

【００２６】図３（Ｂ）に示すように、被研磨基板１に
形成された密着層３の研磨面に対し、別の基板（支持基
板）４を密着させた後、加熱により両基板１，４を熱接
合させる。このとき、密着面に介在する水の作用による
水素結合によって、しっかりとした接合が形成される。
接合の形成後の張り合わせ強度は、２００ｋｇ／ｃｍ ²
以上が普通で、場合によっては２０００ｋｇ／ｃｍ² と
いう極めて高い値が得られる。支持基板４は、通常は被
研磨基板１と同様に、平滑度が高いシリコンウエハを用
いる。張り合わせには長時間の高温熱処理が施されるこ
とが多いので、熱膨張係数等の物性値がほぼ等しいもの
でないと応力がかかり強固な張り合わせが実現できない
などの不都合が生じるおそれがあるためである。そのよ
うなおそれがなければ、支持基板４は主に支持台として
のみ機能させるものであるから、必ずしも半導体基板で
ある必要はなく、たとえば石英ガラスなどであってもよ
い。

【００２７】図４（Ａ）に示すように、張り合わせ後の
両基板１，４（以下、ＳＯＩ基板ともいう）の上下を逆
にして置く。この状態で上面側、すなわち被研磨基板１
の裏面側から研削する。この研削は、図４（Ｂ）に示す
ように、埋込絶縁膜２が露出する前で止める。

【００２８】続いて、選択研磨を行う。ここでは、埋込
絶縁膜２が露出して終点が検出されるまで精密な仕上げ
として化学的機械研磨（ＣＭＰ）を行う。これにより、
図５（Ａ）に示すように、殆どの被研磨基板が除去さ
れ、先の図２（Ａ）で形成した凸部１ａのみが埋込絶縁
膜２の表面の凹部を埋めるように残され、これにより周
囲を絶縁物に囲まれた島状の半導体層１ｂが形成され
る。

【００２９】このように形成された半導体層１ｂに半導
体素子、ここではｎＭＯＳトランジスタを形成する。す
なわち、半導体層１ｂの表面を、たとえば薄く熱酸化し
てゲート絶縁膜を形成し、その上に多結晶シリコンの膜
を堆積する。この多結晶シリコンの膜およびゲート絶縁
膜をパターンニングして、図５（Ｂ）に示すように、ゲ
ート絶縁膜５およびゲート電極６の積層パターンを得
る。なお、このゲートの積層パターン５，６は、マスク
合わせにより埋込絶縁膜２の第１領域２ａの上方に位置
させる。

【００３０】その後、このゲートの積層パターン５，６
をマスクに、ｎ型不純物を比較的高濃度にイオン注入す
る。活性化アニーリング後、図１に示すように、ゲート
電極６と重ならない半導体層部分に、２つのソース・ド
レイン不純物領域７が互いに離れて形成される。このと
き、２つのソース・ドレイン不純物領域７の離間スペー
スがチャネル形成領域１ｃとなる。また、各ソース・ド
レイン不純物領域７は、埋込絶縁膜２の第２領域２ｂ上
に接して形成される。

【００３１】このように構成されたｎＭＯＳトランジス
タでは、動作時にチャネルが形成されるチャネル形成領
域１ｃは、その下方の埋込絶縁膜部分である第１領域２
ａの比誘電率が相対的に高いため、支持基板４の電位固
定電極（バックゲート電極）の印加電圧によりしっかり
と電位固定される。この電位固定によってゲート電圧６
の支配力が小さい半導体層１ｂの底部での電位上昇が抑
制され、その結果、パンチスルー現象が起こりにくくな
る。その一方、ソース・ドレイン不純物領域７の下方に
接する埋込絶縁膜部分である第２領域２ａの比誘電率が
相対的に低いことから、ソース・ドレイン不純物領域７
と基板間の寄生容量が低減されている。このため、ＳＯ
Ｉ基板分離構造の特長である寄生容量が小さいことが維
持されている。

【００３２】以上の理由により、本実施形態に係るＳＯ
Ｉ型半導体装置では、トランジスタを完全空乏化するた
めに半導体層１ｂを薄くすることが可能であり、また、
寄生容量を従来より低減して回路の高速化、低電圧化、
低消費電力化を図ることができる。

【００３３】なお、埋込絶縁膜２の材質は、酸化シリコ
ンに限定されず種々の絶縁物質を用いることができる。
また、用いた絶縁物質に応じて、当然ながら比誘電率を
低下させるために最適な元素が添加される。

【００３４】また、上記した図示例では、埋込絶縁膜２
のゲート電極下方領域を比誘電率が高い第１領域２ａと
し、その周囲を比誘電率が低い第２領域２ｂとしたが、
逆に、図６に示すように、ゲート電極下方領域を第２領
域２ｂとし、その周囲を第１領域２ａとすることも可能
である。その場合、たとえば図２（Ｃ）の工程で、反転
したパターンのレジスト、すなわち被研磨基板１の凸部
１ａの中央部のみ開口したレジストを用いるとよい。図
１または図６の構造を形成するために、第１領域２ａの
酸化シリコンに対し比誘電率を高くする元素、たとえば
窒素または炭素をイオン注入することも可能であるし、
これら比誘電率を高くする元素と、フッ素などの比誘電
率を低くする元素との併用も可能である。

【００３５】また、上述したように埋込絶縁膜２の一部
を異なる比誘電率に変えることに加えて、ゲート電極下
方領域の埋込絶縁膜厚を相対的に薄くし、ソース・ドレ
イン不純物領域７下方の埋込絶縁膜厚を相対的に厚くす
ることができる。これにより、パンチスルーの抑制効果
を更に上げ、または高性能化を更に進めることが可能で
ある。

【００３６】第２実施形態図７は、第２実施形態に係るＳＯＩ型半導体装置のトラ
ンジスタ部分の断面図である。

【００３７】このＳＯＩ型半導体装置では、単結晶シリ
コンからなる一枚の半導体基板１０の表面から所定深さ
の深部に埋込絶縁膜１１が形成され、これにより基板分
離がなされている。このような埋込絶縁膜１１の形成方
法としては、ＳＩＭＯＸ法が知られている。ＳＩＭＯＸ
法により埋込絶縁膜１１を形成した段階では、埋込絶縁
膜１１より表面側は一様な厚さのシリコン層が残されて
いるが、そのシリコン層のフィールド領域に素子分離絶
縁膜１２が形成されることによって、島状の半導体層１
０ａが形成されている。半導体層１０ａ上に、第１実施
形態と同様に、ゲート絶縁膜５およびゲート電極６が積
層され、またソース・ドレイン不純物領域７が形成され
ることによって、ｎＭＯＳトランジスタが形成されてい
る。

【００３８】図８〜図１０は、このＳＯＩ型半導体装置
の製造途中の断面図である。以下、これらの図を用いて
第２実施形態に係るＳＯＩ型半導体装置の製造方法を説
明する。

【００３９】まず、半導体基板１０を用意する。半導体
基板１０として、一般に、高い平坦度を有するｐ型シリ
コンウエハを用いる。図８（Ａ）に示すように、半導体
基板１０の表面から酸素イオンＯ⁺を高エネルギー注入
する。このときのイオン注入は、たとえば、ドーズ量１
×１０¹⁸原子／ｃｍ² で、注入深さが表面から１００ｎ
ｍより深くなるように行う。これにより、半導体基板１
０の表面より１００ｎｍより深い位置に酸素イオンの注
入層１０ｂが形成される。

【００４０】つぎに、１２００℃〜１３５０℃程度の温
度で４〜６時間ほど熱処理し、注入した酸素とシリコン
を反応させて、図８（Ｂ）に示すように、酸化シリコン
からなる埋込絶縁膜１１を形成する。これにより、厚さ
が１００ｎｍ程度の薄いシリコン層（半導体層）１０ａ
が、埋込絶縁膜１１により基板分離されて形成される。
この方法は、ＳＩＭＯＸ法と称されるＳＯＩ基板の作製
方法であるが、実際にはイオン注入と熱処理を交互に複
数回繰り返す手順をとることによって、イオンの通過に
よるダメージを受けたシリコン層１０ａの結晶性を回復
させながらＳＯＩ基板を作製することができる。

【００４１】図８（Ｃ）に示すように、レジストなどか
らなり、半導体層１０ａのトランジスタ活性層となる部
分を保護するマスク層Ｒ３を形成する。そして、このマ
スク層Ｒ３から露出する周囲の半導体層１０ａを、エッ
チングにより部分的に除去する。

【００４２】マスク層Ｒ３の除去後、図９（Ａ）に示す
ように、上記工程で半導体層１０ａを部分的に除去した
フィールド領域に、素子分離絶縁膜１２を埋め込む。こ
の素子分離絶縁膜１２の形成方法は種々あるが、たとえ
ば、絶縁膜を厚く堆積して平坦化した後にエッチバック
する方法がある。また、バイアスＥＣＲ(Electron Cycl
otron Resonance)ＣＶＤとＣＭＰを組み合わせる方法も
ある。なお、たとえば半導体層１０ａが極めて薄い場合
などでは、図８（Ｃ）の工程で、レジストＲ３の代わり
に酸化阻止層を形成して、周囲をエッチングせずに、あ
るいは一部エッチングしてシリコン層を熱酸化して素子
分離絶縁膜を形成する方法の採用も可能である。

【００４３】第１実施形態と同様にしてゲートの積層パ
ターン５，６を形成した後（図９（Ｂ））、このとき用
いたレジスト４を残したまま、つぎの図１０（Ａ）の工
程では、フッ素イオンＦ⁺の注入を行う。このときのフ
ッ素の導入量は第１実施形態と同様であるが、第２実施
形態では、フッ素が表面より若干深い埋込絶縁膜２に導
入されるように条件を最適化してイオン注入を行う。

【００４４】続いて、同じレジストＲ４とゲートの積層
パターン５，６をマスクとして、ｎ型不純物（燐または
砒素）をイオン注入し、ソース・ドレイン不純物領域７
を形成する。その後、レジストＲ４を除去し、活性化ア
ニーリングを行うとｎＭＯＳトランジスタの基本構造が
完成する。

【００４５】この第２実施形態に係るＳＯＩ型半導体装
置の製造方法では、ゲート電極６に対し埋込絶縁膜１１
の第１領域１１ａおよび第２領域１１ｂを自己整合的に
形成でき、また製造工程数も少ないという利点がある。
なお、パンチスルーが抑制され性能の向上ができる効
果、および比誘電率に差を設ける際の種々の変形は、第
１実施形態と同様である。

【００４６】

【発明の効果】本発明に係るＳＯＩ型半導体装置および
その製造方法によれば、寄生容量の増大を抑制しながら
パンチスルーの発生を防止できる。その結果、動作が安
定して動作信頼性が高く、かつ高性能（高速、低電圧、
低消費電力）のＳＯＩ型半導体装置が実現できる。

【図面の簡単な説明】

【図１】第１実施形態に係るＳＯＩ型半導体装置のトラ
ンジスタ部分の断面図である。

【図２】第１実施形態に係るＳＯＩ型半導体装置の製造
において、フッ素導入工程までの断面図である。

【図３】図２に続く、基板張り合わせ工程までの断面図
である。

【図４】図３に続く、研削工程までの断面図である。

【図５】図４に続く、ゲート電極形成工程までの断面図
である。

【図６】第１実施形態において、比誘電率の設定に関す
る変形例を示す断面図である。

【図７】第２実施形態に係るＳＯＩ型半導体装置のトラ
ンジスタ部分の断面図である。

【図８】第２実施形態に係るＳＯＩ型半導体装置の製造
において、半導体層の形成工程までの断面図である。

【図９】図８に続く、ゲート電極形成工程までの断面図
である。

【図１０】図９に続く、ソース・ドレイン不純物領域形
成のためのイオン注入工程までの断面図である。

【図１１】従来のＳＯＩ型半導体装置におけるＭＯＳト
ランジスタの断面図を示す。

【符号の説明】

１…被研磨基板、１ａ…凸部、１ｂ，１０ａ…半導体層
２，１ｃ，１０ｂ…チャネル形成領域、１１…埋込絶縁
膜、２ａ，１１ａ…第１領域、２ｂ，１１ｂ…第２領
域、３…密着層、４…支持基板、５…ゲート絶縁膜、６
…ゲート電極、７…ソース・ドレイン不純物領域、１０
ｂ…酸素イオンの注入層、１２…素子分離絶縁膜、Ｒ１
〜Ｒ２…レジスト（マスク層）。

Claims

【特許請求の範囲】

【請求項１】基板と、上記基板上に形成された埋込絶縁膜と、上記埋込絶縁膜上に形成された第１導電型の半導体層
と、上記半導体層内でチャネル形成領域を挟んで互いに離れ
て形成された２つの第２導電型の不純物領域とを有する
ＳＯＩ型半導体装置であって、上記埋込絶縁膜は、第１領域と、当該第１領域より比誘
電率が低い第２領域とを有するＳＯＩ型半導体装置。
【請求項２】上記埋込絶縁膜の第１領域が上記チャネル
形成領域の下方領域を含み、上記埋込絶縁膜の第２領域が上記２つの不純物領域の少
なくとも一方の下方領域を含む請求項１に記載のＳＯＩ
型半導体装置。
【請求項３】上記埋込絶縁膜は、比誘電率を低くする元
素が上記第２領域に添加されている請求項１に記載のＳ
ＯＩ型半導体装置。
【請求項４】上記比誘電率を低くする元素はフッ素であ
る請求項３に記載のＳＯＩ型半導体装置。
【請求項５】上記埋込絶縁膜は、上記第１領域が酸化シ
リコンからなり、上記第２領域がフッ化酸化シリコンか
らなる請求項４に記載のＳＯＩ型半導体装置。
【請求項６】上記埋込絶縁膜は、比誘電率を高くする元
素が上記第１領域に添加されている請求項１に記載のＳ
ＯＩ型半導体装置。
【請求項７】上記比誘電率を高くする元素は窒素である
請求項６に記載のＳＯＩ型半導体装置。
【請求項８】上記比誘電率を高くする元素は炭素である
請求項６に記載のＳＯＩ型半導体装置。
【請求項９】被研磨基板上に埋込絶縁膜を形成する工程
と、上記被研磨基板を上記埋込絶縁膜側から支持基板と
張り合わせる工程と、上記被研磨基板を裏面から研磨し
ＳＯＩ型半導体層を形成する工程と、当該ＳＯＩ型半導
体層に素子を形成する工程とを有するＳＯＩ型半導体装
置の製造方法において、上記埋込絶縁膜の一部に比誘電率を変化させる元素を添
加する工程を更に有するＳＯＩ型半導体装置の製造方
法。
【請求項１０】上記元素を添加する工程は、上記基板張
り合わせの前に行う請求項９に記載のＳＯＩ型半導体装
置の製造方法。
【請求項１１】上記埋込絶縁膜に元素を添加する工程で
は、上記埋込絶縁膜上にマスク層を形成し、マスク層で
覆われていない埋込絶縁膜部分に上記元素をイオン注入
する請求項９に記載のＳＯＩ型半導体装置の製造方法。
【請求項１２】上記埋込絶縁膜に元素を添加する工程で
は、上記ＳＯＩ型半導体層に接する埋込絶縁膜部分の更
に一部に上記元素を添加する請求項９に記載のＳＯＩ型
半導体装置の製造方法。
【請求項１３】半導体基板の表面より深い深部に絶縁化
物質をイオン注入し熱処理して、埋込絶縁膜を有するＳ
ＯＩ型半導体基板を形成する工程と、上記ＳＯＩ型半導
体基板の上記埋込絶縁膜より表面側に形成された半導体
層に素子を形成する工程とを有するＳＯＩ型半導体装置
の製造方法であって、上記埋込絶縁膜の一部に誘電率を変化させる元素を添加
する工程を更に有するＳＯＩ型半導体装置の製造方法。
【請求項１４】上記埋込絶縁膜に元素を添加する工程で
は、上記半導体層上にマスク層を形成し、マスク層で覆
われていない埋込絶縁膜部分に上記元素をイオン注入す
る請求項１３に記載のＳＯＩ型半導体装置の製造方法。
【請求項１５】上記マスク層は、上記素子の形成に用い
るマスク層を兼用する請求項１３に記載のＳＯＩ型半導
体装置の製造方法。
【請求項１６】上記埋込絶縁膜に元素を添加する工程で
は、上記半導体層上に接する埋込絶縁膜部分の更に一部
に上記元素を添加する請求項１３に記載のＳＯＩ型半導
体装置の製造方法。