JP2017183316A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ＤＲＡＭセルを有する半導体装置の電気特性を向上する。
【解決手段】半導体装置の製造方法は、選択ＭＩＳＦＥＴのゲート電極Ｇ１の第１設計寸法、側壁絶縁膜ＳＷ１の第２設計寸法、半導体領域ＳＤ１のイオン注入の初期設定条件を求めておく工程、ゲート電極Ｇ１を形成する工程Ｓ２、ゲート電極Ｇ１の第１加工寸法を測定する工程Ｓ３、ゲート電極Ｇ１の両端に半導体領域ＮＭ１を形成する半導体領域ＮＭ１注入工程Ｓ７、ゲート電極Ｇ１の側壁上に側壁絶縁膜ＳＷ１を形成する工程Ｓ８、側壁絶縁膜ＳＷ１の第２加工寸法を測定する工程Ｓ９、半導体領域ＳＤ１を形成する半導体領域ＳＤ１注入工程Ｓ１０、を有する。そして、半導体領域ＳＤ１注入工程では、第１加工寸法および第２加工寸法の第１設計寸法および第２設計寸法に対する偏差に基づき、イオン注入の初期設定条件に対する実施条件を再設定して、半導体領域ＳＤ１注入工程を実施する。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、例えば、ＤＲＡＭとロジック回路を混載したｅＤＲＡＭの製造方法に関する。
例えば、ｅＤＲＡＭ（Embedded Dynamic Random Access Memory）の中のＤＲＡＭは、例えば、半導体基板主面の第１方向に延びる複数のワード線と、第１方向と交差する第２方向に延びる複数のビット線と、ワード線とビット線との交差部分に配置され、ワード線とビット線とに電気的に接続された複数のＤＲＡＭセルとを有している。
ＤＲＡＭセルは、１個の選択ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）と、これに直列接続された１個の容量素子とで構成されている。選択ＭＩＳＦＥＴは、ワード線と一体形成されたゲート電極、ソースおよびドレインを構成する半導体領域で構成されており、ソースまたはドレインの一方がビット線に、他方が容量素子に電気的に接続されている。
ロジック回路は、ｐチャネル型ＭＩＳＦＥＴ（ｐＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）で構成されている。ｐＭＩＳＦＥＴはゲート電極、ソースおよびドレインを構成するｐ型の半導体領域を有し、ｎＭＩＳＦＥＴはゲート電極、ソースおよびドレインを構成するｎ型半導体領域を有している。
一般に、ロジック回路を構成するＭＩＳＦＥＴ（以下、ロジックＭＩＳＦＥＴと呼ぶ）においては、ＭＩＳＦＥＴの電気特性向上のために、製造工程においてフィードフォワード技術が検討されている。
特許文献１（特開２００６−１０８４９８号公報）には、ゲート電極の寸法バラツキに起因する素子特性のバラツキを抑制するため、形成されたゲート電極１０２の寸法を測定し、それに基づいてドレインエクステンション領域１０４のイオン注入条件を設定することが開示されている。
特許文献２（特開２００１−１９６５８０号公報）には、短チャネル効果に関するトランジスタ特性を良好に制御するために、形成されたゲート電極長を測定し、その測定値に応じてソース領域およびドレイン領域を形成するためにイオン注入のドーズ量を可変に設定することが開示されている。
特許文献３（特開２００１−３０８３１７号公報）には、トランジスタ特性を均一に製造するために、形成されたゲート電極長を測定し、その測定値に応じてＳＤエクステンション領域またはポケット領域のドーズ量を調整することが開示されている。
特許文献４（特開２００８−２８２１７号公報）には、第一のソース・ドレイン領域５と同等の不純物濃度を有する不純物領域５ｐの抵抗値を測定し、その測定値に応じて、第二のソース・ドレイン領域７を形成する不純物濃度を変化させることが開示されている。
特許文献５（特開２００１−３３２７２３号公報）には、設計値に近い半導体素子を形成するために、形成した半導体素子の電気特性を検査し、その検査結果に応じて、半導体素子を覆う被膜の条件を求め、その条件を満たすように被膜を形成することが開示されている。
特開２００６−１０８４９８号公報 特開２００１−１９６５８０号公報 特開２００１−３０８３１７号公報 特開２００８−２８２１７号公報 特開２００１−３３２７２３号公報
本願発明者は、ｅＤＲＡＭのＤＲＡＭセルを構成する選択ＭＩＳＦＥＴの電気特性向上を検討しており、以下の課題を発見するに至った。
図１２は、ＤＲＡＭセルの選択ＭＩＳＦＥＴの閾値電圧バラツキを示す図であり、図１３は、ＤＲＡＭセルの選択ＭＩＳＦＥＴのオン電流バラツキを示す図である。図１２および図１３では、複数枚の半導体ウエハに形成された選択ＭＩＳＦＥＴのデータをプロットしている。つまり、閾値電圧またはオン電流の半導体ウエハ間バラツキまたはロット間バラツキを表している。
図１２に示すように、ゲート長と閾値電圧とは相関が良好でありバラツキが小である。しかしながら、図１３に示すように、ゲート長とオン電流は相関が悪く、半導体ウエハ間またはロット間で大幅にばらついている。本願発明者は、オン電流バラツキの原因を以下のように考えている。
本願発明者が検討しているｅＤＲＡＭでは、選択ＭＩＳＦＥＴおよびロジックＭＩＳＦＥＴは、ともにＬＤＤ構造を有している。つまり、ソース領域およびドレイン領域は、低濃度半導体領域と、高濃度半導体領域とで構成されている。しかしながら、選択ＭＩＳＦＥＴの低濃度半導体領域の不純物濃度は、ロジックＭＩＳＦＥＴの低濃度半導体領域の不純物濃度に比べて低く形成されており、例えば、ドーズ量では、三桁程度低い。これは、選択ＭＩＳＦＥＴのソース領域およびドレイン領域のリーク電流を低減するためである。
また、ｅＤＲＡＭの製法上、低濃度半導体領域の長さは、選択ＭＩＳＦＥＴのゲート電極の側壁上に形成された側壁絶縁膜の幅に依存している。つまり、側壁絶縁膜の幅のバラツキが、低濃度半導体領域の長さのバラツキに繋がり、オン電流のバラツキとして表れているものと推定される。ＤＲＡＭセルを構成する選択ＭＩＳＦＥＴのオン電流のバラツキは、ＤＲＡＭセルの書込みまたは読出し特性に影響する。
従って、ＤＲＡＭセルを有する半導体装置の電気特性を向上する技術が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置の製造方法によれば、先ず、選択ＭＩＳＦＥＴのゲート電極の第１設計寸法、側壁絶縁膜の第２設計寸法、高濃度半導体領域のイオン注入の初期設定条件を求めておく工程、ゲート電極を形成する工程、ゲート電極の第１加工寸法を測定する工程、ゲート電極の両端において、低濃度半導体領域を形成するための第１イオン注入工程、ゲート電極の側壁上に側壁絶縁膜を形成する工程、側壁絶縁膜の第２加工寸法を測定する工程、高濃度半導体領域を形成するための第２イオン注入工程、を有する。そして、第２イオン注入工程では、第１加工寸法および第２加工寸法の第１設計寸法および第２設計寸法に対する偏差に基づき、初期設定条件に対する第２イオン注入工程の実施条件を再設定して、第２イオン注入工程を実施する。
前記一実施の形態によれば、ＤＲＡＭセルを有する半導体装置の電気特性を向上することができる。
実施の形態の半導体装置の構成を示す平面図である。 本実施の形態の半導体装置の要部断面図である。 本実施の形態の半導体集積装置の製造工程の一部を示すプロセスフロー図である。 本実施の形態の半導体集積装置の製造工程中の要部断面図である。 図４に続く半導体集積回路装置の製造工程中の要部断面図である。 図５に続く半導体集積回路装置の製造工程中の要部断面図である。 図６に続く半導体集積回路装置の製造工程中の要部断面図である。 図７に続く半導体集積回路装置の製造工程中の要部断面図である。 図８に続く半導体集積回路装置の製造工程中の要部断面図である。 図９に続く半導体集積回路装置の製造工程中の要部断面図である。 図１０に続く半導体集積回路装置の製造工程中の要部断面図である。 ＤＲＡＭセルの選択ＭＩＳＦＥＴの閾値電圧バラツキを示す図である。 ＤＲＡＭセルの選択ＭＩＳＦＥＴのオン電流バラツキを示す図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
本実施の形態の半導体装置は、ｅＤＲＡＭを備えている。
図１は、本実施の形態に係る半導体装置ＳＭの構成を示す平面図である。半導体装置ＳＭは、ＤＲＡＭが配置されたＤＲＡＭ領域ＤＲＭ、ＳＲＡＭ（Static Random Access Memory）が配置されたＳＲＡＭ領域ＳＲＭ、ロジック回路が配置されたロジック回路領域ＬＧＣおよびＩ／Ｏ（Input／Output）回路が配置されたＩ／Ｏ領域ＩＯを有している。ＤＲＡＭ領域ＤＲＭにはＤＲＡＭセルが行列状に配置されたＤＲＡＭセルアレイがある。ＤＲＡＭセルは、１個のｎチャンネル型の選択ＭＩＳＦＥＴ（ＴＲ１）と、これに直列接続された１個の容量素子ＣＯＮとで構成されている。以下、選択ＭＩＳＦＥＴはｎチャンネル型を用いて説明するがｐチャンネル型の選択ＭＩＳＦＥＴを用いても良い。ロジック回路領域ＬＧＣには、ロジック回路、例えば、ｎチャンネル型ＭＩＳＦＥＴ（ＴＲ２）とｐチャンネル型ＭＩＳＦＥＴ（ＴＲ３）が直列に接続されたインバータ回路ＩＶが配置されている。
図２は、本実施の形態の半導体装置ＳＭの要部断面図である。ＤＲＡＭ領域ＤＲＭには２個のＤＲＡＭセルを、ロジック回路領域ＬＧＣにはｎチャンネル型のＭＩＳＦＥＴ（ＴＲ２）を示し、以下、ロジック回路領域ＬＧＣのｎチャンネル型のＭＩＳＦＥＴ（ＴＲ２）を「ロジックＭＩＳＦＥＴ（ＴＲ２）」と呼ぶ。
半導体装置ＳＭは、例えば、ｐ型シリコンからなる半導体基板ＳＵＢを用いて形成される。半導体基板ＳＵＢは、支持基板、絶縁層、ｐ型シリコン基板がこの順に積層されたＳＯＩ（Silicon On Insulator）基板を用いても良い。もちろん半導体基板ＳＵＢ、ＳＯＩ基板において、ｐ型シリコンに代えてｎ型シリコンを用いても良い。
選択ＭＩＳＦＥＴ（ＴＲ１）は、ｐ型半導体基板ＳＵＢの表面に形成され、ゲート電極Ｇ１、ソース領域ＳＲ１およびドレイン領域ＤＲ１を有する。ソースおよびドレインはＤＲＡＭセルの動作により入れ替わるが、説明の便宜上、容量素子ＣＯＮに接続される側をソース領域ＳＲ１と呼び、ビット線ＢＬに接続される側をドレイン領域ＤＲ１と呼ぶ。
ｐ型半導体基板ＳＵＢの表面にｐ型ウエル領域（図示しない）を設け、ｐ型ウエル内に選択ＭＩＳＦＥＴを形成しても良い。その場合、半導体基板ＳＵＢとは、ｐ型ウエル領域を含んだ意味である。
選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１は、半導体基板ＳＵＢの主面にゲート絶縁膜ＧＩ１を介して形成されている。ゲート電極Ｇ１は、図２の紙面と直交する方向に延在するワード線ＷＬの一部を構成している。ゲート電極Ｇ１は、例えば、多結晶シリコン膜で形成されており、多結晶シリコン膜の上面にはシリサイド層ＳＬＤが形成されている。
選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１とドレイン領域ＤＲ１は、各々がｎ型の低濃度半導体領域ＮＭ１とｎ型の高濃度半導体領域ＳＤ１とで構成されており、高濃度半導体領域ＳＤ１の不純物濃度は、低濃度半導体領域ＮＭ１の不純物濃度より高濃度である。また、高濃度半導体領域ＳＤ１とｐ型半導体基板ＳＵＢが作るＰＮ接合は、低濃度半導体領域ＮＭ１とｐ型半導体基板ＳＵＢが作るＰＮ接合よりも深い。また、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１は、半導体基板ＳＵＢの表面に形成された素子分離膜ＳＴＩに接している。選択ＭＩＳＦＥＴ（ＴＲ１）は、半導体基板ＳＵＢの表面において、素子分離膜ＳＴＩで囲まれた領域（活性領域と呼ぶ）に形成されている。２個の選択ＭＩＳＦＥＴ（ＴＲ１）はドレイン領域ＤＲ１を共通としてビット線ＢＬに接続されており、かつ、ドレイン領域ＤＲ１に対して対称に配置されている。２個の選択ＭＩＳＦＥＴ（ＴＲ１）は１個の活性領域内に配置されている。
選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１の側壁には、オフセットスペーサ膜ＯＳＦ１がゲート電極Ｇ１の側壁に接するように形成されている。後述するが、オフセットスペーサ膜ＯＳＦ１は、低濃度半導体領域ＮＭ１を形成するためのイオン打ち込み工程で使用され、ゲート電極Ｇ１と低濃度半導体領域ＮＭ１のオーバーラップ量を低減するための膜である。従って、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１側およびドレイン領域ＤＲ１側のゲート電極Ｇ１の側壁に形成されている。ＤＲＡＭ領域ＤＲＭにおいて、オフセットスペーサ膜ＯＳＦ１は、ゲート電極Ｇ１の側壁だけでなく、側壁絶縁膜ＳＷ１と半導体基板ＳＵＢとの間にも存在している。
選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１の側壁には、更に、絶縁膜ＳＷＬ１と絶縁膜ＳＷＬ２がこの順に積層されて構成された側壁絶縁膜ＳＷ１が形成されている。絶縁膜ＳＷＬ１は、ゲート電極Ｇ１の側壁と半導体基板ＳＵＢの主面に沿って形成されており、絶縁膜ＳＷＬ１とゲート電極Ｇ１の側壁および半導体基板ＳＵＢの主面との間には、オフセットスペーサ膜ＯＳＦ１が介在している。絶縁膜ＳＷＬ２は、絶縁膜ＳＷＬ１より厚く形成されている。絶縁膜ＳＷＬ１と絶縁膜ＳＷＬ２は、ゲート電極Ｇ１の側壁に垂直な方向において、所定の幅を有する側壁絶縁膜ＳＷ１を構成している。後述するが、ゲート電極Ｇ１の側壁上の側壁絶縁膜ＳＷ１をマスクにして高濃度半導体領域ＳＤ１を形成するためのイオン打ち込みを行う。つまり、高濃度半導体領域ＳＤ１は、側壁絶縁膜ＳＷ１に対して自己整合で形成されている。
選択ＭＩＳＦＥＴ（ＴＲ１）においては、ゲート電極Ｇ１の上面および高濃度半導体領域ＳＤ１の上面には、シリサイド層ＳＬＤが形成されている。
更に、選択ＭＩＳＦＥＴ（ＴＲ１）は、ストレスライナー膜ＳＬで覆われている。ストレスライナー膜ＳＬは、例えば窒化シリコン膜等の絶縁膜で形成されており、選択ＭＩＳＦＥＴ（ＴＲ１）のチャネル形成領域に引張り応力を印加できるような応力を有しており、選択ＭＩＳＦＥＴ（ＴＲ１）の電流駆動能力を向上させている。
ストレスライナー膜ＳＬを覆うように、半導体基板ＳＵＢ上に層間絶縁膜ＩＮＳ１が形成されており、層間絶縁膜ＩＮＳ１およびストレスライナー膜ＳＬには、それらを貫通する複数の第１開口が形成されており、各々の第１開口内は金属膜からなるプラグ電極ＰＬＵＧ１で埋められている。因みに、選択ＭＩＳＦＥＴのソース領域ＳＲ１およびドレイン領域ＤＲ１は、シリサイド層ＳＬＤを介してプラグ電極ＰＬＵＧ１に接続されている。
層間絶縁膜ＩＮＳ１上には層間絶縁膜ＩＮＳ２が形成されており、層間絶縁膜ＩＮＳ２は、層間絶縁膜ＩＮＳ１の表面に露出した複数のプラグ電極ＰＬＵＧ１を覆っている。層間絶縁膜ＩＮＳ２に設けられた第２開口は、選択ＭＩＳＦＥＴのドレイン領域ＤＲ１に接続されたプラグ電極ＰＬＵＧ１上に位置し、層間絶縁膜ＩＮＳ２上および第２開口内に設けられた金属膜からなるビット線ＢＬが、プラグ電極ＰＬＵＧ１を介して、選択ＭＩＳＦＥＴ（ＴＲ１）のドレイン領域ＤＲ１に電気的に接続されている。ビット線ＢＬは、ゲート電極Ｇ１で構成されたワード線ＷＬと交差する方向に延びている。
ビット線ＢＬを覆うように層間絶縁膜ＩＮＳ３が形成されている。層間絶縁膜ＩＮＳ３および層間絶縁膜ＩＮＳ２は、それらを貫通する複数の第３開口を有しており、第３開口内にはプラグ電極ＰＬＵＧ２が形成されている。選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１に接続されたプラグ電極ＰＬＵＧ１に電気的に接続するように、プラグ電極ＰＬＵＧ１上にプラグ電極ＰＬＵＧ２が積層されている。
層間絶縁膜ＩＮＳ３上には層間絶縁膜ＩＮＳ４が形成されており、層間絶縁膜ＩＮＳ４は、層間絶縁膜ＩＮＳ３の表面に露出した複数のプラグ電極ＰＬＵＧ２を覆っている。ＤＲＡＭセルの容量素子ＣＯＮは、下部電極ＥＬ１、容量膜ＣＩＮＳ、上部電極ＥＬ２および上部電極ＥＬ３を有しており、層間絶縁膜ＩＮＳ４に設けられた第４開口内に形成されている。第４開口にプラグ電極ＰＬＵＧ２の頭が露出しており、下部電極ＥＬ１は、第４開口の内壁および第４開口内部の層間絶縁膜ＩＮＳ３表面およびプラグ電極ＰＬＵＧ２の上に形成されている。下部電極ＥＬ１は、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１に電気的に接続されたプラグ電極ＰＬＵＧ１およびＰＬＵＧ２に電気的に接続されている。容量膜ＣＩＮＳおよび上部電極ＥＬ２は、下部電極ＥＬ１上に形成されており、上部電極ＥＬ３は上部電極ＥＬ２の上に形成されている。下部電極ＥＬ１、容量膜ＣＩＮＳ、上部電極ＥＬ２およびＥＬ３は、第４開口を埋めるように第４開口内に形成されている。下部電極ＥＬ１は、例えば窒化チタン膜であり、容量膜ＣＩＮＳは、例えばジルコニウムオキサイド膜又はタンタルオキサイド膜である。上部電極ＥＬ２は、例えば窒化チタン膜であり、上部電極ＥＬ３は、例えばタングステン膜である。容量素子ＣＯＮが形成されている第４開口は、第３開口よりも平面的な径が大きい。
次に、図２のロジック回路領域ＬＧＣに示したロジックＭＩＳＦＥＴ（ＴＲ２）について説明する。ロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２は、半導体基板ＳＵＢの表面にゲート絶縁膜ＧＩ２を介して形成されている。ゲート電極Ｇ２は、例えば多結晶シリコン膜で形成されており、その上面にはシリサイド層ＳＬＤが形成されている。
ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２およびドレイン領域ＤＲ２は、各々がｎ型の低濃度半導体領域ＮＭ２とｎ型の高濃度半導体領域ＳＤ２とで構成されており、高濃度半導体領域ＳＤ２の不純物濃度は低濃度半導体領域ＮＭ２の不純物濃度よりも高濃度である。また、ドレイン領域ＤＲ２およびソース領域ＳＲ２からの空乏層の伸びを抑制する為に、低濃度半導体領域ＮＭ２の下部には、ハロー領域と呼ばれるｐ型の半導体領域ＰＨが形成されている。ただし、選択ＭＩＳＦＥＴ（ＴＲ１）には、ハロー領域と呼ばれるｐ型の半導体領域は形成されていない。また、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２およびドレイン領域ＤＲ２は、半導体基板ＳＵＢの表面に形成された素子分離膜ＳＴＩに接している。つまり、ロジックＭＩＳＦＥＴ（ＴＲ２）は、半導体基板ＳＵＢの表面において、素子分離膜ＳＴＩで囲まれた活性領域に形成されている。
ロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２の側壁には、オフセットスペーサ膜ＯＳＦ２がゲート電極Ｇ２の側壁に接するように形成されている。後述するが、オフセットスペーサ膜ＯＳＦ２は、低濃度半導体領域ＮＭ２を形成するためのイオン打ち込み工程で使用され、ゲート電極Ｇ２と低濃度半導体領域ＮＭ２のオーバーラップ量を低減するための膜である。従って、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２側およびドレイン領域ＤＲ２側のゲート電極Ｇ２の側壁に形成されている。
ロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２の側壁には、更に、絶縁膜ＳＷＬ１と絶縁膜ＳＷＬ２がこの順に積層されている。絶縁膜ＳＷＬ１は、ゲート電極Ｇ２の側壁と半導体基板ＳＵＢの主面に沿って形成されている。絶縁膜ＳＷＬ１とゲート電極Ｇ２の側壁の間には、オフセットスペーサ膜ＯＳＦ２が介在しているが、絶縁膜ＳＷＬ１と半導体基板ＳＵＢの主面との間には、オフセットスペーサ膜ＯＳＦ２は介在していない。
絶縁膜ＳＷＬ２は、絶縁膜ＳＷＬ１より厚く形成されている。後述するが、絶縁膜ＳＷＬ１と絶縁膜ＳＷＬ２は、ゲート電極Ｇ２の側壁に垂直な方向において、所定の幅を有する側壁絶縁膜ＳＷ２を構成している。ゲート電極Ｇ２の側壁上に残った側壁絶縁膜ＳＷ２をマスクにして高濃度半導体領域ＳＤ２を形成するためのイオン打ち込みがされる。つまり、高濃度半導体領域ＳＤ２は、側壁絶縁膜ＳＷ２に対して自己整合で形成されている。
ロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２の側壁に形成された側壁絶縁膜ＳＷ２は、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１の側壁に形成された側壁絶縁膜ＳＷ１と同一工程で形成され、等しい幅を有する。ただし、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１の側壁に形成された側壁絶縁膜ＳＷ１の幅をロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２の側壁に形成された側壁絶縁膜ＳＷ２の幅よりも大きく又は広くすることも可能である。その場合、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１およびドレイン領域ＤＲ１のリーク電流をより低減できる。
ロジックＭＩＳＦＥＴ（ＴＲ２）は、ゲート電極Ｇ２の上面にシリサイド層ＳＬＤが形成されており、ソース領域ＳＲ２およびドレイン領域ＤＲ２となる高濃度半導体領域ＳＤ２の表面もシリサイド層ＳＬＤで覆われている。
更に、ロジックＭＩＳＦＥＴ（ＴＲ２）も、ストレスライナー膜ＳＬで覆われている。ストレスライナー膜ＳＬは、例えば窒化シリコン膜等の絶縁膜で形成されており、ロジックＭＩＳＦＥＴ（ＴＲ２）のチャネル形成領域に引張り応力を印加できるような応力を有しており、ロジックＭＩＳＦＥＴ（ＴＲ２）の電流駆動能力を向上させている。
ストレスライナー膜ＳＬを覆うように、半導体基板ＳＵＢ上に層間絶縁膜ＩＮＳ１が形成されており、層間絶縁膜ＩＮＳ１とストレスライナー膜ＳＬには、それらを貫通する複数の第１開口が形成されており、各々の第１開口内にはプラグ電極ＰＬＵＧ１が形成されている。因みに、ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２およびドレイン領域ＤＲ２には、シリサイド層ＳＬＤを介してプラグ電極ＰＬＵＧ１が接続されている。
層間絶縁膜ＩＮＳ１上には、層間絶縁膜ＩＮＳ２が形成されており、層間絶縁膜ＩＮＳ２は、層間絶縁膜ＩＮＳ１の表面に露出した複数のプラグ電極ＰＬＵＧ１を覆っている。層間絶縁膜ＩＮＳ２上には、層間絶縁膜ＩＮＳ３が形成されている。層間絶縁膜ＩＮＳ３および層間絶縁膜ＩＮＳ２は、それらを貫通する複数の第３開口を有しており、第３開口内にはプラグ電極ＰＬＵＧ２が形成されている。ロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２、ドレイン領域ＤＲ２に接続されたプラグ電極ＰＬＵＧ１に電気的に接続するように、プラグ電極ＰＬＵＧ１上にプラグ電極ＰＬＵＧ２が積層されている。
層間絶縁膜ＩＮＳ３上には層間絶縁膜ＩＮＳ４が形成されている。層間絶縁膜ＩＮＳ４は、層間絶縁膜ＩＮＳ３の表面から露出した複数のプラグ電極ＰＬＵＧ２を覆うように形成されている。層間絶縁膜ＩＮＳ４は、複数の第４開口を有しており、第４開口はプラグ電極ＰＬＵＧ３で埋められている。プラグ電極ＰＬＵＧ３は、その下に位置するプラグ電極ＰＬＵＧ２上に積層されている。
図示しないが、層間絶縁膜ＩＮＳ４、プラグ電極ＰＬＵＧ３の上には、更なる層間絶縁膜並びに金属膜が形成され多層配線構造が形成されている。
次に、本実施の形態の半導体装置の製造方法について説明する。
図３は、本実施の形態の半導体集積装置の製造工程の一部を示すプロセスフロー図である。図４〜図１１は、本実施の形態の半導体集積装置の製造工程中の要部断面図である。
先ず、選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）の設計寸法および製造工程における初期設定条件を求める。例えば、選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ１およびＧ２のゲート長、側壁絶縁膜ＳＷ１およびＳＷ２の幅、イオン注入法で形成する低濃度半導体領域ＮＭ１およびＮＭ２ならびに高濃度半導体領域ＳＤ１およびＳＤ２の不純物ドーズ量、イオン注入角度等、諸々である。
次に、図３のプロセスフローに示す「半導体基板ＳＵＢ準備」工程Ｓ１を実施する。半導体基板ＳＵＢは、例えば、ｐ型シリコンからなる円板であり、主面と裏面とを有する。次に、半導体基板ＳＵＢの主面側に、選択ＭＩＳＦＥＴ（ＴＲ１）およびロジックＭＩＳＦＥＴ（ＴＲ２）を形成する活性領域を規定する素子分離膜ＳＴＩを形成する。素子分離膜ＳＴＩは、半導体基板ＳＵＢに素子分離溝を形成し、その中に絶縁膜（例えば、酸化シリコン膜）を埋め込み、ＣＭＰ技術などを用いて表面が半導体基板ＳＵＢの表面の高さとほぼ等しい高さとなるよう研磨することにより形成する。
次に、半導体基板ＳＵＢの表面にゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜ＧＩ１とゲート絶縁膜ＧＩ２は、同一工程で形成し等しい膜厚とする。ゲート絶縁膜ＧＩ１とゲート絶縁膜ＧＩ２は、酸化シリコン膜または酸窒化シリコン膜等からなる。ここで、ゲート絶縁膜ＧＩ１の膜厚をゲート絶縁膜ＧＩ２の膜厚よりも厚くして、ＤＲＡＭセルのリークを低減してもよい。
次に、図３のプロセスフローに示す「ゲート電極Ｇ１，Ｇ２形成」工程Ｓ２を実施する。ゲート絶縁膜ＧＩ１およびＧＩ２上に、多結晶シリコン膜からなる導体膜を堆積し、その導体膜をパターニングすることにより、図４に示すように、半導体基板ＳＵＢの主面上にゲート絶縁膜ＧＩ１を介してゲート電極Ｇ１を、ゲート絶縁膜ＧＩ２を介してゲート電極Ｇ２を形成する。導体膜のパターニングには、公知のフォトリソグラフィ法およびドライエッチング法を用いる。
次に、図３のプロセスフローに示す「ゲート電極Ｇ１，Ｇ２寸法測定」工程Ｓ３を実施する。加工後のゲート電極Ｇ１およびＧ２のゲート長を、例えば、ＳＥＭ（Scanning Electron Microscope）等により測定し、ゲート電極Ｇ１およびＧ２の加工寸法を取得する。なお、「ゲート電極Ｇ１，Ｇ２形成」工程Ｓ２において、ゲート電極Ｇ１およびＧ２は、前述の設計寸法に沿って加工されるが、フォトリソグラフィ法およびドライエッチング法の加工精度に依存して、加工後のゲート長が、設計寸法に対して微小の加工誤差を有する。従って、加工後のゲート電極Ｇ１およびＧ２のゲート長（加工寸法）を取得し、そのデータを、この後の製造工程にフィードフォワードＦＦ１およびＦＦ２することが重要となる。
次に、図３のプロセスフローに示す「絶縁膜ＯＳＦ１，ＯＳＦ２形成」工程Ｓ４を実施する。図５に示すように、半導体基板ＳＵＢ上にオフセットスペーサ膜ＯＳＦを形成する。オフセットスペーサ膜ＯＳＦは、酸化シリコン膜であり、例えば、ＣＶＤ法またはＡＬＤ法をもちいて、ゲート電極Ｇ１およびＧ２の上面および側面を覆うように形成する。
次に、図６に示すように、ロジック回路領域ＬＧＣを選択的に覆うフォトレジスト膜ＰＲ１をオフセットスペーサ膜ＯＳＦ上に形成する。更に、フォトレジスト膜ＰＲ１をマスクとしてオフセットスペーサ膜ＯＳＦに異方性エッチングを施し、ロジック回路領域ＬＧＣにおいて、ゲート電極Ｇ２の側壁上にのみ選択的にオフセットスペーサ膜ＯＳＦ２を形成する。ＤＲＡＭ領域ＤＲＭの全域においては、堆積されたオフセットスペーサ膜ＯＳＦがそのまま残る。つまり、ゲート電極Ｇ１の上面および側壁、さらに半導体基板ＳＵＢの主面並びに素子分離膜ＳＴＩ表面を覆う第１オフセットスペーサ膜ＯＳＦ１が形成される。
次に、図３のプロセスフローに示す「半導体領域ＰＨ注入」工程Ｓ５および「半導体領域ＮＭ２注入」工程Ｓ６を実施する。図７に示すように、ＤＲＡＭ領域ＤＲＭを覆い、ロジック回路領域ＬＧＣを露出するフォトレジスト膜ＰＲ２を半導体基板ＳＵＢ上に形成する。「半導体領域ＰＨ注入」工程Ｓ５では、レジスト膜ＰＲ２をマスクに、ロジック回路領域ＬＧＣ、ｐ型不純物（例えば、ボロン）をイオン注入することにより半導体領域ＰＨを形成する。ここで、ｐ型不純物のドーズ量は、例えば、３．４×１０１３ａｔｏｍ／ｃｍ２（ＢＦ２）とし、イオン注入角度（半導体基板ＳＵＢの主面の法線に対する傾斜角度、以下同様）は、例えば、７°とする。
次に、「半導体領域ＮＭ２注入」工程Ｓ６では、レジスト膜ＰＲ２をマスクに、ｎ型不純物（例えば、リンまたはヒ素）をイオン注入することにより、ロジックＭＩＳＦＥＴ（ＴＲ２）の低濃度半導体領域ＮＭ２を形成する。ｎ型不純物をオフセットスペーサ膜ＯＳＦ２の外からイオン打ち込みすることにより、低濃度半導体領域ＮＭ２とゲート電極Ｇ２のオーバーラップ量を低減することができるので、ロジックＭＩＳＦＥＴ（ＴＲ２）のゲート長を低減できる。ここで、イオン注入の初期設定条件は、不従物であるヒ素のドーズ量が１．０×１０１５ａｔｏｍ／ｃｍ２で、イオン注入角度が、３°である。
本実施の形態では、「ゲート電極Ｇ１，Ｇ２寸法測定」工程Ｓ３で取得したゲート電極Ｇ２の加工寸法を「半導体領域ＮＭ２注入」工程Ｓ６にフィードフォワードＦＦ２し、イオン注入の実施条件を再設定する。つまり、ゲート電極Ｇ２の加工寸法と設計寸法との偏差を求め、それに応じてイオン注入の実施条件を再設定して低濃度半導体領域ＮＭ２を形成することにより、ゲート電極Ｇ２の加工バラツキをイオン注入工程で補填するものであり、ロジックＭＩＳＦＥＴ（ＴＲ２）の電気特性を向上させることができる。具体的には、ロジックＭＩＳＦＥＴ（ＴＲ２）の閾値電圧のバラツキを低減でき、ロジック回路の高速動作を可能とすることができる。例えば、ゲート電極Ｇ２の加工寸法が設計寸法に比べて大きい場合、ドーズ量を増加させる、イオン注入角度を増加させる、または、ドーズ量およびイオン注入角度を増加させるなどの手法によりイオン注入の実施条件を再設定する。逆に、ゲート電極Ｇ２の加工寸法が設計寸法に比べて小さい場合、ドーズ量を減少させる、イオン注入角度を減少させる、または、ドーズ量およびイオン注入角度を減少させるなどの手法によりイオン注入の実施条件を再設定する。
因みに、加工寸法が設計寸法に比べて大きい場合、例えば、ドーズ量を１．５〜２．５×１０１５ａｔｏｍ／ｃｍ２に増加させるか、イオン注入角度を６°に増加させる。また、加工寸法が設計寸法に比べて小さい場合、例えば、ドーズ量を０．２〜０．５×１０１５ａｔｏｍ／ｃｍ２に減少させるか、イオン注入角度を０°に減少させる。
次に、図３のプロセスフローに示す「半導体領域ＮＭ１注入」工程Ｓ７を実施する。図８に示すように、ロジック回路領域ＬＧＣを覆い、ＤＲＡＭ領域ＤＲＭを露出するレジスト膜ＰＲ３を半導体基板ＳＵＢの主面上に形成する。レジスト膜ＰＲ３をマスクに、ＤＲＡＭ領域ＤＲＭにｎ型不純物（例えば、リンまたはヒ素）をイオン注入することにより、選択ＭＩＳＦＥＴ（ＴＲ１）の低濃度半導体領域ＮＭ１を形成する。例えば、不純物としてリンをドーズ量：２×１０１２ａｔｏｍ／ｃｍ２、イオン注入角度３°でイオン注入する。ｎ型不純物をオフセットスペーサ膜ＯＳＦ１の外からイオン打ち込みすることにより、低濃度半導体領域ＮＭ１とゲート電極Ｇ１のオーバーラップ量を低減することができ、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート長を低減できる。ここで、選択ＭＩＳＦＥＴ（ＴＲ１）の低濃度半導体領域ＮＭ１のドーズ量は、ロジックＭＩＳＦＥＴ（ＴＲ２）の低濃度半導体領域ＮＭ２のドーズ量より三桁程度低い。つまり、選択ＭＩＳＦＥＴ（ＴＲ１）の低濃度半導体領域ＮＭ１のシート抵抗は、ロジックＭＩＳＦＥＴ（ＴＲ２）の低濃度半導体領域ＮＭ２のシート抵抗よりも高い。これは、ＤＲＡＭセルのリーク電流を低減するためである。なお、図３において、工程Ｓ６を工程Ｓ７の後に実施しても良い。
次に、図３のプロセスフローに示す「側壁絶縁膜ＳＷ１形成」工程Ｓ８を実施する。フォトレジスト膜ＰＲ３を除去し、次に、半導体基板ＳＵＢ上に絶縁膜ＳＷＬ１および絶縁膜ＳＷＬ２をこの順に堆積する。絶縁膜ＳＷＬ１は窒化シリコン膜、絶縁膜ＳＷＬ２は、酸化シリコン膜からなり、両者は、ＣＶＤ法またはＡＬＤ法で形成される。なお、絶縁膜ＳＷＬ１を酸化シリコン膜とし、絶縁膜ＳＷＬ２を窒化シリコン膜としても良い。次に、積層された絶縁膜ＳＷＬ１およびＳＷＬ２に異方性エッチングを施し、図９に示すように、ゲート電極Ｇ１およびゲート電極Ｇ２の側壁上に側壁絶縁膜ＳＷ１およびＳＷ２を形成する。ＤＲＡＭ領域ＤＲＭおよびロジック回路領域ＬＧＣにおいて、絶縁膜ＳＷＬ１およびＳＷＬ２に対する異方性エッチングを同時に施したので、側壁絶縁膜ＳＷ１およびＳＷ２の幅は等しくなっている。また、ＤＲＡＭ領域ＤＲＭおよびロジック回路領域ＬＧＣにおいて、積層された絶縁膜ＳＷＬ１およびＳＷＬ２に対して、別々に異方性エッチングを施し、側壁絶縁膜ＳＷ１の幅を側壁絶縁膜ＳＷ２の幅よりも厚くしても良い。逆に、側壁絶縁膜ＳＷ１の幅を側壁絶縁膜ＳＷ２の幅よりも薄くしても良い。
次に、図３のプロセスフローに示す「側壁絶縁膜ＳＷ１寸法測定」工程Ｓ９を実施する。選択ＭＩＳＦＥＴ（ＴＲ１）の加工後の側壁絶縁膜ＳＷ１の幅を、例えば、ＳＥＭ等により測定し、側壁絶縁膜ＳＷ１の加工寸法を取得する。側壁絶縁膜ＳＷ１の幅は、前述の設計寸法に沿って加工されるが、絶縁膜ＳＷＬ１およびＳＷＬ２の成膜精度またはドライエッチング時の加工精度に依存して、加工後の側壁絶縁膜ＳＷ１の幅は、設計寸法に対して微小の加工誤差を有する。従って、加工後の側壁絶縁膜ＳＷ１の幅（加工寸法）を取得しておくことが重要となる。側壁絶縁膜ＳＷ１の寸法は、絶縁膜ＳＷＬ１およびＳＷＬ２で構成された側壁絶縁膜ＳＷ１の幅であるが、厳密には、側壁絶縁膜ＳＷ１の幅に絶縁膜ＯＳＦ１の膜厚を加えたもの測定するのが好適である。
次に、図３のプロセスフローに示す「半導体領域ＳＤ１，ＳＤ２注入」工程Ｓ１０を実施する。図１０に示すように、ゲート電極Ｇ１およびＧ２、オフセットスペーサ膜ＯＳＦ１およびＯＳＦ２ならびに側壁絶縁膜ＳＷ１およびＳＷ２をマスクに、半導体基板ＳＵＢの主面にｎ型不純物（例えば、リンまたはヒ素）をイオン注入することにより高濃度半導体領域ＳＤ１およびＳＤ２を形成する。イオン注入の初期条件は、不従物であるヒ素のドーズ量が２．８×１０１５ａｔｏｍ／ｃｍ２で、イオン注入角度が、３°である。
本実施の形態では、「ゲート電極Ｇ１，Ｇ２寸法測定」工程Ｓ３で取得したゲート電極Ｇ１の加工寸法および「側壁絶縁膜ＳＷ１寸法測定」工程Ｓ９で取得した側壁絶縁膜ＳＷ１の加工寸法を、「半導体領域ＳＤ１，ＳＤ２注入」工程Ｓ１０にフィードフォワードＦＦ１し、イオン注入の実施条件を再設定する。つまり、加工寸法と設計寸法との偏差を求め、それに応じてイオン注入の実施条件を再設定して高濃度半導体領域ＮＭ１を形成することにより、ゲート電極Ｇ１および側壁絶縁膜ＳＷ１の加工バラツキをイオン注入工程で補填するものであり、選択ＭＩＳＦＥＴ（ＴＲ１）の電気特性を向上させることができる。具体的には、選択ＭＩＳＦＥＴ（ＴＲ１）のオン電流バラツキを低減でき、ＤＲＡＭセルの書込みまたは読出し特性を向上できる。例えば、ゲート電極Ｇ１の加工寸法と側壁絶縁膜ＳＷ１の加工寸法の和（ＡＤＤＦ）が、ゲート電極Ｇ１の設計寸法と側壁絶縁膜ＳＷ１の設計寸法の和（ＡＤＤＩ）に比べて大きい場合、ドーズ量を増加させる、イオン注入角度を増加させる、または、ドーズ量およびイオン注入角度を増加させるなどの手法によりイオン注入の実施条件を再設定する。逆に、加工寸法の和（ＡＤＤＦ）が、設計寸法の和（ＡＤＤＩ）に比べて小さい場合、ドーズ量を減少させる、イオン注入角度を減少させる、または、ドーズ量およびイオン注入角度を減少させるなどの手法によりイオン注入の実施条件を再設定する。
因みに、加工寸法の和（ＡＤＤＦ）が設計寸法の和（ＡＤＤＩ）に比べて大きい場合、例えば、ドーズ量を４．０〜５．０×１０１５ａｔｏｍ／ｃｍ２に増加させるか、イオン注入角度を６°に増加させる。また、加工寸法が設計寸法に比べて小さい場合、例えば、ドーズ量を１．０〜２．０×１０１５ａｔｏｍ／ｃｍ２に減少させるか、イオン注入角度を０°に減少させる。
次に、図３のプロセスフローに示す「熱処理」工程Ｓ１１を実施する。ここでは、イオン注入された不純物の拡散および活性化の為に、半導体基板ＳＵＢに熱処理を施す。例えば、１０４０℃〜１０５０℃で、５秒程度のランプアニールを実施する。
次に、図３のプロセスフローに示す「シリサイド層ＳＬＤ形成」工程Ｓ１２を実施する。図１１に示すように、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１の表面、ならびに、ソース領域ＳＲ１およびドレイン領域ＤＲ１の高濃度半導体領域ＳＤ１の表面にシリサイド層ＳＬＤを形成する。さらに、ロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２の表面、ならびに、ソース領域ＳＲ２およびドレイン領域ＤＲ２の高濃度半導体領域ＳＤ２の表面にシリサイド層ＳＬＤを形成する。シリサイド層ＳＬＤは、例えば、コバルトシリサイド（ＣｏＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、プラチナ（Ｐｔ）含有ニッケルシリサイド（ＮｉＳｉ）層等で構成される。
次に、図２に示すように、半導体基板ＳＵＢ上に、ゲート電極Ｇ１およびＧ２を覆うようにストレスライナー膜ＳＬを形成する。ストレスライナー膜ＳＬは、窒化シリコン膜等の絶縁膜からなり、例えば、プラズマＣＶＤ法により形成する。
次に、ストレスライナー膜ＳＬ上に層間絶縁膜ＩＮＳ１を形成する。層間絶縁膜ＩＮＳ１は、選択ＭＩＳＦＥＴ（ＴＲ１）のソース領域ＳＲ１とドレイン領域ＤＲ１およびロジックＭＩＳＦＥＴ（ＴＲ２）のソース領域ＳＲ２とドレイン領域ＤＲ２を露出する第１開口を複数有している。ＤＲＡＭ領域ＤＲＭにおいて、第１開口は、層間絶縁膜ＩＮＳ１およびストレスライナー膜ＳＬを貫通している。第１開口内は、プラグ電極ＰＬＵＧ１で埋められている。ロジック回路領域ＬＧＣにおいては、第１開口は、層間絶縁膜ＩＮＳ１およびストレスライナー膜ＳＬを貫通しており、第１開口内はプラグ電極ＰＬＵＧ１で埋められている。プラグ電極ＰＬＵＧ１は、例えば、下層の窒化チタン（ＴｉＮ）膜と上層のタングステン（Ｗ）膜の積層膜からなる。
その後、層間絶縁膜ＩＮＳ２、ビット線ＢＬ、層間絶縁膜ＩＮＳ３、プラグ電極ＰＬＵＧ２および層間絶縁膜ＩＮＳ４を形成する。次いで、容量素子ＣＯＮを形成するための第４開口を形成し、その中に、下部電極ＥＬ１、容量膜ＣＩＮＳ、上部電極ＥＬ２およびＥＬ３を形成する。更に、ロジック回路領域ＬＧＣにおいて、第４開口を形成した後、プラグ電極ＰＬＵＧ３を形成する。プラグ電極ＰＬＵＧ２およびＰＬＵＧ３は、プラグ電極ＰＬＵＧ１と同じ材料、同じ構造で形成する。
層間絶縁膜ＩＮＳ１〜ＩＮＳ４は、例えば、酸化シリコン膜またはＬｏｗ−ｋ膜または両者の積層構造からなる。フォトレジスト膜ＰＲ１〜ＰＲ３は、例えば、ノボラック樹脂からなり、もちろん感光性を有する。
なお、上記の製造方法に沿って複数枚の半導体ウエハに本実施の形態の半導体装置を形成するが、図３に示したプロセスフロー図において、「ゲート電極Ｇ１，Ｇ２寸法測定」工程Ｓ３および「側壁絶縁膜ＳＷ１寸法測定」工程Ｓ９は、処理される半導体ウエハ毎に、その都度実施する。そして、「半導体領域ＮＭ２注入」工程Ｓ６および「半導体領域ＳＤ１，ＳＤ２注入」工程Ｓ１０におけるイオン注入の実施条件の再設定も、処理される半導体ウエハ毎に、その都度実施する。それ以外の工程は、複数枚の半導体ウエハに対して共通の設計寸法および初期設定条件で実施される。
次に、本実施の形態の主要な特徴と効果について説明する。
本実施の形態の特徴は、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１のゲート長（加工寸法）および側壁絶縁膜ＳＷ１の幅（加工寸法）を測定し、これらの加工寸法と、ゲート電極Ｇ１および側壁絶縁膜ＳＷ１の設計寸法との偏差を、選択ＭＩＳＦＥＴ（ＴＲ１）の高濃度半導体領域ＳＤ１のイオン注入工程にフィードフォワードＦＦ１するものである。つまり、上記偏差に基づき、選択ＭＩＳＦＥＴ（ＴＲ１）の高濃度半導体領域ＳＤ１のイオン注入の実施条件を再設定し、その実施条件に基づきイオン注入を実施し、高濃度半導体領域ＳＤ１を形成するものである。
上記特徴により、半導体ウエハ間における、ゲート電極Ｇ１および側壁絶縁膜ＳＷ１の加工バラツキに起因する選択ＭＩＳＦＥＴ（ＴＲ１）の電気特性のバラツキを低減することができる。特に、選択ＭＩＳＦＥＴ（ＴＲ１）の閾値電圧およびオン電流のバラツキを低減でき、ＤＲＡＭセルの書込みまたは読出し特性を向上できる。
また、本実施の形態の特徴は、選択ＭＩＳＦＥＴ（ＴＲ１）のゲート電極Ｇ１のゲート長（加工寸法）および側壁絶縁膜ＳＷ１の幅（加工寸法）を測定し、これらの加工寸法と、ゲート電極Ｇ１および側壁絶縁膜ＳＷ１の設計寸法との偏差を、選択ＭＩＳＦＥＴ（ＴＲ１）の高濃度半導体領域ＳＤ１のイオン注入工程にフィードフォワードＦＦ１するものである。上記偏差に基づき、選択ＭＩＳＦＥＴ（ＴＲ１）の高濃度半導体領域ＳＤ１のイオン注入の実施条件を再設定し、その実施条件に基づきイオン注入を実施し、高濃度半導体領域ＳＤ１を形成するものである。さらに、ロジックＭＩＳＦＥＴ（ＴＲ２）のゲート電極Ｇ２のゲート長（加工寸法）を測定し、これらの加工寸法と、ゲート電極Ｇ２の設計寸法との偏差を、ロジックＭＩＳＦＥＴ（ＴＲ２）の低濃度半導体領域ＮＭ２のイオン注入工程にフィードフォワードＦＦ２するものである。上記偏差に基づき、ロジックＭＩＳＦＥＴ（ＴＲ２）の低濃度半導体領域ＮＭ２のイオン注入の実施条件を再設定し、その実施条件に基づきイオン注入を実施し、低濃度半導体領域ＮＭ２を形成するものである。
上記特徴により、上記のように選択ＭＩＳＦＥＴ（ＴＲ１）の電気特性のバラツキを低減することができる。また、半導体ウエハ間における、ゲート電極Ｇ２の加工バラツキに起因するロジックＭＩＳＦＥＴ（ＴＲ２）の電気特性のバラツキを低減することができる。特に、ロジックＭＩＳＦＥＴ（ＴＲ２）の閾値電圧のバラツキを低減でき、ロジック回路の高速化および低消費電力化を実現できる。
本実施の形態のｅＤＲＡＭにおいては、ＤＲＡＭセルを構成する選択ＭＩＳＦＥＴ（ＴＲ１）とロジック回路を構成するロジックＭＩＳＦＥＴ（ＴＲ２）とで、異なるフィードフォワード処理を実施することで、半導体ウエハ間における電気特性バラツキが小さい高性能のｅＤＲＡＭを実現出来る。ロジックＭＩＳＦＥＴ（ＴＲ２）では、閾値電圧およびオン電流を決める実行チャネル長は、低濃度半導体領域ＮＭ２間の距離となるため、ゲート電極Ｇ２の加工バラツキを低濃度半導体領域ＮＭ２のイオン注入にフィードフォワードＦＦ２すること肝要となる。一方、選択ＭＩＳＦＥＴ（ＴＲ１）では、低濃度半導体領域ＮＭ１のドーズ量は、ロジックＭＩＳＦＥＴ（ＴＲ２）の低濃度半導体領域ＮＭ２のドーズ量に比べ三桁程度低く、高濃度半導体領域ＳＤ１のドーズ量が、ロジックＭＩＳＦＥＴ（ＴＲ２）の低濃度半導体領域ＮＭ２のドーズ量とほぼ同等である。つまり、選択ＭＩＳＦＥＴ（ＴＲ１）の閾値電圧およびオン電流を決める実行チャネル長は、高濃度半導体領域ＳＤ１間の距離となるため、ゲート電極Ｇ１および側壁絶縁膜ＳＷ１の加工バラツキを高濃度半導体領域ＳＤ１のイオン注入にフィードフォワードＦＦ１することが肝要となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＬ ビット線
ＣＩＮＳ 容量膜
ＣＯＮ 容量素子
ＤＲＭ ＤＲＡＭ領域
ＤＲ１ ドレイン領域
ＤＲ２ ドレイン領域
ＥＬ１ 下部電極
ＥＬ２ 上部電極
ＥＬ３ 上部電極
Ｇ１ ゲート電極
Ｇ２ ゲート電極
ＧＩ１ ゲート絶縁膜
ＧＩ２ ゲート絶縁膜
ＩＯ Ｉ／Ｏ領域
ＩＶ インバータ回路
ＩＮＳ１ 層間絶縁膜
ＩＮＳ２ 層間絶縁膜
ＩＮＳ３ 層間絶縁膜
ＩＮＳ４ 層間絶縁膜
ＬＧＣ ロジック回路領域
ＮＭ１ 低濃度半導体領域（半導体領域）
ＮＭ２ 低濃度半導体領域（半導体領域）
ＯＳＦ オフセットスペーサ膜
ＯＳＦ１ オフセットスペーサ膜
ＯＳＦ２ オフセットスペーサ膜
ＰＨ 半導体領域
ＰＬＵＧ１ プラグ電極
ＰＬＵＧ２ プラグ電極
ＰＬＵＧ３ プラグ電極
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＳＤ１ 高濃度半導体領域（半導体領域）
ＳＤ２ 高濃度半導体領域（半導体領域）
ＳＬ ストレスライナー膜
ＳＬＤ シリサイド層
ＳＭ 半導体装置
ＳＲＭ ＳＲＡＭ領域
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＴＩ 素子分離膜
ＳＵＢ 半導体基板
ＳＷ１ 側壁絶縁膜
ＳＷ２ 側壁絶縁膜
ＳＷＬ１ 絶縁膜
ＳＷＬ２ 絶縁膜
ＴＲ１ 選択ＭＩＳＦＥＴ
ＴＲ２ ｎチャンネル型ＭＩＳＦＥＴ（ロジックＭＩＳＦＥＴ）
ＴＲ３ ｐチャンネル型ＭＩＳＦＥＴ
ＷＬ ワード線

Claims (14)

  1. ゲート電極とソース領域およびドレイン領域を有するＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソース領域または前記ドレイン領域に直列接続された容量素子とからなるＤＲＡＭセルを含み、前記ＭＩＳＦＥＴは、前記ゲート電極の側壁上に第１側壁絶縁膜を有し、前記ソース領域または前記ドレイン領域は、比較的低不純物濃度の第１半導体領域と、比較的高不純物濃度の第２半導体領域とからなる半導体装置であって、
    （ａ）前記ソース領域から前記ドレイン領域に向かう第１方向における前記ゲート電極の第１設計寸法および前記第１側壁絶縁膜の第２設計寸法と、前記第２半導体領域を形成するためのイオン注入の初期設定条件とを求めておく工程、
    （ｂ）前記第１設計寸法に基づいて、半導体基板の主面上に、前記ゲート電極を形成する工程、
    （ｃ）前記第１方向において、前記ゲート電極の第１加工寸法を測定する工程、
    （ｄ）前記ゲート電極の両端において、前記第１半導体領域を形成するために、前記半導体基板の前記主面に第１導電型の第１不純物をイオン注入する第１イオン注入工程、
    （ｅ）前記ゲート電極の側壁上に第１側壁絶縁膜を形成する工程、
    （ｆ）前記第１方向において、前記第１側壁絶縁膜の第２加工寸法を測定する工程、
    （ｇ）前記ゲート電極および前記第１側壁絶縁膜の両端において、前記第２半導体領域を形成するために、前記半導体基板の前記主面に前記第１導電型の第２不純物をイオン注入する第２イオン注入工程、
    を有し、
    前記（ｇ）工程では、前記第１加工寸法および前記第２加工寸法の前記第１設計寸法および前記第２設計寸法に対する偏差に基づき、前記初期設定条件に対する前記第２イオン注入工程の実施条件を再設定して、前記第２イオン注入工程を実施する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第２イオン注入工程の前記実施条件は、前記第１設計寸法と前記第２設計寸法の和（ＡＤＤＩ）に対する前記第１加工寸法と前記第２加工寸法の和（ＡＤＤＦ）の偏差に基づき再設定する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記第１加工寸法と前記第２加工寸法の和（ＡＤＤＦ）が、前記第１設計寸法と前記第２設計寸法の和（ＡＤＤＩ）より大きい場合、前記実施条件の一つであるイオン注入角度を、前記初期設定条件のイオン注入角度よりも大きく再設定する、半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記第１加工寸法と前記第２加工寸法の和（ＡＤＤＦ）が、前記第１設計寸法と前記第２設計寸法の和（ＡＤＤＩ）より大きい場合、前記実施条件の一つである前記第２不純物のドーズ量を、前記初期設定条件の前記第２不純物のドーズ量よりも高く再設定する、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記第１側壁絶縁膜は、第２側壁絶縁膜と第３側壁絶縁膜との積層構造であり、
    前記第２側壁絶縁膜は、前記（ｃ）工程と前記（ｄ）工程との間に、前記ゲート電極の側壁上に形成され、前記第３側壁絶縁膜は、前記（ｄ）工程と前記（ｆ）工程との間に、前記第２側壁絶縁膜上に形成される、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第１イオン注入工程は、前記ゲート電極および前記第２側壁絶縁膜の外側から、前記半導体基板の前記主面に、前記第１不純物を注入する、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程、前記（ｆ）工程および前記（ｇ）工程を、複数枚の半導体ウエハに対して個々に実施する、半導体装置の製造方法。
  8. 第１ゲート電極と第１ソース領域および第１ドレイン領域を有する第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴに直列接続された容量素子とからなるＤＲＡＭセルを含むメモリ領域と、第２ゲート電極と第２ソース領域および第２ドレイン領域を有する第２ＭＩＳＦＥＴを含むロジック回路領域と、を有し、前記第１ＭＩＳＦＥＴは、前記第１ゲート電極の側壁上に第１側壁絶縁膜を有し、前記第１ソース領域または前記第１ドレイン領域は、比較的低不純物濃度の第１半導体領域と、比較的高不純物濃度の第２半導体領域とからなり、前記第２ＭＩＳＦＥＴは、前記第２ソース領域または前記第２ドレイン領域は、比較的低不純物濃度の第３半導体領域と、比較的高不純物濃度の第４半導体領域とからなる半導体装置であって、
    （ａ）前記第１ソース領域から前記第１ドレイン領域に向かう第１方向における前記第１ゲート電極の第１設計寸法および前記第１側壁絶縁膜の第２設計寸法と、前記第２半導体領域を形成するためのイオン注入の第１初期設定条件とを求めておく工程、
    （ｂ）前記第２ソース領域から前記第２ドレイン領域に向かう第１方向における前記第２ゲート電極の第３設計寸法と、前記第３半導体領域を形成するためのイオン注入の第２初期設定条件とを求めておく工程、
    （ｃ）前記第１設計寸法および前記第３設計寸法に基づいて、半導体基板の主面上に、前記第１ゲート電極および前記第２ゲート電極を形成する工程、
    （ｄ）前記第１方向において、前記第１ゲート電極の第１加工寸法および前記第２ゲート電極の第２加工寸法を測定する工程、
    （ｅ）前記第２ゲート電極の両端において、前記第３半導体領域を形成するために、前記半導体基板の前記主面に第１導電型の第１不純物をイオン注入する第１イオン注入工程、
    （ｆ）前記第１ゲート電極の両端において、前記第１半導体領域を形成するために、前記半導体基板の前記主面に前記第１導電型の第２不純物をイオン注入する第２イオン注入工程、
    （ｇ）前記第１ゲート電極の側壁上に第１側壁絶縁膜を、前記第２ゲート電極の側壁上に第２側壁絶縁膜を形成する工程、
    （ｈ）前記第１方向において、前記第１側壁絶縁膜の第３加工寸法を測定する工程、
    （ｉ）前記第１ゲート電極および前記第１側壁絶縁膜の両端において、前記第２半導体領域を形成するために、さらに、前記第２ゲート電極および前記第２側壁絶縁膜の両端において、前記第４半導体領域を形成するために、前記半導体基板の前記主面に前記第１導電型の第３不純物をイオン注入する第３イオン注入工程、
    を有し、
    前記（ｅ）工程では、前記第２加工寸法の前記第３設計寸法に対する偏差に基づき、前記第２初期設定条件に対する前記第１イオン注入工程の第１実施条件を再設定して、前記第１イオン注入工程を実施し、
    前記（ｉ）工程では、前記第１加工寸法および前記第３加工寸法の前記第１設計寸法および前記第２設計寸法に対する偏差に基づき、前記第１初期設定条件に対する前記第３イオン注入工程の第２実施条件を再設定して、前記第３イオン注入工程を実施する、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第３イオン注入工程の前記第２実施条件は、前記第１設計寸法と前記第２設計寸法の和（ＡＤＤＩ）に対する前記第１加工寸法と前記第３加工寸法の和（ＡＤＤＦ）の偏差に基づき再設定する、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第１加工寸法と前記第３加工寸法の和（ＡＤＤＦ）が、前記第１設計寸法と前記第２設計寸法の和（ＡＤＤＩ）より大きい場合、前記第２実施条件の一つであるイオン注入角度を、前記第１初期設定条件のイオン注入角度よりも大きく再設定する、半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    前記第１加工寸法と前記第３加工寸法の和（ＡＤＤＦ）が、前記第１設計寸法と前記第２設計寸法の和（ＡＤＤＩ）より大きい場合、前記第２実施条件の一つである不純物ドーズ量を、前記第１初期設定条件の不純物ドーズ量よりも高く再設定する、半導体装置の製造方法。
  12. 請求項８に記載の半導体装置の製造方法において、
    前記第２加工寸法が、前記第３設計寸法より大きい場合、前記第１実施条件の一つであるイオン注入角度を、前記第２初期設定条件のイオン注入角度よりも大きく再設定する、半導体装置の製造方法。
  13. 請求項８に記載の半導体装置の製造方法において、
    前記第２加工寸法が、前記第３設計寸法より大きい場合、前記第１実施条件の一つである前記第１不純物のドーズ量を、前記第２初期設定条件の前記第１不純物のドーズ量よりも高く再設定する、半導体装置の製造方法。
  14. 請求項８に記載の半導体装置の製造方法において、
    前記第１半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
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