KR20220068924A - 반도체 장치 - Google Patents

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KR20220068924A
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semiconductor layer
layer
resistance element
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KR1020210154542A
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요시끼 야마모또
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다.
SOI 기판(1)의 반도체층 SMb와, 반도체층 SMb 상에 형성된 반도체층 EP에 의해, 저항 소자(3)가 형성되어 있다. 반도체층 EP는, 반도체층 SMb 상에 서로 이격하여 형성된 2개의 반도체부 EP2a, EP2b를 갖는다. 반도체층 SMb는, 그 위에 반도체부 EP2a가 형성된 영역 RG1a와, 그 위에 반도체부 EP2b가 형성된 영역 RG1b와, 그 위에 에피택셜 반도체층이 형성되어 있지 않은 영역 RG2를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이며, 예를 들어 저항 소자를 갖는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
반도체 장치를 제조하기 위해서는, 반도체 기판에 소자 분리 영역을 형성하고, 소자 분리 영역으로 규정된 반도체 기판의 활성 영역에 MISFET(Metal Insulator Semiconductor Field Effect Transistor)나 저항 소자 등의 반도체 소자를 형성하고, 반도체 기판 상에 다층 배선 구조를 형성한다. 또한, 반도체 기판으로서 SOI 기판을 사용하는 기술이 있다.
일본 특허 공개 제2007-242660호 공보(특허문헌 1) 및 일본 특허 공개 평9-219493호 공보(특허문헌 2)에는, 저항 소자를 갖는 반도체 장치에 관한 기술이 기재되어 있다.
일본 특허 공개 제2007-242660호 공보 일본 특허 공개 평9-219493호 공보
SOI 기판에 형성된 저항 소자를 갖는 반도체 장치에 있어서, 신뢰성을 향상시킬 것이 요망된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 반도체 장치는, 기판과, 상기 기판의 제1 영역에 형성된 저항 소자와, 상기 기판의 제2 영역에 형성된 MISFET를 구비한다. 상기 기판은, 지지 기판, 상기 지지 기판 상의 절연층, 및 상기 절연층 상의 반도체층을 갖는다. 상기 저항 소자는, 상기 제1 영역에 위치하는 상기 반도체층과, 상기 제1 영역에 위치하는 상기 반도체층 상에 서로 이격하여 형성된 제1 및 제2 반도체부를 포함한다. 상기 제1 영역에 위치하는 상기 반도체층은, 그 위에 상기 제1 반도체부가 형성된 제1 접속부와, 그 위에 상기 제2 반도체부가 형성된 제2 접속부와, 상기 제1 접속부와 상기 제2 접속부 사이에 위치하고, 그 위에 상기 에피택셜 반도체층이 형성되어 있지 않은 소자부를 갖는다.
일 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치의 주요부 평면도이다.
도 2는 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 3은 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 4는 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 5는 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 6은 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 7은 일 실시 형태의 반도체 장치에 포함되는 회로예를 도시하는 회로도이다.
도 8은 일 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 9는 도 8에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 10은 도 9에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 11은 도 10에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 12는 도 11에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 13은 도 12에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 14는 도 13에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 15는 도 14에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 16은 도 15에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 17은 도 16에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 18은 도 17에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 19는 도 18에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 20은 도 19에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 21은 도 20에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 22는 도 21에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 23은 도 22에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 24는 도 23에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 25는 도 24에 이어지는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 26은 검토예의 반도체 장치의 주요부 단면도이다.
도 27은 제1 변형예의 반도체 장치의 주요부 단면도이다.
도 28은 제2 변형예의 반도체 장치의 주요부 단면도이다.
도 29는 제3 변형예의 반도체 장치의 주요부 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정 수에 한정되는 경우 등을 제외하고, 그 특정 수에 한정되는 것은 아니고, 특정 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도여도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도여도 도면을 보기 쉽게 하기 위해 해칭을 부여하는 경우도 있다.
(실시 형태)
<반도체 장치의 구조에 대하여>
본 실시 형태의 반도체 장치에 대하여, 도면을 참조하여 설명한다. 도 1은 본 실시 형태의 반도체 장치의 주요부 평면도이고, 도 2 내지 도 6은 본 실시 형태의 반도체 장치의 주요부 단면도이다. 도 1의 A-A선의 단면도가, 도 2에 거의 대응하고, 도 1의 B-B선의 단면도가, 도 3에 거의 대응하고, 도 1의 C-C선의 단면도가, 도 4에 거의 대응하고, 도 1의 D-D선의 단면도가, 도 5에 거의 대응하고 있다. 도 1 내지 도 5는 저항 소자(3)가 형성된 저항 소자 형성 영역(1B)의 평면도 및 단면도에 대응하고, 도 6은 MISFET(2)가 형성된 MISFET 형성 영역(1A)의 단면도에 대응하고 있다. 또한, 도 1에 도시된 X 방향 및 Y 방향은, SOI 기판(1)의 주면에 대략 평행한 방향이며, X 방향과 Y 방향은 서로 직교하고 있다.
도 1 내지 도 6에 도시된 본 실시 형태의 반도체 장치는, SOI(SOI: Silicon On Insulator) 기판(1)을 사용한 반도체 장치이다.
도 2 내지 도 6에 도시한 바와 같이, SOI 기판(1)은, 지지 기판으로서의 반도체 기판(지지 기판) SB와, 반도체 기판 SB의 주면 상에 형성된 절연층(매립 절연막) BX와, 절연층 BX의 상면 상에 형성된 반도체층 SM을 갖고 있다. 반도체 기판 SB는, 절연층 BX와 절연층 BX보다도 위의 구조를 지지하는 지지 기판이지만, 반도체 기판이기도 하다.
반도체 기판 SB는, 바람직하게는 단결정 실리콘 기판이며, 예를 들어 p형 단결정 실리콘을 포함한다. 예를 들어, 1Ω 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘에 의해, 반도체 기판 SB를 형성할 수 있다. 반도체 기판 SB의 두께는, 예를 들어 700㎛ 내지 750㎛ 정도로 할 수 있다. 절연층 BX는, 바람직하게는 산화실리콘막이며, 절연층 BX의 두께는, 예를 들어 10㎚ 내지 20㎚ 정도로 할 수 있다. 절연층 BX가 산화실리콘막인 경우, 절연층 BX는, 매립 산화막, 즉 BOX(Buried Oxide)층으로 간주할 수도 있다. 반도체층 SM은, 단결정 실리콘 등을 포함한다. 예를 들어, 1Ω 내지 10Ω㎝ 정도의 비저항을 갖는 단결정 실리콘에 의해, 반도체층 SM을 형성할 수 있다. 반도체층 SM은, SOI층으로 간주할 수도 있다. 지지 기판인 반도체 기판 SB의 두께에 비해 반도체층 SM의 두께는 얇고, 반도체층 SM의 두께는, 예를 들어 15㎚ 내지 25㎚ 정도로 할 수 있다. 이들 반도체 기판 SB, 절연층 BX 및 반도체층 SM에 의해, SOI 기판(1)이 형성되어 있다.
도 2 내지 도 6에 도시한 바와 같이, SOI 기판(1)에는, 소자 분리 영역(소자 분리 구조) ST가 형성되어 있다. 이 소자 분리 영역 ST는, 소자 분리 홈(소자 분리용의 홈)에 매립된 절연막(예를 들어 산화실리콘막)에 의해 형성되어 있다. 소자 분리 홈 및 그것을 매립하고 있는 소자 분리 영역 ST는, 반도체층 SM 및 절연층 BX를 관통하여, 그 저부가 반도체 기판 SB의 두께의 도중에 도달해 있다. 즉, 반도체층 SM, 절연층 BX 및 반도체 기판 SB에 걸쳐 형성된 소자 분리 홈에, 소자 분리 영역 ST가 매립된 상태로 되어 있다.
본 실시 형태의 SOI 기판(1)은, MISFET가 형성되는 영역인 MISFET 형성 영역(1A)과, 저항 소자가 형성되는 영역인 저항 소자 형성 영역(1B)을 갖고 있다. MISFET 형성 영역(1A)과 저항 소자 형성 영역(1B)은, 동일한 SOI 기판(1)의 주면에 있어서의 서로 다른 평면 영역에 대응하고 있다. MISFET 형성 영역(1A)과 저항 소자 형성 영역(1B)은, 각각, 소자 분리 영역 ST로 구획되어 있고, 예를 들어 도 1에 도시한 바와 같이, 각각 소자 분리 영역 ST로 주위가 둘러싸여 있다. 따라서, MISFET 형성 영역(1A)과 저항 소자 형성 영역(1B)은, 각각, 소자 분리 영역 ST로 둘러싸인 활성 영역으로 간주할 수 있다.
MISFET 형성 영역(1A)의 반도체층 SM에, MISFET(Metal Insulator Semiconductor Field Effect Transistor)(2)가 형성되어 있다. 또한, 저항 소자 형성 영역(1B)의 반도체층 SM에 의해, 저항 소자(3)가 형성되어 있다. SOI 기판(1)에 있어서, MISFET 형성 영역(1A)의 반도체층 SM과, 저항 소자 형성 영역(1B)의 반도체층 SM은, 각각, 소자 분리 영역 ST에 평면적으로 둘러싸여 구획되어 있다.
여기서, MISFET 형성 영역(1A)의 반도체층 SM을, 부호 SMa를 붙여 반도체층 SMa라 칭하고, 저항 소자 형성 영역(1B)의 반도체층 SM을, 부호 SMb를 붙여 반도체층 SMb라 칭하기로 한다. 반도체층 SMa와 반도체층 SMb는, 서로 동일한 두께를 갖고 있다.
MISFET 형성 영역(1A)의 반도체층 SM, 즉 반도체층 SMa는, 측면이 소자 분리 영역 ST에 접하고, 저면이 절연층 BX에 접함으로써, 절연층 BX와 소자 분리 영역 ST로 둘러싸인 상태로 되어 있다. 즉, 반도체층 SMa의 저면은 절연층 BX로 덮이고, 반도체층 SMa의 측면은, 소자 분리 영역 ST로 덮여 있다. 또한, 저항 소자 형성 영역(1B)의 반도체층 SM, 즉 반도체층 SMb는, 측면이 소자 분리 영역 ST에 접하고, 저면이 절연층 BX에 접함으로써, 절연층 BX와 소자 분리 영역 ST로 둘러싸인 상태로 되어 있다. 즉, 반도체층 SMb의 저면은 절연층 BX로 덮이고, 반도체층 SMb의 측면은, 소자 분리 영역 ST로 덮여 있다. 반도체층 SMa와 반도체층 SMb는, 각각 평면으로 보아 주위가 소자 분리 영역 ST에 의해 둘러싸여 있고, 따라서, 소자 분리 영역 ST에 의해 서로 이격되어 있다.
먼저, MISFET 형성 영역(1A)에 형성된 MISFET(2)에 대하여 설명한다(도 6 참조).
MISFET(2)는, 반도체층 SMa 상에 게이트 절연막 GF를 통해 형성된 게이트 전극 GE를 갖고 있다. 게이트 전극 GE는, 예를 들어 다결정 실리콘을 포함한다. 게이트 전극 GE의 측벽 상에는, 측벽 절연막으로서 사이드 월 스페이서 SW2가 형성되어 있다.
반도체층 SMa 중, 게이트 전극 GE와 사이드 월 스페이서 SW2를 포함하는 구조체의 양측에 위치하는 영역 상에, 반도체층(에피택셜 반도체) EP가 형성되어 있다. 즉, 반도체층 SMa 중, 게이트 전극 GE 및 사이드 월 스페이서 SW2로 덮여 있지 않은 영역 상에, 반도체층 EP가 형성되어 있다. 반도체층 EP는, 에피택셜 성장에 의해 형성된 에피택셜 반도체층이며, 예를 들어 실리콘(단결정 실리콘)을 포함한다.
여기서, 게이트 전극 GE와 사이드 월 스페이서 SW2를 포함하는 구조체의 양측에 형성된 반도체층 EP의 한쪽을, 반도체부(에피택셜 반도체부) EP1a라 칭하고, 다른 쪽을, 반도체부(에피택셜 반도체부) EP1b라 칭하기로 한다. 즉, 반도체층 SMa 상에 형성된 반도체층 EP는, 반도체층 SMa 상에 서로 이격되어 형성된 반도체부 EP1a, EP1b를 갖고 있다. 반도체부 EP1a와 반도체부 EP1b는, 게이트 전극 GE 및 사이드 월 스페이서 SW2를 사이에 두고, 서로 이격되어 있다. 이 때문에, 반도체부 EP1a 및 반도체부 EP1b는, 서로 동일한 재료(여기서는 단결정 실리콘)를 포함하고, 또한, 서로 동일한 두께를 갖고 있다. 게이트 전극 GE는, 평면으로 보아, 반도체부 EP1a와 반도체부 EP1b 사이에 배치되어 있다.
MISFET 형성 영역(1A)에 있어서, MISFET(2)의 소스ㆍ드레인 영역(소스 또는 드레인용의 반도체 영역)은, 반도체층 EP, SMa에 형성되어 있다. 구체적으로는, 반도체층 SMa에 형성되어 있는 n-형 반도체 영역 EX와, 반도체층 EP 및 반도체층 SMa에 걸쳐 형성되어 있는 n+형 반도체 영역 SD에 의해, LDD(Lightly Doped Drain) 구조의 소스ㆍ드레인 영역이 형성되어 있다. n+형 반도체 영역 SD의 불순물 농도(n형 불순물 농도)는, n-형 반도체 영역 EX의 불순물 농도(n형 불순물 농도)보다도 높다.
MISFET 형성 영역(1A)에 있어서, n-형 반도체 영역 EX는, 반도체층 SMa에 있어서, 사이드 월 스페이서 SW2의 바로 아래에 위치하는 영역에 형성되어 있다. MISFET 형성 영역(1A)에 있어서, n+형 반도체 영역 SD는, 반도체층 EP와, 반도체층 SMa 중 반도체층 EP 아래에 위치하는 영역에 걸쳐, 형성되어 있다. 반도체층 SMa 중, 게이트 전극 GE의 바로 아래에 위치하는 영역이, MISFET(2)의 채널 형성 영역이 된다. n-형 반도체 영역 EX는, 채널 형성 영역의 양측(게이트 길이 방향에 있어서의 양측)에, 채널 형성 영역에 접하도록 형성되어 있다. n+형 반도체 영역 SD는, n-형 반도체 영역 EX에 인접하고 있고, n+형 반도체 영역 SD와 채널 형성 영역 사이에 n-형 반도체 영역 EX가 개재된 상태로 되어 있다.
또한, 게이트 전극 GE 및 사이드 월 스페이서 SW2의 양측에 형성된 2개(한 쌍)의 n+형 반도체 영역 SD 중, 한쪽은 MISFET(2)를 구성하는 소스 영역이며, 다른 쪽은 MISFET(2)를 구성하는 드레인 영역이다. 소스 영역을 구성하는 n+형 반도체 영역 SD는, 반도체부 EP1a와 그 아래의 반도체층 SMa에 걸쳐 형성되고, 드레인 영역을 구성하는 n+형 반도체 영역 SD는, 반도체부 EP1b와 그 아래의 반도체층 SMa에 걸쳐 형성되어 있다.
게이트 전극 GE 및 n+형 반도체 영역 SD의 각각의 표면(상층부)에는, 금속 실리사이드층(금속 화합물층) MS가 형성되어 있다. 보다 특정적으로는, n+형 반도체 영역 SD를 구성하는 반도체층 EP(반도체부 EP1a, EP1a)의 표면(상층부)에 금속 실리사이드층 MS가 형성되어 있다.
다음에, 저항 소자 형성 영역(1B)에 형성된 저항 소자(3)에 대하여 설명한다(도 1 내지 도 5 참조).
반도체층 SMb 상에 반도체층(에피택셜 반도체) EP가 형성되어 있다. 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP는, 반도체층 SMb의 전체 상에 형성되어 있는 것은 아니고, 반도체층 SMb 상에 부분적으로 형성되어 있다. 반도체층 EP는, 에피택셜 성장에 의해 형성된 에피택셜 반도체층이며, 예를 들어 실리콘(단결정 실리콘)을 포함한다.
반도체층 SMb 상에 형성된 반도체층 EP는, 반도체층 SMb 상에 서로 이격하여 형성된 반도체부(에피택셜 반도체부) EP2a, EP2b를 갖고 있다. 이 때문에, 반도체부 EP2a 및 반도체부 EP2b는, 에피택셜 성장에 의해 형성되어 있고, 서로 동일한 재료(여기서는 단결정 실리콘)를 포함하고, 또한, 서로 동일한 두께를 갖고 있다.
저항 소자 형성 영역(1B)에 형성되어 있는 반도체층 EP(반도체부 EP2a, EP2b)와, MISFET 형성 영역(1A)에 형성되어 있는 반도체층 EP(반도체부 EP1a, EP1b)는, 동일 공정(동일한 에피택셜 성장 공정)에서 형성되어 있다. 이 때문에, 저항 소자 형성 영역(1B)에 형성되어 있는 반도체층 EP(반도체부 EP2a, EP2b)와, MISFET 형성 영역(1A)에 형성되어 있는 반도체층 EP(반도체부 EP1a, EP1b)는, 서로 동일한 재료(여기서는 단결정 실리콘)를 포함하고, 또한, 서로 동일한 두께를 갖고 있다.
저항 소자(3)는, 반도체층 SMb와 반도체층 SMb 상에 형성된 반도체층 EP(반도체부 EP2a, EP2b)에 의해, 형성되어 있다. 반도체층 SMb, EP가 실리콘을 포함하는 경우에는, 저항 소자(3)는 실리콘 저항 소자로 간주할 수 있다.
도 1 내지 도 5의 경우에는, 반도체층 SMb의 연장 방향(X 방향)에 있어서의 한쪽의 단부에 있어서, 반도체층 SMb 상에 반도체부 EP2a가 형성되고, 반도체층 SMb의 연장 방향(X 방향)에 있어서의 다른 쪽의 단부에 있어서, 반도체층 SMb 상에 반도체부 EP2b가 형성되어 있다. 반도체부 EP2a와 반도체부 EP2b는, 서로 이격되어 있다.
반도체층 SMb는, 반도체부 EP2a의 바로 아래에 위치하는 영역(접속부, 단부) RG1a와, 반도체부 EP2b의 바로 아래에 위치하는 영역(접속부, 단부) RG1b와, 영역 RG1a와 영역 RG1b 사이에 위치하고, 또한, 그 위에 반도체층 EP가 형성되어 있지 않은 영역(소자부, 중앙부) RG2를 갖고 있다. 반도체층 SMb 중, 영역 RG1a 상에는 반도체부 EP2a가 형성되고, 영역 RG1b 상에는 반도체부 EP2b가 형성되어 있지만, 영역 RG2 상에는 반도체층 EP는 형성되어 있지 않다. 영역 RG1a는, 반도체층 SMb 중, 그 위에 반도체부 EP2a가 형성된 영역으로 간주할 수도 있고, 또한, 영역 RG1b는, 반도체층 SMb 중, 그 위에 반도체부 EP2b가 형성된 영역으로 간주할 수도 있고, 또한, 영역 RG2는, 반도체층 SMb 중, 그 위에 반도체층 EP가 형성되어 있지 않은 영역으로 간주할 수도 있다.
반도체부 EP2a 및 반도체부 EP2b의 각각의 표면(상층부)에는, 금속 실리사이드층(금속 화합물층) MS가 형성되어 있다. 반도체층 SMb의 표면에는, 금속 실리사이드층 MS에 상당하는 것은 형성되어 있지 않다. 반도체층 SMb 중, 반도체층 EP(반도체부 EP2a, EP2b)로 덮여 있지 않은 영역 RG2의 표면(상면)은, 절연막 패턴(패터닝된 절연막) ZMP2로 덮여 있다. 또한, 반도체부 EP2a, EP2b의 각각의 표면(상면) 중, 금속 실리사이드층 MS가 형성되어 있지 않은 영역도, 절연막 패턴 ZMP2로 덮여 있다. 또한, 영역 RG2에 위치하는 반도체층 SMb의 표면 상의 절연막 패턴 ZMP2와, 각 반도체부 EP2a, EP2b의 표면 상의 절연막 패턴 ZMP2가 일체적으로 연결되도록, 각 반도체부 EP2a, EP2b의 측면(서로 대향하는 측면) 상에도 절연막 패턴 ZMP2가 형성되어 있다. 이 때문에, 각 반도체부 EP2a, EP2b의 표면 중, 절연막 패턴 ZMP2로 덮여 있지 않은 영역에, 금속 실리사이드층 MS가 형성되어 있고, 절연막 패턴 ZMP2는, 금속 실리사이드층 MS의 형성을 방지하는 실리사이드 블록층으로서 기능하는 막이다.
SOI 기판(1)의 주면 상에는, 게이트 전극 GE, 사이드 월 스페이서 SW2, 반도체층 SM, EP 및 금속 실리사이드층 MS를 덮도록, 층간 절연막으로서 절연막(층간 절연막) L1이 형성되어 있다. 절연막 L1에는, 절연막 L1을 관통하는 콘택트 홀(관통 구멍, 구멍) CT가 형성되어 있고, 콘택트 홀 CT 내에는 도전성의 플러그(콘택트 플러그) PG가 형성되어 있다(매립되어 있다). 플러그 PG는, 복수 형성되어 있고, 게이트 전극 GE에 접속되는 플러그 PG, n+형 반도체 영역 SD에 접속되는 플러그 PG, 반도체부 EP2a에 접속되는 플러그 PG, 및, 반도체부 EP2a에 접속되는 플러그 PG를 포함하고 있다. 각 플러그 PG의 저면은, 금속 실리사이드층 MS와 접하고 있다.
여기서, n+형 반도체 영역 SD 상에 배치되어, n+형 반도체 영역 SD에 전기적으로 접속된 플러그 PG를, 플러그 PG1a라 칭하기로 한다. 또한, 게이트 전극 GE 상에 배치되어, 게이트 전극 GE에 전기적으로 접속된 플러그 PG를, 플러그 PG1b라 칭하기로 한다. 또한, 반도체부 EP2a 상에 배치되어, 반도체부 EP2a에 전기적으로 접속된 플러그 PG를, 플러그 PG2a라 칭하기로 한다. 또한, 반도체부 EP2b 상에 배치되어, 반도체부 EP2b에 전기적으로 접속된 플러그 PG를, 플러그 PG2b라 칭하기로 한다. 또한, 플러그 PG2a가 매립되는 콘택트 홀 CT를, 콘택트 홀 CT2a라 칭하고, 플러그 PG2b가 매립되는 콘택트 홀 CT를, 콘택트 홀 CT2b라 칭하기로 한다.
플러그 PG1a는, n+형 반도체 영역 SD의 표면(상층부)에 형성된 금속 실리사이드층 MS와 접하고 있고, 그 금속 실리사이드층 MS를 통해 n+형 반도체 영역 SD와 전기적으로 접속되어 있다. 또한, 플러그 PG1b는, 게이트 전극 GE의 표면(상층부)에 형성된 금속 실리사이드층 MS와 접하고 있고, 그 금속 실리사이드층 MS를 통해 게이트 전극 GE와 전기적으로 접속되어 있다. 또한, 플러그 PG2a는, 반도체부 EP2a의 표면(상층부)에 형성된 금속 실리사이드층 MS와 접하고 있고, 그 금속 실리사이드층 MS를 통해 반도체부 EP2a와 전기적으로 접속되어 있다. 또한, 플러그 PG2b는, 반도체부 EP2b의 표면(상층부)에 형성된 금속 실리사이드층 MS와 접하고 있고, 그 금속 실리사이드층 MS를 통해 반도체부 EP2b와 전기적으로 접속되어 있다.
플러그 PG가 매립된 절연막 L1 상에는, 절연막 L2가 형성되어 있고, 그 절연막 L2에 형성된 홈(배선 홈)에, 배선 M1이 형성되어 있다(매립되어 있다). 배선 M1은, 플러그 PG를 통해, n+형 반도체 영역 SD, 게이트 전극 GE, 반도체부 EP2a 또는 반도체부 EP2b 등과 전기적으로 접속되어 있다.
여기서, 플러그 PG2a에 접속된 배선 M1을, 배선 M1a라 칭하기로 한다. 또한, 플러그 PG2b에 접속된 배선 M1을, 배선 M1b라 칭하기로 한다. 배선 M1a는, 플러그 PG2a의 상면과 접하고 있고, 그 플러그 PG2a와 전기적으로 접속되어 있다. 또한, 배선 M1b는, 플러그 PG2b의 상면과 접하고 있고, 그 플러그 PG2b와 전기적으로 접속되어 있다. 이 때문에, 배선 M1a는, 플러그 PG2a를 통해, 반도체부 EP2a의 표면의 금속 실리사이드층 MS에 전기적으로 접속되고, 또한 그 금속 실리사이드층 MS를 통해 반도체부 EP2a와 전기적으로 접속되어 있다. 또한, 배선 M1b는, 플러그 PG2b를 통해, 반도체부 EP2b의 표면의 금속 실리사이드층 MS에 전기적으로 접속되고, 또한 그 금속 실리사이드층 MS를 통해 반도체부 EP2b와 전기적으로 접속되어 있다.
배선 M1보다도 상층의 배선도 형성되어 있지만, 여기서는, 절연막 L2 및 배선 M1보다도 위의 구조에 대해서는, 도시 및 설명을 생략한다.
저항 소자(3)는, 저항 소자 형성 영역(1B)의 반도체층 SM(즉 반도체층 SMb)과, 그 반도체층 SMb 상에 형성된 반도체층 EP(구체적으로는 반도체부 EP2a, EP2b)에 의해, 형성되어 있다. 배선 M1a로부터, 플러그 PG2a를 통해, 반도체부 EP2a의 표면의 금속 실리사이드층 MS에 소정의 전위(전압)가 인가되고, 또한, 배선 M1b로부터, 플러그 PG2b를 통해, 반도체부 EP2b의 표면의 금속 실리사이드층 MS에 소정의 전위(전압)가 인가된다. 배선 M1a의 전위(전압)와 배선 M1b의 전위(전압)에 차가 있으면, 즉, 플러그 PG2a의 전위(전압)와 플러그 PG2b의 전위(전압)에 차가 있으면, 저항 소자(3)에 전류가 흐른다. 예를 들어, 배선 M1a의 전위(전압)가 배선 M1b의 전위(전압)보다도 높은 경우에는, 플러그 PG2a로부터 반도체부 EP2a의 표면의 금속 실리사이드층 MS에 고전위(고전압)가 인가되고, 플러그 PG2b로부터 반도체부 EP2b의 표면의 금속 실리사이드층 MS에 저전위(저전압)가 인가된다. 그 결과, 플러그 PG2a로부터, 반도체부 EP2a의 표면의 금속 실리사이드층 MS와, 반도체부 EP2a와, 영역 RG1a에 위치하는 반도체층 SMb와, 영역 RG2에 위치하는 반도체층 SMb와, 영역 RG1b에 위치하는 반도체층 SMb와, 반도체부 EP2b와, 반도체부 EP2b의 표면의 금속 실리사이드층 MS를 순서대로 경유하여, 플러그 PG2b로 전류가 흐른다. 또한, 배선 M1b의 전위(전압)가 배선 M1a의 전위(전압)보다도 높은 경우에는, 플러그 PG2b로부터 반도체부 EP2b의 표면의 금속 실리사이드층 MS에 고전위(고전압)가 인가되고, 플러그 PG2a로부터 반도체부 EP2a의 표면의 금속 실리사이드층 MS에 저전위(저전압)가 인가된다. 그 결과, 플러그 PG2b로부터, 반도체부 EP2b의 표면의 금속 실리사이드층 MS와, 반도체부 EP2b와, 영역 RG1b에 위치하는 반도체층 SMb와, 영역 RG2에 위치하는 반도체층 SMb와, 영역 RG1a에 위치하는 반도체층 SMb와, 반도체부 EP2a와, 반도체부 EP2a의 표면의 금속 실리사이드층 MS를 순서대로 경유하여, 플러그 PG2a로 전류가 흐른다.
저항 소자(3)의 저항값을 주로 정하는 것은, 반도체층 SMb의 영역 RG2이다. 왜냐하면, 반도체층 SMb의 영역 RG2는, 두께가 얇기 때문에, 반도체층 SMb의 영역 RG2에 있어서는, 전류가 흐르는 방향에 대략 수직인 단면의 면적이 작아지기 때문이다. 반도체층 SMb의 영역 RG2의 두께를 얇게 함으로써, 저항 소자(3)의 저항값을 크게 할 수 있다. 또한, 저항 소자(3)의 저항값은, 반도체층 SMb의 영역 RG2의 불순물 농도에 의해서도 규정되며, 반도체층 SMb의 영역 RG2의 불순물 농도를 작게 함으로써, 저항 소자(3)의 저항값은 커지고, 또한, 반도체층 SMb의 영역 RG2의 불순물 농도를 크게 함으로써, 저항 소자(3)의 저항값은 작아진다.
도 7은 본 실시 형태의 반도체 장치에 포함되는 회로예를 도시하는 회로도이다.
저항 소자(3)는, 다양한 회로에서 이용할 수 있지만, 도 7의 경우에는, 바이어스 전류 생성부(4)의 구성 요소로서, 저항 소자(3)를 사용하고 있다. 또한, MISFET(2)는, 다양한 회로에서 이용할 수 있지만, 도 7의 경우에는, MISFET(2)는, 바이어스 전류 생성부(4)와 접속되어 있다.
<반도체 장치의 제조 공정에 대하여>
본 실시 형태의 반도체 장치의 제조 공정을, 도면을 참조하여 설명한다. 도 8 내지 도 25는, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 8 내지 도 25의 각각에는, 상기 도 6에 상당하는 단면(MISFET 형성 영역(1A)의 단면)과, 상기 도 2에 상당하는 단면(저항 소자 형성 영역(1B)의 단면)이 도시되어 있다.
먼저, 도 8에 도시된 바와 같이, SOI 기판(1)을 용의(준비)한다. 도 8로부터도 알 수 있는 바와 같이, SOI 기판(1)은, 지지 기판으로서의 반도체 기판 SB와, 반도체 기판 SB의 주면 상에 형성된 절연층 BX와, 절연층 BX의 상면 상에 형성된 반도체층 SM을 갖고 있다.
SOI 기판(1)의 제조 방법에 제한은 없지만, 예를 들어 SIMOX(Silicon Implanted Oxide)법, 접합법 또는 스마트 커트 프로세스 등을 사용하여, SOI 기판(1)을 제조할 수 있다.
다음에, 도 9에 도시된 바와 같이, SOI 기판(1)에 소자 분리 영역 ST를 형성한다.
소자 분리 영역 ST를 형성하기 위해서는, 예를 들어 SOI 기판(1)(반도체층 SM)의 주면에, 반도체층 SM 및 절연층 BX를 관통하여 저부가 기판 SB에 도달하는 소자 분리 홈 ST1을, 포토리소그래피 기술 및 드라이 에칭 기술 등을 사용하여 형성한다. 소자 분리 홈 ST1은, 반도체층 SM 및 절연층 BX를 관통하여, 소자 분리 홈 ST1의 저부가 기판 SB에 도달해 있기(기판 SB의 두께의 도중에 소자 분리 홈 ST1의 저부가 위치하고 있기) 때문에, 소자 분리 홈 ST1의 저부에서는, 기판 SB가 노출된다. 그것으로부터, 이 소자 분리 홈 ST1에, 성막 기술 및 CMP 기술 등을 사용하여 절연막을 매립함으로써, 소자 분리 영역 ST를 형성할 수 있다. 예를 들어, SOI 기판(1)의 주면 상에, 소자 분리 홈 ST1을 매립하도록 절연막을 형성하고 나서, 소자 분리 홈 ST1의 외부의 그 절연막을 CMP(Chemical Mechanical Polishing: 화학 기계 연마)법 등에 의해 제거함으로써, 소자 분리 홈 ST1에 매립된 절연막을 포함하는 소자 분리 영역 ST를 형성할 수 있다.
SOI 기판(1)에 있어서는, 소자 분리 영역 ST를 형성함으로써, 반도체층 SM은, 복수의 구획(즉 활성 영역)으로 분할되고, 각각의 활성 영역을 구성하는 반도체층 SM은, 소자 분리 영역 ST에 의해 주위가 둘러싸인 상태로 되어 있다. MISFET 형성 영역(1A)에 위치하는 반도체층 SM이, 반도체층 SMa이며, 저항 소자 형성 영역(1B)에 위치하는 반도체층 SM이, 반도체층 SMb이다. 반도체층 SMa, SMb의 각각은, 저면이 절연층 BX에 접하고, 측면이 소자 분리 영역 ST에 접하고 있다.
다음에, 도 10에 도시된 바와 같이, MISFET 형성 영역(1A)에 있어서, SOI 기판(1)의 주면 상에, 즉 반도체층 SM(SMa)의 주면 상에, 게이트 절연막 GF를 통해 게이트 전극 GE를 형성한다. 게이트 전극 GE의 상부에는, 게이트 전극 GE와 동일한 평면 형상의 절연막(캡 절연막) CP가 형성되어 있어도 된다. 또한, 본 실시 형태의 게이트 전극 GE의 두께는, 예를 들어 100㎚이다.
게이트 절연막 GF 및 게이트 전극 GE 형성 공정의 구체예에 대하여 설명한다. 먼저, SOI 기판(1)의 주면 상에, 즉 반도체층 SM의 주면 상에, 게이트 절연막 GF용의 절연막을 형성하고 나서, 이 절연막 상에 게이트 전극 GE용의 도전막(예를 들어 폴리실리콘막)을 형성하고, 이 도전막 상에 절연막(후에 절연막 CP가 되는 절연막)을 형성한다. 이 단계에서는, 게이트 전극 GE용의 도전막과 그 상의 절연막의 적층막은, MISFET 형성 영역(1A)과 저항 소자 형성 영역(1B)의 양쪽에 형성되어 있다. 그것으로부터, 게이트 전극 GE용의 도전막과 그 상의 절연막의 적층막을, 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝함으로써, 패터닝된 도전막을 포함하는 게이트 전극 GE를 형성할 수 있다. 게이트 전극 GE는, MISFET 형성 영역(1A)에 형성되고, 게이트 전극 GE와 반도체층 SM 사이에는, 게이트 절연막 GF용의 절연막이 잔존하고, 이것이 게이트 절연막 GF가 된다. 또한, 게이트 전극 GE 상에는, 게이트 전극 GE와 거의 동일한 평면 형상으로 패터닝된 절연막 CP가 형성되어 있는 상태로 된다. 저항 소자 형성 영역(1B)에서는, 게이트 전극 GE용의 도전막과 그 상의 절연막의 적층막의 전체가 제거된다. 또한, 게이트 절연막 GF용의 절연막 중, 게이트 전극 GE로 덮인 부분 이외는, 게이트 전극 GE용의 도전막의 패터닝 공정에서 행하는 드라이 에칭이나, 혹은 그 드라이 에칭 후에 웨트 에칭을 행함으로써 제거될 수 있다. 이에 의해, 게이트 절연막 GF 및 게이트 전극 GE는, SOI 기판(1)에 있어서, MISFET 형성 영역(1A)에 형성되어 있지만, 저항 소자 형성 영역(1B)에는, 형성되어 있지 않은 상태로 된다.
또한, 이하에서는, MISFET 형성 영역(1A)에 형성된 게이트 절연막 GF와 그 상의 게이트 전극 GE와 그 상의 절연막 CP의 적층체를, 적층체 LM1이라 칭하기로 한다.
다음에, 도 11에 도시된 바와 같이, SOI 기판(1)의 주면 상에, 즉 반도체층 SM의 주면 상에, 적층체 LM1을 덮도록, 절연막 ZM1을 형성한다. 절연막 ZM1은, 예를 들어 산화실리콘막 등을 포함하고, CVD(Chemical Vapor Deposition: 화학적 기상 성장)법 등을 사용하여 형성할 수 있다. 여기에서는, 절연막 ZM1이 단체의 절연막인 경우에 대하여 설명하지만, 다른 형태로서, 절연막 ZM1을, 복수의 절연막을 적층한 적층 절연막으로 할 수도 있다.
다음에, 도 11에 도시된 바와 같이, 절연막 ZM1 상에 포토레지스트 패턴 RP1을 포토리소그래피 기술을 사용하여 형성한다. 포토레지스트 패턴 RP1은, 저항 소자 형성 영역(1B)에 형성되지만, MISFET 형성 영역(1A)에는 형성되지 않는다.
다음에, 절연막 ZM1을 이방성 에칭 기술을 사용하여 에치 백한다. 이 에치 백 공정에 의해, 도 12에 도시된 바와 같이, MISFET 형성 영역(1A)에 있어서, 적층체 LM1의 측벽 상에 절연막 ZM1이 사이드 월 스페이서(측벽 절연막) SW1로서 잔존하고, 저항 소자 형성 영역(1B)에 있어서, 포토레지스트 패턴 RP1 아래에 절연막 ZM1이 절연막 패턴(패터닝된 절연막) ZMP1로서 잔존하고, 그 이외의 절연막 ZM1은 제거된다. 그 후, 도 13에 도시된 바와 같이, 포토레지스트 패턴 RP1을 애싱 등에 의해 제거한다.
이와 같이 하여, MISFET 형성 영역(1A)에 있어서, 적층체 LM1의 측벽 상에 사이드 월 스페이서(측벽 절연막) SW1이 형성되고, 저항 소자 형성 영역(1B)에 있어서, 반도체층 SM 상에 절연막 패턴 ZMP1이 형성된다. 저항 소자 형성 영역(1B)에 있어서, 반도체층 SM은, 절연막 패턴 ZMP1로 덮인 부분과, 절연막 패턴 ZMP1로 덮이지 않는 부분을 갖고 있다.
다음에, 도 14에 도시된 바와 같이, 에피택셜 성장법에 의해, 반도체층(에피택셜층) EP를 형성한다. 반도체층 EP는, 반도체층 SM의 노출면 상에 형성된다. MISFET 형성 영역(1A)에 있어서는, 반도체층 EP는, 반도체층 SMa 중 적층체 LM1 및 사이드 월 스페이서 SW1로 덮이지 않는 부분 상에 형성된다. 즉, MISFET 형성 영역(1A)에 있어서는, 반도체층 EP는, 반도체층 SMa 중, 적층체 LM1과 그 측벽 상에 형성된 사이드 월 스페이서 SW1을 포함하는 구조체의 양측에 위치하는 영역 상에 형성된다. 또한, 저항 소자 형성 영역(1B)에 있어서는, 반도체층 EP는, 반도체층 SMb 중 절연막 패턴 ZMP1로 덮이지 않는 부분 상에 형성된다. 반도체층 EP는, 예를 들어 실리콘(단결정 실리콘)을 포함한다. 상술한 바와 같이, 반도체층 EP는, MISFET 형성 영역(1A)에 형성된 반도체부 EP1a, EP1b와, 저항 소자 형성 영역(1B)에 형성된 반도체부 EP2a, EP2b를 갖고 있다.
다음에, 도 15에 도시된 바와 같이, 사이드 월 스페이서 SW1 및 절연막 패턴 ZMP1을 에칭에 의해 제거한다. 이 에칭 시, 게이트 전극 GE 상의 절연막 CP를 제거할 수도 있다. 또한, 이 에칭에서는, 사이드 월 스페이서 SW1 및 절연막 패턴 ZMP1에 비해, 반도체층 EP, SM 및 게이트 전극 GE가 에칭되기 어려운 조건에서 에칭을 행함으로써, 반도체층 EP, SM 및 게이트 전극 GE가 에칭되는 것을, 억제 또는 방지할 수 있다.
다음에, 도 16에 도시된 바와 같이, MISFET 형성 영역(1A) 및 저항 소자 형성 영역(1B)에 있어서, 반도체층 SM1(EP, SM)에 인(P) 또는 비소(As) 등의 n형 불순물을 이온 주입한다. 이 이온 주입을, 이하에서는 이온 주입 IM1이라 칭하고, 도 16에서는 화살표로 모식적으로 도시하고 있다. 이 이온 주입 IM1에 의해, MISFET 형성 영역(1A)에 있어서는, 반도체층 SM, EP에 있어서의 게이트 전극 GE의 양측의 영역에, n형 불순물이 이온 주입됨으로써, n-형 반도체 영역(익스텐션 영역, LDD 영역) EX가 형성된다. 또한, 이 이온 주입 IM1에서는, 게이트 전극 GE는 마스크(이온 주입 저지 마스크)로서 기능할 수 있기 때문에, MISFET 형성 영역(1A)에 있어서, 반도체층 SM 중 게이트 전극 GE의 바로 아래에 위치하는 영역에는, n형 불순물은 주입되지 않는다. 또한, 이 이온 주입 IM1에서는, 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP, SM의 거의 전체에 n형 불순물이 주입될 수 있다.
다음에, 도 17에 도시된 바와 같이, 게이트 전극 GE의 측벽 상에, 측벽 절연막으로서 사이드 월 스페이서 SW2를 형성한다. 사이드 월 스페이서 SW2는, 예를 들어 SOI 기판(1)의 주면(주면 전체면) 상에, 게이트 전극 GE 및 반도체층 EP를 덮도록, 사이드 월 스페이서 SW2 형성용의 절연막을 형성하고 나서, 그 절연막을 이방성 에칭 기술에 의해 에치 백함으로써, 형성할 수 있다.
사이드 월 스페이서 SW2는, MISFET 형성 영역(1A)에 있어서, 게이트 전극 GE의 측벽 상에 형성된다. 도 17에는, 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP의 측벽 상에 사이드 월 스페이서 SW2가 형성되어 있지 않는 경우가 도시되어 있다.
다른 형태로서, MISFET 형성 영역(1A)에 있어서의 게이트 전극 GE의 측벽 상에 사이드 월 스페이서 SW2를 형성하였을 때, 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP의 측벽 상에 사이드 월 스페이서가 형성되는 경우도 있을 수 있다. 이 경우, 저항 소자 형성 영역(1B)에 있어서 반도체층 EP의 측벽 상에 형성되는 사이드 월 스페이서는, MISFET 형성 영역(1A)에 있어서 게이트 전극 GE의 측벽 상에 형성되는 사이드 월 스페이서 SW2와 동일한 절연체를 포함한다. 그러나, 반도체층 EP의 두께(높이)는, 게이트 전극 GE의 두께(높이)보다도 작기(낮기) 때문에, 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP의 측벽 상에는 사이드 월 스페이서는 형성되기 어렵고, 설령 반도체층 EP의 측벽 상에 사이드 월 스페이서가 형성된 경우라도, 그 치수(두께)는 사이드 월 스페이서 SW2에 비해 작다. 이 때문에, 저항 소자 형성 영역(1B)에 있어서 반도체층 EP의 측벽 상에 사이드 월 스페이서가 형성된 경우에도, 그 후의 에칭 공정(세정 처리 공정을 포함함)에 의해, 저항 소자 형성 영역(1B)에 있어서의 반도체층 EP의 측벽 상의 사이드 월 스페이서는 제거될 수 있다.
다음에, 도 18에 도시된 바와 같이, MISFET 형성 영역(1A) 및 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP, SM에 인(P) 또는 비소(As) 등의 n형 불순물을 이온 주입한다. 이 이온 주입을, 이하에서는 이온 주입 IM2라 칭하고, 도 18에서는 화살표로 모식적으로 도시되어 있다. 이 이온 주입 IM2에 의해, MISFET 형성 영역(1A)에 있어서는, 반도체층 EP와 반도체층 SM에 있어서의 게이트 전극 GE 및 사이드 월 스페이서 SW2의 양측 영역에, n형 불순물이 이온 주입됨으로써, n+형 반도체 영역(소스ㆍ드레인 영역) SD가 형성된다. 또한, 이 이온 주입 IM2에서는, 게이트 전극 GE 및 사이드 월 스페이서 SW2가 마스크(이온 주입 저지 마스크)로서 기능할 수 있기 때문에, MISFET 형성 영역(1A)에 있어서, 반도체층 SM 중 게이트 전극 GE의 바로 아래 및 사이드 월 스페이서 SW2의 바로 아래에 위치하는 영역에는, n형 불순물은 주입되지 않는다. 또한, 이 이온 주입 IM2에서는, 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP, SM의 거의 전체에 n형 불순물이 주입될 수 있다.
MISFET 형성 영역(1A)에 있어서는, 이온 주입 IM1에서는, 반도체층 EP와, 반도체층 SMa에 있어서의 게이트 전극 GE로 덮여 있지 않은 영역에, n형 불순물이 주입되고, 이온 주입 IM2에서는, 반도체층 EP와, 반도체층 SMa에 있어서의 게이트 전극 GE 및 사이드 월 스페이서 SW2로 덮이지 않는 영역에, n형 불순물이 주입된다. 이온 주입 IM2의 도우즈량은, 이온 주입 IM1의 도우즈량보다도 커서, n+형 반도체 영역 SD는, n-형 반도체 영역 EX보다도, n형 불순물 농도가 높다. 또한, 이온 주입 IM2의 도우즈량은, 이온 주입 IM1의 도우즈량보다도 크기 때문에, 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP, SM의 불순물 농도(n형 불순물 농도)는, 주로 이온 주입 IM2에 의해 규정된다. 저항 소자 형성 영역(1B)에 있어서의 반도체층 EP, SM(즉 반도체부 EP2a, EP2a 및 반도체층 SMa)의 불순물 농도(n형 불순물 농도)는, MISFET 형성 영역(1A)에 있어서의 n+형 반도체 영역 SD의 불순물 농도(n형 불순물 농도)와, 실질적으로는 동일해진다. n-형 반도체 영역 EX 및 n+형 반도체 영역 SD에 의해, MISFET의 소스 또는 드레인용의 반도체 영역(LDD(Lightly Doped Drain) 구조의 반도체 영역)이 형성된다.
다음에, 필요에 따라서, 지금까지 도입된 불순물을 활성화하기 위한 열처리인 활성화 어닐을 행한다.
다음에, 도 19에 도시된 바와 같이, SOI 기판(1)의 주면 상에, MISFET 형성 영역(1A)에 있어서는 게이트 전극 GE, 사이드 월 스페이서 SW2 및 n+형 반도체 영역 SD를 덮도록, 저항 소자 형성 영역(1B)에 있어서는 반도체층 EP, SM을 덮도록, 절연막 ZM2를 형성한다. 절연막 ZM2는, 예를 들어 산화실리콘막 등을 포함하고, CVD법 등을 사용하여 형성할 수 있다.
다음에, 도 19에 도시된 바와 같이, 절연막 ZM2 상에 포토레지스트 패턴 RP2를 포토리소그래피 기술을 사용하여 형성한다. 포토레지스트 패턴 RP2는, 주로 저항 소자 형성 영역(1B)에 형성된다.
다음에, 포토레지스트 패턴 RP2를 에칭 마스크로서 사용하여, 절연막 ZM2를 에칭한다. 이 에칭 공정에 의해, 포토레지스트 패턴 RP2 아래에 절연막 ZM2가 절연막 패턴(패터닝된 절연막) ZMP2로서 잔존하고, 그 이외의 절연막 ZM2는 에칭되어 제거된다. 그 후, 포토레지스트 패턴 RP2를 애싱 등에 의해 제거하고, 도 20에는, 이 단계가 도시되어 있다. 이와 같이 하여, 저항 소자 형성 영역(1B)에 있어서, 반도체층 EP, SM 상에 절연막 패턴 ZMP2가 형성된다. 저항 소자 형성 영역(1B)에 있어서, 반도체층 SMa 중, 반도체층 EP로 덮여 있지 않은 영역(상기 영역 RG2에 대응)은, 절연막 패턴 ZMP2로 덮여 있는 것이 바람직하다. 또한, 저항 소자 형성 영역(1B)에 있어서, 절연막 패턴 ZMP2는, 반도체층 EP(반도체부 EP2a, EP2a)의 일부 상에 올라앉고 있어, 반도체층 EP 반도체부 EP2a, EP2a의 상면의 일부는, 절연막 패턴 ZMP2로 덮여 있다.
다음에, 도 21에 도시된 바와 같이, 살리사이드(Salicide: Self Aligned Silicide) 기술에 의해, 금속 실리사이드층(금속 화합물층) MS를 형성한다. MISFET 형성 영역(1A)에 있어서는, 금속 실리사이드층 MS는, n+형 반도체 영역 SD의 표면(상층부), 즉 반도체층 EP의 표면(상층부)과, 게이트 전극 GE의 표면(상층부)에, 형성된다. 또한, 저항 소자 형성 영역(1B)에 있어서는, 금속 실리사이드층 MS는, 반도체층 EP(반도체부 EP2a, EP2a)의 표면 중, 절연막 패턴 ZMP2로 덮여 있지 않은 부분에 형성된다. 저항 소자 형성 영역(1B)에 있어서, 반도체층 SM의 표면에는, 금속 실리사이드층 MS는 형성되지 않는다.
금속 실리사이드층 MS 형성 공정은, 예를 들어 다음과 같이 하여 행할 수 있다. 즉, 먼저, SOI 기판(1)의 주면 상에, SOI 기판(1)의 주면 상에, MISFET 형성 영역(1A)에 있어서는 게이트 전극 GE, 사이드 월 스페이서 SW2 및 n+형 반도체 영역 SD를 덮도록, 저항 소자 형성 영역(1B)에 있어서는 반도체층 EP, SM 및 절연막 패턴 ZMP2를 덮도록, 금속막(금속 실리사이드층 MS 형성용의 금속막)을 형성한다. 이 금속막은, 예를 들어 코발트막, 니켈막 또는 니켈 백금 합금막을 포함한다. 그것으로부터, 열처리를 행함으로써, 그 금속막을, MISFET 형성 영역(1A)에 있어서는 게이트 전극 GE 및 n+형 반도체 영역 SD와 반응시키고, 저항 소자 형성 영역(1B)에 있어서는 반도체층 EP(반도체부 EP2a, EP2a)와 반응시킨다. 이에 의해, 금속(금속막)과 반도체(게이트 전극 GE, n+형 반도체 영역 SD, 반도체층 EP)의 반응층(화합물층)인 금속 실리사이드층 MS가 형성된다. 그 후, 미반응의 금속막은 제거한다. 도 21에는, 이 단계가 도시되어 있다. 상기 금속막(금속 실리사이드층 MS 형성용의 금속막)이 니켈막인 경우에는, 금속 실리사이드층 MS는, 니켈 실리사이드층이며, 상기 금속막이 니켈 백금 합금막인 경우에는, 금속 실리사이드층 MS는, 니켈 백금 실리사이드층이다.
저항 소자 형성 영역(1B)에 있어서, 반도체층 EP(반도체부 EP2a, EP2a)의 표면 중, 절연막 패턴 ZMP2로 덮여 있지 않은 부분에는, 금속 실리사이드층 MS가 형성되지만, 절연막 패턴 ZMP2로 덮여 있는 부분에는, 금속 실리사이드층 MS는 형성되지 않는다. 또한, 저항 소자 형성 영역(1B)에 있어서, 반도체층 SMb 중, 반도체층 EP로 덮여 있지 않은 부분은, 절연막 패턴 ZMP2로 덮여 있다. 이 때문에, 저항 소자 형성 영역(1B)에 있어서, 반도체층 SMb의 표면에는, 금속 실리사이드층 MS는 형성되지 않는다. 절연막 패턴 ZMP2는, 금속 실리사이드층 MS의 형성을 방지하는 실리사이드 블록층으로서 기능할 수 있다.
이와 같이 하여, MISFET 형성 영역(1A)에 MISFET(2)가 형성되고, 저항 소자 형성 영역(1B)에 저항 소자(3)가 형성된다.
다음에, 도 22에 도시된 바와 같이, SOI 기판(1)의 주면 상에, 게이트 전극 GE, 반도체층 EP, SM, 사이드 월 스페이서 SW2 및 금속 실리사이드층 MS를 덮도록, 층간 절연막으로서 절연막(층간 절연막) L1을 형성한다.
절연막 L1은, 예를 들어 질화실리콘막과 그 질화실리콘막 상의 산화실리콘막(질화실리콘막보다도 두꺼운 산화실리콘막)의 적층막, 혹은, 산화실리콘막의 단체막 등을 사용할 수 있다. 절연막 L1의 형성 후, 필요에 따라서, 절연막 L1의 상면을 CMP법으로 연마하거나 하여 절연막 L1의 상면의 평탄성을 높일 수도 있다.
다음에, 도 23에 도시된 바와 같이, 절연막 L1 상에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로서 사용하여, 절연막 L1을 에칭(바람직하게는 드라이 에칭)함으로써, 절연막 L1에 콘택트 홀(관통 구멍, 구멍) CT를 형성한다. 콘택트 홀 CT는, 절연막 L1을 관통하도록 형성된다. MISFET 형성 영역(1A)에 있어서, 콘택트 홀 CT는, 게이트 전극 GE 상이나 n+형 반도체 영역 SD 상에 형성된다. 또한, 저항 소자 형성 영역(1B)에 있어서, 콘택트 홀 CT는, 반도체층 EP(반도체부 EP2a, EP2a) 상에 형성된다. 콘택트 홀 CT 형성 공정에서는, 절연막 L1에 비해 금속 실리사이드층 MS 및 반도체층 EP, SM이 에칭되기 어려운 조건에서, 에칭을 행하는 것이 바람직하다.
다음에, 도 24에 도시된 바와 같이, 콘택트 홀 CT 내에, 접속용의 도전체부로서, 텅스텐(W) 등을 포함하는 도전성의 플러그 PG를 형성한다. 플러그 PG는, 다음과 같이 하여 형성할 수 있다.
플러그 PG를 형성하기 위해서는, 먼저, 콘택트 홀 CT의 내부(저부 및 측벽상)를 포함하는 절연막 L1 상에, 스퍼터링법 또는 플라스마 CVD법 등에 의해 배리어 도체막(예를 들어 티타늄막, 질화티타늄막, 혹은 그들의 적층막)을 형성한다. 그것으로부터, 텅스텐막 등을 포함하는 주도체막을, CVD법 등에 의해 배리어 도체막 상에 콘택트 홀 CT를 매립하도록 형성한다. 그 후, 콘택트 홀 CT의 외부(절연막 L1 상)의 불필요한 주도체막 및 배리어 도체막을 CMP법 또는 에치 백법 등에 의해 제거한다. 이에 의해, 절연막 L1의 상면이 노출되고, 콘택트 홀 CT 내에 매립되어 잔존하는 배리어 도체막 및 주도체막에 의해, 플러그 PG가 형성된다.
다음에, 도 25에 도시된 바와 같이, 플러그 PG가 매립된 절연막 L1 상에, 배선 형성용의 절연막 L2를 형성한다. 절연막 L2는, 단체막(단체 절연막) 또는 적층막(적층 절연막)으로 할 수 있다.
다음에, 도 25에 도시된 바와 같이, 제1층째의 배선인 배선 M1을 싱글 다마신법을 사용하여 형성한다. 구체적으로는, 먼저, 포토레지스트 패턴(도시하지 않음)을 마스크로 한 드라이 에칭에 의해 절연막 L2의 소정의 영역에 배선 홈(배선 M1을 매립하기 위한 홈)을 형성한 후, SOI 기판(1)의 주면 상(즉 배선 홈의 저부 및 측벽 상을 포함하는 절연막 L2 상)에 배리어 도체막(배리어 금속막)을 형성한다. 배리어 도체막은, 예를 들어 질화티타늄막, 탄탈막 또는 질화탄탈막 등을 사용할 수 있다. 계속해서, CVD법 또는 스퍼터링법 등에 의해 배리어 도체막 상에 구리의 시드층을 형성하고, 또한 전해 도금법 등을 사용하여 시드층 상에 구리 도금막(주도체막)을 형성한다. 구리 도금막에 의해 배선 홈의 내부를 매립한다. 그것으로부터, 배선 홈 이외의 영역의 구리 도금막, 시드층 및 배리어 금속막을 CMP법에 의해 제거하여, 배선 홈 내에, 구리를 주도전 재료로 하는 제1층째의 배선 M1을 형성한다.
그 후, 듀얼 다마신법 등에 의해 2층째 이후의 배선을 형성하지만, 여기에서는 도시 및 그 설명은 생략한다. 또한, 배선 M1 및 그것보다도 상층의 배선은, 다마신 배선에 한정되지 않고, 배선용의 도전체막을 패터닝하여 형성할 수도 있고, 예를 들어 텅스텐 배선 또는 알루미늄 배선 등으로 할 수도 있다.
이상과 같이 하여, 본 실시 형태의 반도체 장치가 제조된다.
<검토예에 대하여>
도 26은 본 발명자가 검토한 검토예의 반도체 장치의 주요부 단면도이며, 도 26에는, 저항 소자(103)가 형성된 영역의 단면도가 도시되어 있다.
도 26에 도시된 바와 같이, 검토예의 반도체 장치에 있어서는, 소자 분리 영역 ST 상에 저항 소자(103)가 형성되어 있다. 저항 소자(103)의 양단부의 표면에는, 각각 금속 실리사이드층 MS가 형성되어 있다. 층간 절연막인 절연막 L1은, 저항 소자(103)를 덮고 있고, 플러그 PG102a, PG102b는, 저항 소자(103)의 양단부의 표면의 금속 실리사이드층 MS에 접속되어 있다. 저항 소자(103)는, 폴리실리콘을 포함하고, 게이트 전극(상기 게이트 전극 GE에 대응)과 동일층의 폴리실리콘막에 의해 형성할 수 있다. 즉, 공통의 폴리실리콘막을 패터닝함으로써, 게이트 전극과 저항 소자(103)를 형성할 수 있다.
도 26의 검토예의 경우, 공통의 폴리실리콘막을 패터닝함으로써, 게이트 전극과 저항 소자(103)를 형성할 수 있지만, 필연적으로, 저항 소자(103)의 두께는, 게이트 전극의 두께와 동일해진다. 예를 들어, 게이트 전극의 두께가 100㎚인 경우에는, 저항 소자(103)를 구성하는 폴리실리콘막의 두께도 100㎚가 된다. 게이트 전극의 두께는, MISFET의 특성 등을 고려하여 설계된다. 그 때문에, 저항 소자(103)에 요구되는 특성을 고려하여 게이트 전극의 두께(즉, 저항 소자(103)의 두께)를 설정하는 것이 어렵다. 예를 들어, 저항 소자(103)의 두께를 얇게 하면, 저항 소자(103)의 저항값은 커지지만, 저항 소자(103)의 두께를 얇게 해 버리면, 게이트 전극의 두께도 얇아져 버리기 때문에, 저항 소자(103)의 두께를 얇게 함으로써 저항 소자(103)의 저항값을 크게 하는 것은 곤란하다.
이 때문에, 도 26의 검토예의 경우, 저항 소자(103)의 저항값을 크게 하기 위해서는, 저항 소자(103)를 구성하는 폴리실리콘막 중의 불순물 농도를 작게 하는 것이 유효하다. 저항 소자(103)를 구성하는 폴리실리콘막 중의 불순물 농도를 작게 하면, 저항 소자(103)의 저항률이 커지기 때문에, 저항 소자(103)의 저항값을 크게 할 수 있다. 이 때문에, 저항 소자(103)를 구성하는 폴리실리콘막 중의 불순물 농도를 작게 함으로써, 저항 소자(103)의 두께를 얇게 하지 않더라도, 저항 소자(103)의 저항값을 크게 하는 것이 가능해진다.
그러나, 저항 소자(103)를 구성하는 폴리실리콘막 중의 불순물 농도를 작게 한 경우에는, 저항 소자(103)의 저항의 온도 계수(저항 온도 계수)가 커진다는 불이익이 발생해 버린다. 여기서, 저항 온도 계수란, 저항이 온도 1℃당 어느 정도의 비율로 변화하는지를 나타내는 계수에 대응하고 있다. 저항 소자(103)의 저항 온도 계수가 커지면, 저항 소자(103)의 저항값의 온도 의존성이 커져, 반도체 장치의 환경 온도의 변화나, 발열 등에 의한 반도체 장치의 온도 변화 등에 기인하여 저항 소자(103)의 저항값이 상당히 변화되어 버려, 저항 소자(103)를 이용하고 있는 회로의 특성이 변화되어 버릴 우려가 있다. 이것은, 반도체 장치의 신뢰성을 저하시키는 요인이 될 수 있다.
또한, MISFET의 소스ㆍ드레인 영역(n+형 반도체 영역 SD)을 형성하기 위한 이온 주입 공정에서, 저항 소자(103)를 구성하는 폴리실리콘막 중에 불순물을 도입 한 경우에는, 저항 소자(103)를 구성하는 폴리실리콘막 중의 불순물 농도는 상당히 높아진다. 이 경우, 저항 소자(103)의 저항 온도 계수의 상승은 억제되는 반면, 저항 소자(103)의 저항률이 작아지기 때문에, 저항 소자(103)의 저항을 크게 하기 어려워진다. 이 때문에, 저항 소자(103)를 구성하는 폴리실리콘막의 불순물 농도를, 소스ㆍ드레인 영역(n+형 반도체 영역 SD)보다도 낮게 하고자 하면, 저항 소자(103)를 구성하는 폴리실리콘막 중에 불순물을 이온 주입하는 공정이, 소스ㆍ드레인 영역 형성용의 이온 주입 공정과는 별도로 필요로 되기 때문에, 반도체 장치의 제조 공정수의 증가를 초래하여, 반도체 장치의 제조 비용을 증가시켜 버린다.
또한, 저항 소자(103)를 구성하는 폴리실리콘막 중의 불순물 농도를 작게 하지 않고, 또한, 저항 소자(103)의 두께를 얇게 하지 않고, 저항 소자(103)의 저항값을 크게 하고자 하면, 저항 소자(103)의 길이(전류가 흐르는 방향을 따른 길이)를 크게 할 필요가 있다. 이것은, 반도체 장치에 있어서, 저항 소자(103)를 배치하는 데 요하는 면적의 증대를 초래하기 때문에, 반도체 장치의 소형화(소면적화)의 점에서, 불리해진다.
<주요한 특징과 효과에 대하여>
본 실시 형태의 주요한 특징 중 1개는, SOI 기판을 구성하는 반도체층 SM과, 반도체층 SM 상에 형성한 에피택셜 반도체층(반도체층 EP)에 의해, 저항 소자(3)를 형성한 것이다.
구체적으로는, 도 2 내지 도 5에 도시한 바와 같이, 저항 소자 형성 영역(1B)에 위치하는 반도체층 SM인 반도체층 SMb와, 반도체층 SMb 상에 형성된 반도체층 EP(에피택셜 반도체층)에 의해, 저항 소자(3)가 형성되어 있다. 반도체층 EP는, 반도체층 SMb 상에 서로 이격하여 형성된 2개의 반도체부 EP2a, EP2b를 갖고 있다. 반도체층 SMb는, 그 위에 반도체부 EP2a가 형성된 영역 RG1a(제1 접속부)와, 그 위에 반도체부 EP2b가 형성된 영역 RG1b(제2 접속부)와, 영역 RG1a와 영역 RG1b 사이에 위치하고, 그 위에 반도체층 EP가 형성되어 있지 않은 영역 RG2(소자부)를 갖고 있다.
본 실시 형태에서는, 저항 소자(3)를 구성하는 반도체층 SMb는, 그 위에 반도체층 EP가 형성되어 있지 않은 영역 RG2를 갖고 있고, 이 영역 RG2에 의해, 저항 소자(3)의 저항값을 크게 할 수 있다. 즉, 영역 RG2에 위치하는 반도체층 SMb 상에는 반도체층 EP가 형성되어 있지 않아, 영역 RG2에 있어서의 저항 소자(3)의 두께가 각 영역 RG1a, RG1b에 있어서의 저항 소자(3)의 두께보다도 얇다. 이에 의해, 이 영역 RG2에 의해 저항 소자(3)의 저항값을 벌 수 있다. 구체적으로는, 반도체층 SMb의 두께 T1(도 2 참조)은, 게이트 전극 GE의 두께보다도 얇고, 바람직하게는 30㎚ 이하(T1≤30㎚)이다. 영역 RG2에 위치하고, 또한, 그 두께 T1이 얇은(작은) 반도체층 SMb를 저항 소자(3)의 전류 경로로 함으로써 저항 소자(3)의 저항값을 벌 수 있고, 이 결과, 저항 소자(3)를 구성하는 반도체층 SMb(특히 영역 RG2에 위치하는 부분)의 불순물 농도를 높게 하였다고 해도, 이 저항 소자(3)의 저항 온도 계수의 상승을 억제하면서, 저항 소자(3)의 저항값을 크게 할 수 있다. 반도체층 SMb의 영역 RG2의 불순물 농도를 높고 하였다고 해도, 저항 소자(3)의 저항값을 크게 할 수 있기 때문에, 저항 소자(3)의 저항 온도 계수를 억제할 수 있다. 이에 의해, 반도체 장치의 환경 온도의 변화나, 발열 등에 의한 반도체 장치의 온도 변화 등에 기인하여, 저항 소자(3)의 저항값이 변화되는 것을 억제할 수 있기 때문에, 저항 소자(3)를 이용하고 있는 회로의 특성이 변화되어 버리는 것을 억제 또는 방지할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 두께 T1이 얇은 반도체층 SMb의 영역 RG2가, 저항 소자(3)의 저항값을 벎으로써, 요구되는 저항값을 확보하는 데 필요한 저항 소자(3)의 길이(전류가 흐르는 방향을 따른 길이)를 억제할 수 있다. 이에 의해, 반도체 장치에 있어서, 저항 소자(3)를 배치하는 데 요하는 면적을 억제할 수 있기 때문에, 반도체 장치의 소형화(소면적화)에 유리해진다.
각 반도체부 EP2a, EP2b 및 반도체층 SMb의 불순물 농도(특히 반도체층 SMb의 영역 RG2의 불순물 농도)는, 1×1021/㎤ 이상인 것이 바람직하다. 이에 의해, 저항 소자(3)의 저항 온도 계수의 상승을 적확하게 억제할 수 있다. 또한, 본 실시 형태의 불순물 농도는, 예를 들어 n형 불순물 농도이다.
예를 들어, 저항 소자를 구성하는 실리콘 영역 중의 불순물 농도가 1×1019/㎤ 내지 1×1020/㎤ 정도인 경우에는, 그 저항 소자의 저항 온도 계수는 1000ppm/℃ 이상이 되어, 100℃의 온도 변화에 의해, 저항값은 10％ 이상 변화되어 버린다. 이 때문에, 반도체층 SMb의 영역 RG2의 불순물 농도를, 바람직하게는 1×1021/㎤ 이상으로 함으로써, 저항 소자(3)의 저항값 변화율을 작게 할 수 있고, 이 결과, 저항 소자(3)의 저항값의 온도 의존성을 효과적으로 낮게 할 수 있다. 예를 들어, 저항 소자(3)의 저항 온도 계수를, 100ppm/℃ 이하로 할 수 있다.
또한, MISFET의 소스ㆍ드레인 영역(n+형 반도체 영역 SD)을 형성하기 위한 이온 주입 공정(상기 이온 주입 IM2에 대응)에서, 각 반도체부 EP2a, EP2b 및 반도체층 SMb에도 불순물을 이온 주입할 수 있다. 이에 의해, 각 반도체부 EP2a, EP2b 및 반도체층 SMb의 불순물 농도(특히 반도체층 SMb의 영역 RG2의 불순물 농도)를, MISFET의 소스ㆍ드레인 영역(n+형 반도체 영역 SD)의 불순물 농도(본 실시 형태에서는, n형 불순물 농도)와 동일 정도로 할 수 있고, 예를 들어 1×1021/㎤ 이상으로 할 수 있다. 이에 의해, 반도체층 SMb의 영역 RG2의 불순물 농도를 높여, 저항 소자(3)의 저항 온도 계수의 상승을 억제할 수 있음과 함께, 반도체층 SMb의 영역 RG2에 불순물을 이온 주입하는 공정과, 소스ㆍ드레인 영역(n+형 반도체 영역 SD)을 형성하기 위한 이온 주입 공정을 공통화할 수 있어, 반도체 장치의 제조 공정수를 억제할 수 있다. 이 때문에, 반도체 장치의 제조 비용을 억제할 수 있다.
또한, SOI 기판(1)의 반도체층 SM을 사용하여, MISFET(2)와 저항 소자(3)를 형성하고 있고, MISFET(2)의 채널 영역은, 게이트 전극 GE의 바로 아래에 위치하는 반도체층 SMa에 형성된다. 이 때문에, 반도체층 SMb의 영역 RG2의 두께 T1은, MISFET의 게이트 전극 GE의 바로 아래에 위치하는 반도체층 SMa의 두께와 동일 정도가 된다. 반도체층 SMa 및 반도체층 SMb의 각각의 두께는, 30㎚ 이하가 바람직하고, 3㎚ 내지 30㎚가 적합하다.
또한, 상기 도 7과 같이, 저항 소자(3)가 바이어스 전류 생성부(4)에서 사용되는 경우, 저항 소자(3)의 저항값으로서, 상당히 큰 저항값이 요구되는 경우가 있다. 예를 들어, 2kΩ 이상의 시트 저항이, 저항 소자(3)로서 요구되는 경우가 있다. 또한, 저항 소자(3)가 바이어스 전류 생성부(4)에서 사용되는 경우, 저항 소자(3)의 저항 온도 계수가 작을 것이 요구되는 경우가 있다. 본 실시 형태에서는, 영역 RG2에 위치하고, 또한, 그 위에 반도체층 EP가 형성되지 않는 반도체층 SMb가 저항 소자(3)의 전류 경로가 됨으로써, 반도체층 SMb(특히 영역 RG2에 위치하는 부분)의 불순물 농도를 높게 해도, 저항 소자(3)의 저항값을 크게 할 수 있다. 이 때문에, 저항 소자(3)의 저항값 변화율을 작게 하면서, 저항 소자(3)의 저항값을 크게 할 수 있기 때문에, 저항 소자(3)를 바이어스 전류 생성부(4)에서 사용한 경우에 있어서도, 반도체 장치의 신뢰성을 적확하게 향상시킬 수 있음과 함께, 저항 소자(3)를 배치하는 데 요하는 면적을 억제하여, 반도체 장치의 소형화(소면적화)를 도모할 수 있다. 예를 들어, 저항 소자(3)로서 2kΩ 이상의 시트 저항이 요구되는 경우에도, 저항 소자(3)를 배치하는 데 요하는 면적을 억제하여, 반도체 장치의 소형화(소면적화)를 도모할 수 있다.
여기서, 본 실시 형태와는 달리, 반도체층 SMb 상에 반도체층 EP(반도체부 EP2a, EP2b)를 형성하지 않은 경우를 가정한다. 이 경우에는, 플러그 PG2a, PG2b는, 반도체부 EP2a, EP2b가 아니라, 반도체층 SMb에 접속되게 된다. 그러나, 이 경우에는, 콘택트 홀 CT를 형성할 때, 반도체층 SMb의 두께가 얇기 때문에, 콘택트 홀 CT2a, CT2b가 반도체층 SMb를 꿰뚫고 나가(관통해) 버릴 것이 염려된다. 콘택트 홀 CT2a, CT2b가 반도체층 SMb를 꿰뚫고 나가 버리면, 콘택트 홀 CT2a, CT2b의 저부에서 절연층 BX가 노출되고, 노출된 절연층 BX도 에칭됨으로써, 콘택트 홀 CT2a, CT2b가 절연층 BX를 관통할 가능성이 있다. 왜냐하면, 콘택트 홀 CT를 형성할 때는, 반도체층 SM에 비해 절연막 L1이 에칭되기 쉬운 조건에서 에칭을 행하기 때문에, 만약 콘택트 홀 CT의 저부에서 절연층 BX가 노출되는 개소가 발생하면, 노출된 절연층 BX는 에칭되기 쉽기 때문에, 콘택트 홀 CT가 절연층 BX를 관통할 가능성이 발생하기 때문이다. 콘택트 홀 CT2a, CT2b가 절연층 BX를 관통해 버리면, 플러그 PG2a, PG2b가 절연층 BX를 관통하여 반도체 기판 SB에 접속되게 된다. 이 때문에, 콘택트 홀 CT2a, CT2b가 절연층 BX에 도달하는 것은, 방지할 필요가 있다.
그것에 반해, 본 실시 형태에서는, 반도체층 SMb의 영역 RG1a 상에 반도체부 EP2a가 형성되고, 반도체층 SMb의 영역 RG1b 상에 반도체부 EP2b가 형성되어 있고, 플러그 PG2a는, 반도체부 EP2a 상에 배치되어 반도체부 EP2a와 전기적으로 접속되고, 플러그 PG2b는, 반도체부 EP2b 상에 배치되어 반도체부 EP2b와 전기적으로 접속되어 있다. 이 때문에, 콘택트 홀 CT를 형성할 때, 콘택트 홀 CT2a, CT2b가 반도체층 EP, SMb를 꿰뚫고 나가(관통해) 버리는 것을 적확하게 방지할 수 있다. 즉, 콘택트 홀 CT2a는 반도체부 EP2a 상에 형성되기 때문에, 콘택트 홀 CT2a가 절연층 BX에 도달하기 위해서는, 반도체부 EP2a와 반도체층 SMb의 양쪽을 관통해야만 하기 때문에, 반도체부 EP2a가 존재하고 있는 만큼, 콘택트 홀 CT2a가 절연층 BX에 도달하는 것은 곤란해진다. 또한, 콘택트 홀 CT2b는 반도체부 EP2b 상에 형성되기 때문에, 콘택트 홀 CT2b가 절연층 BX에 도달하기 위해서는, 반도체부 EP2b와 반도체층 SMb의 양쪽을 관통해야만 하기 때문에, 반도체부 EP2b가 존재하고 있는 만큼, 콘택트 홀 CT2b가 절연층 BX에 도달하는 것은 곤란해진다. 이 때문에, 콘택트 홀 CT를 형성할 때, 콘택트 홀 CT2a, CT2b가 절연층 BX에 도달해 버리는 것을 방지할 수 있다. 따라서, 콘택트 홀 CT2a, CT2b가 절연층 BX를 관통하는 것을 적확하게 방지할 수 있고, 그 때문에, 플러그 PG2a, PG2b가 절연층 BX를 관통하여 반도체 기판 SB에 접속되는 것을 적확하게 방지할 수 있다. 이에 의해, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 수율을 향상시킬 수 있다.
또한, 본 실시 형태와는 달리, 반도체층 SMb 상에 반도체층 EP(반도체부 EP2a, EP2b)를 형성하지 않은 경우에는, 반도체층 SMb에 금속 실리사이드층 MS가 형성되게 되지만, 반도체층 SMb의 두께가 얇음으로써, 금속 실리사이드층 MS를 용이하게 형성할 수 없게 될 우려가 있다.
그것에 반해, 본 실시 형태에서는, 도 2 내지 도 5에 도시한 바와 같이, 반도체층 SMb 상에 반도체부 EP2a, EP2b가 형성되고, 각 반도체부 EP2a, EP2b의 표면(상층부)에 금속 실리사이드층 MS가 형성되어 있다. 이 때문에, 저항 소자 형성 영역(1B)에 있어서, 반도체부 EP2a, EP2b가 존재하는 만큼, 금속 실리사이드층 MS를 형성하는 데 사용되는 반도체 영역(여기서는 반도체층 EP 및 반도체층 SMb)의 두께를 두껍게 할 수 있기 때문에, 금속 실리사이드층 MS를 적확하게 형성할 수 있다.
반도체층 SMb 상에 형성된 반도체층 EP(반도체부 EP2a, EP2b)의 두께는, 예를 들어 20㎚ 내지 60㎚ 정도로 할 수 있다.
또한, 저항 소자(3)를 구성하는 반도체부 EP2a, EP2b는, MISFET(2)의 소스ㆍ드레인 영역(n+형 반도체 영역 SD)을 구성하는 반도체층 EP(반도체부 EP1a, EP1b)와, 동일 공정에서 에피택셜 성장법에 의해 형성할 수 있다. 이 때문에, 반도체부 EP2a, EP2b를 형성하기 위해 에피택셜 성장 공정을 추가할 필요는 없다. 저항 소자 형성 영역(1B)에 반도체부 EP2a, EP2b를 형성하는 에피택셜 성장 공정과, MISFET 형성 영역(1A)에 반도체층 EP를 형성하는 에피택셜 성장 공정을, 공통화할 수 있어, 반도체 장치의 제조 공정수를 억제할 수 있다. 이 때문에, 반도체 장치의 제조 비용을 억제할 수 있다.
또한, 본 실시 형태에서는, 각 반도체부 EP2a, EP2b의 각각의 표면(상층부)에 금속 실리사이드층 MS를 형성하고, 각 플러그 PG2a, PG2b를 금속 실리사이드층 MS에 접속하고 있다. 이에 의해, 금속 실리사이드층 MS를 형성하지 않고, 각 플러그 PG2a, PG2b를 반도체부 EP2a, EP2b에 직접적으로 접속한 경우에 비해, 각 플러그 PG2a, PG2b의 접속 저항을 저감할 수 있다.
또한, 반도체부 EP2a의 상면에 있어서, 금속 실리사이드층 MS는, 반도체부 EP2a의 변 H1로부터 소정의 거리(예를 들어 10㎚ 이상), 이격되어 있는 것이 바람직하다. 마찬가지로, 반도체부 EP2b의 상면에 있어서, 금속 실리사이드층 MS는, 반도체부 EP2b의 변 H2로부터 소정의 거리(예를 들어 10㎚ 이상), 이격되어 있는 것이 바람직하다. 이에 의해, 절연막 ZM2를 패터닝하여 절연막 패턴 ZMP2를 형성할 때, 포토마스크의 위치 정렬의 어긋남 등이 다소, 발생하였다고 해도, 영역 RG2에 위치하는 반도체층 SMb의 표면에 금속 실리사이드층 MS가 형성되어 버리는 것을 방지할 수 있다. 이에 의해, 포토마스크의 위치 정렬의 어긋남에 대한 마진을 확보할 수 있으므로, 반도체 장치의 제조 공정을 행하기 쉬워져, 공정 관리가 용이해진다.
또한, 반도체부 EP2a의 상면의 변 H1은, 반도체부 EP2b에 대향하는 측의 변에 대응하고, 또한, 반도체부 EP2b의 상면의 변 H2는, 반도체부 EP2a에 대향하는 측의 변에 대응하고 있다.
<변형예>
다음에, 본 실시 형태의 반도체 장치의 변형예에 대하여 설명한다.
도 27은 본 실시 형태의 제1 변형예의 반도체 장치의 주요부 단면도이다. 도 27에는, 상기 도 6에 상당하는 단면(MISFET 형성 영역(1A)의 단면)과, 상기 도 2에 상당하는 단면(저항 소자 형성 영역(1B)의 단면)이 도시되어 있다.
도 27(제1 변형예)의 경우에는, MISFET 형성 영역(1A)에 있어서, 반도체 기판 SB에 p형 반도체 영역(p형 웰) PW1을 형성하고 있다. p형 반도체 영역 PW1의 불순물 농도(p형 불순물 농도)는, 반도체 기판 SB의 불순물 농도(p형 불순물 농도)보다도 높다. p형 반도체 영역 PW1은, 절연층 BX와 인접하고 있다(접하고 있다). p형 반도체 영역 PW1은, 반도체층 SMa의 하방에 있고, p형 반도체 영역 PW1과 반도체층 SMa 사이에 절연층 BX가 개재되어 있다. p형 반도체 영역 PW1에 소정의 전위를 공급함으로써, MISFET(2)의 역치 전압을 제어할 수 있다.
반도체 기판 SB에 있어서, p형 반도체 영역 PW1 아래에, p형 반도체 영역 PW1에 인접하도록, n형 반도체 영역 NW1이 형성되어 있다. 또한, 반도체 기판 SB에 있어서, 소자 분리 영역 ST 아래에 n형 반도체 영역 NW2가 형성되어 있고, p형 반도체 영역 PW1의 측면은, 소자 분리 영역 ST와 n형 반도체 영역 NW2로 둘러싸여 있다. 이에 의해, p형 반도체 영역 PW1은, 절연층 BX와 소자 분리 영역 ST와 n형 반도체 영역 NW1, NW2로 둘러싸인 상태로 되기 때문에, MISFET 형성 영역(1A)의 p형 반도체 영역 PW1과, 저항 소자 형성 영역(1B)의 반도체 기판 SB를 전기적으로 분리할 수 있다.
도 27(제1 변형예)의 경우에는, 저항 소자 형성 영역(1B)에 있어서는, 반도체 기판 SB에 p형 반도체 영역 PW1에 상당하는 것은, 형성하고 있지 않다. 이 때문에, 저항 소자 형성 영역(1B)의 반도체 기판 SB에 있어서는, 절연층 BX에 인접하는 영역의 불순물 농도(p형 불순물 농도)는 낮고, 예를 들어 1×1016/㎤ 미만으로 할 수 있다. 저항 소자 형성 영역(1B)의 반도체 기판 SB에 있어서는, 절연층 BX에 인접하는 영역의 불순물 농도(p형 불순물 농도)를 낮게 함으로써, 저항 소자 형성 영역(1B)에 있어서, 반도체층 SMb와 반도체 기판 SB 사이에 형성될 수 있는 기생 용량을 억제할 수 있다.
도 28은 본 실시 형태의 제2 변형예의 반도체 장치의 주요부 단면도이며, 상기 도 27에 대응하는 것이다.
도 28(제2 변형예)의 경우에는, 저항 소자 형성 영역(1B)에 있어서, 반도체 기판 SB에 p형 반도체 영역(p형 웰) PW2를 형성하고 있다. p형 반도체 영역 PW2의 불순물 농도(p형 불순물 농도)는, 반도체 기판 SB의 불순물 농도(p형 불순물 농도)보다도 높다. p형 반도체 영역 PW2는, 절연층 BX와 인접하고 있다(접하고 있다). p형 반도체 영역 PW2는, 반도체층 SMb의 하방에 있고, p형 반도체 영역 PW2와 반도체층 SMb 사이에 절연층 BX가 개재되어 있다. p형 반도체 영역 PW2의 불순물 농도(p형 불순물 농도)는, 예를 들어 1×1016/㎤ 내지 1×1018/㎤ 정도로 할 수 있다. p형 반도체 영역 PW2의 불순물 농도(p형 불순물 농도)와 p형 반도체 영역 PW1의 불순물 농도(p형 불순물 농도)를 동일하게 할 수도 있고, 그 경우에는, p형 반도체 영역 PW2와 p형 반도체 영역 PW1을 동일한 이온 주입 공정에 의해, 형성할 수 있다. p형 반도체 영역 PW2에 소정의 전위를 공급함으로써, 저항 소자(3)의 저항값을 제어(변화)할 수 있다. 그 이외는, 도 28의 제2 변형예는, 도 27의 제1 변형예와 거의 마찬가지이다.
도 29는 본 실시 형태의 제3 변형예의 반도체 장치의 주요부 단면도이며, 상기 도 27에 대응하는 것이다.
도 29(제3 변형예)의 경우에는, 반도체 기판 SB에 있어서, p형 반도체 영역 PW2 아래에, p형 반도체 영역 PW2에 인접하도록, n형 반도체 영역 NW3이 형성되어 있다. 또한, 반도체 기판 SB에 있어서, 소자 분리 영역 ST 아래에 n형 반도체 영역 NW2가 형성되어 있고, p형 반도체 영역 PW2의 측면은, 소자 분리 영역 ST와 n형 반도체 영역 NW2로 둘러싸여 있다. 이에 의해, p형 반도체 영역 PW2는, 절연층 BX와 소자 분리 영역 ST와 n형 반도체 영역 NW2, NW3으로 둘러싸인 상태로 되기 때문에, MISFET 형성 영역(1A)의 p형 반도체 영역 PW1과, 저항 소자 형성 영역(1B)의 반도체 기판 SB(p형 반도체 영역 PW2)를, 보다 적확하게, 전기적으로 분리할 수 있다. 그 이외는, 도 29의 제3 변형예는, 도 28의 제2 변형예와 거의 마찬가지이다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1: SOI 기판
1A: MISFET 형성 영역
1B: 저항 소자 형성 영역
2: MISFET
3: 저항 소자
4: 바이어스 전류 생성부
103: 저항 소자
BX: 절연층
CT, CT2a, CT2b: 콘택트 홀
CP: 절연막
EP: 반도체층
EP1a, EP1b, EP1c, EP1d: 반도체부
EX: n-형 반도체 영역
GE: 게이트 전극
GF: 게이트 절연막
L1, L2: 절연막
LM1: 적층체
M1, M1a, M1b: 배선
MS: 금속 실리사이드층
NW1, NW2, NW3: n형 반도체 영역
PG, PG1a, PG1b, PG2a, PG2b, PG102a, PG102b: 플러그
PW1, PW2: p형 반도체 영역
RG1a, RG1b, RG2: 영역
RP1, RP2: 포토레지스트 패턴
SB: 반도체 기판
SD: n+형 반도체 영역
SM, SMa, SMb: 반도체층
ST: 소자 분리 영역
ST1: 소자 분리 홈
SW1, SW2: 사이드 월 스페이서
ZM1, ZM2: 절연막
ZMP1, ZMP2: 절연막 패턴

Claims (20)

  1. 기판과, 상기 기판의 제1 영역에 형성된 저항 소자와, 상기 기판의 제2 영역에 형성된 MISFET를 구비하는 반도체 장치이며,
    상기 기판은, 지지 기판, 상기 지지 기판 상의 절연층, 및 상기 절연층 상의 반도체층을 갖고,
    상기 저항 소자는,
    상기 제1 영역에 위치하는 상기 반도체층과,
    상기 제1 영역에 위치하는 상기 반도체층 상에 형성된 에피택셜 반도체층을 포함하고,
    상기 에피택셜 반도체층은,
    상기 제1 영역에 위치하는 상기 반도체층 상에 형성된 제1 반도체부와,
    상기 제1 영역에 위치하는 상기 반도체층 상에 형성되며, 또한, 상기 제1 반도체부로부터 이격된 제2 반도체부를 갖고,
    상기 제1 영역에 위치하는 상기 반도체층은,
    그 위에 상기 제1 반도체부가 형성된 제1 접속부와,
    그 위에 상기 제2 반도체부가 형성된 제2 접속부와,
    상기 제1 접속부와 상기 제2 접속부 사이에 위치하고, 또한, 그 위에 상기 에피택셜 반도체층이 형성되어 있지 않은 소자부를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체부 및 상기 제2 반도체부의 각각의 표면에, 금속 실리사이드층이 형성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 기판에 형성되며, 상기 반도체층 및 상기 절연층을 관통하여 저부가 상기 지지 기판에 도달하는 소자 분리 영역을 더 구비하고,
    상기 제1 영역에 위치하는 상기 반도체층은, 평면으로 보아, 주위가 상기 소자 분리 영역에 의해 둘러싸여 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 영역에 위치하는 상기 반도체층은, 평면으로 보아, 주위가 상기 소자 분리 영역에 의해 둘러싸여 있고,
    상기 제1 영역에 위치하는 상기 반도체층과, 상기 제2 영역에 위치하는 상기 반도체층은, 상기 소자 분리 영역에 의해 이격되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 에피택셜 반도체층은, 상기 제2 영역에 위치하는 상기 반도체층 상에도 형성되어 있고,
    상기 에피택셜 반도체층은,
    상기 제2 영역에 위치하는 상기 반도체층 상에 형성된 제3 반도체부와,
    상기 제2 영역에 위치하는 상기 반도체층 상에 형성되며, 또한, 상기 제3 반도체부로부터 이격된 제4 반도체부를 갖고,
    상기 MISFET는, 상기 제2 영역에 위치하는 상기 반도체층 상에 게이트 절연막을 통해 형성된 게이트 전극을 갖고,
    상기 MISFET의 소스 영역은, 상기 제2 영역에 위치하는 상기 반도체층 및 상기 제3 반도체부에 형성되고,
    상기 MISFET의 드레인 영역은, 상기 제2 영역에 위치하는 상기 반도체층 및 상기 제4 반도체부에 형성되어 있는 반도체 장치.
  6. 제5항에 있어서,
    상기 게이트 전극은, 평면으로 보아, 상기 제3 반도체부와 상기 제4 반도체부 사이에 배치되어 있는 반도체 장치.
  7. 제5항에 있어서,
    상기 소자부의 불순물 농도는, 상기 소스 영역 및 상기 드레인 영역의 각각의 불순물 농도와 동일한 반도체 장치.
  8. 제7항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 각각의 불순물 농도는, 1×1021/㎤ 이상인 반도체 장치.
  9. 제5항에 있어서,
    상기 소자부의 두께는, 상기 게이트 전극의 두께보다도 얇은 반도체 장치.
  10. 제9항에 있어서,
    상기 소자부의 두께는, 상기 게이트 전극 아래의 상기 반도체층의 두께와 동일한 반도체 장치.
  11. 제10항에 있어서,
    상기 소자부의 두께는, 30㎚ 이하인 반도체 장치.
  12. 제10항에 있어서,
    상기 소자부의 두께는, 3㎚ 내지 30㎚인 반도체 장치.
  13. 제1항에 있어서,
    상기 소자부의 두께는, 30㎚ 이하인 반도체 장치.
  14. 제1항에 있어서,
    상기 소자부의 두께는, 3㎚ 내지 30㎚인 반도체 장치.
  15. 제1항에 있어서,
    상기 소자부의 불순물 농도는, 1×1021/㎤ 이상인 반도체 장치.
  16. 제1항에 있어서,
    상기 기판 상에, 상기 반도체층 및 상기 에피택셜 반도체층을 덮도록 형성된 층간 절연막을 더 구비하고,
    상기 층간 절연막에는, 복수의 도전성 플러그가 매립되어 있고,
    상기 복수의 도전성 플러그는, 상기 제1 반도체부 상에 형성되며, 또한, 상기 제1 반도체부와 전기적으로 접속된 제1 플러그와, 상기 제2 반도체부 상에 형성되며, 또한, 상기 제2 반도체부와 전기적으로 접속된 제2 플러그를 포함하고 있는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 반도체부 및 상기 제2 반도체부의 각각의 표면에, 금속 실리사이드층이 형성되어 있고,
    상기 제1 플러그는, 상기 제1 반도체부의 표면에 형성된 상기 금속 실리사이드층과 접하고,
    상기 제2 플러그는, 상기 제2 반도체부의 표면에 형성된 상기 금속 실리사이드층과 접하고 있는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 영역에 위치하는 상기 반도체층의 표면에는, 금속 실리사이드층은 형성되어 있지 않은 반도체 장치.
  19. 지지 기판과,
    상기 지지 기판 상에 형성된 절연층과,
    상기 절연층 상에 형성된 반도체층과,
    상기 반도체층 상에 형성된 에피택셜 반도체층을 갖고,
    상기 에피택셜 반도체층은,
    상기 반도체층 상에 형성된 제1 반도체부와,
    상기 반도체층 상에 형성되며, 또한, 상기 제1 반도체부로부터 이격된 제2 반도체부를 갖고,
    상기 반도체층은,
    그 위에 상기 제1 반도체부가 형성된 제1 접속부와,
    그 위에 상기 제2 반도체부가 형성된 제2 접속부와,
    상기 제1 접속부와 상기 제2 접속부 사이에 위치하고, 또한, 그 위에 상기 에피택셜 반도체층이 형성되어 있지 않은 소자부를 갖고,
    상기 소자부의 두께는, 30㎚ 이하이고,
    상기 소자부의 불순물 농도는, 1×1021/㎤ 이상인 반도체 장치.
  20. 제19항에 있어서,
    상기 소자부의 두께는, 3㎚ 내지 30㎚인 반도체 장치.
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