JP2017092080A - 容量素子及び容量素子の製造方法 - Google Patents
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Abstract
【課題】面積の狭い領域に形成することのできる容量の大きな容量素子を提供する。【解決手段】基体と、一方の面より前記基体に埋め込まれた第１の埋込電極と、他方の面より前記基体に埋め込まれた第２の埋込電極と、前記第２の埋込電極の底に形成された第１の誘電体膜と、前記第１の埋込電極の底に形成された第２の誘電体膜と、前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、を有することを特徴とする容量素子により上記課題を解決する。【選択図】 図１
Description
本発明は、容量素子及び容量素子の製造方法に関するものである。
半導体集積回路等の半導体装置においては、半導体基板に電子回路を構成するための容量素子が設けられている場合がある。容量素子は、一般的に、容量が小さければ面積は狭くて済むが、容量が大きくなると広い面積が必要となる。しかしながら、半導体装置は、一般的に、小型化が求められているため、容量の大きな容量素子が必要とされる半導体装置においても、容量素子を狭い領域に形成することが求められる。尚、半導体デバイスに形成されるキャパシタとしては、金属／絶縁膜／金属（ＭＩＭ構造）を積層することにより形成されたものが開示されている（例えば、特許文献１）。
ところで、絶縁膜の材料を変更することなく容量素子の容量を大きくする方法としては、絶縁膜を薄くする方法と、絶縁膜が形成される面積を広くする方法とがある。絶縁膜は、ＣＶＤ（chemical vapor deposition）により成膜することにより、ある程度は薄くすることが可能であるが限界がある。従って、容量の大きな容量素子を形成する場合には、面積の狭い領域に形成することは困難であり、容量素子の小型化にも限界がある。
このため、面積の狭い領域に形成することのできる容量の大きな容量素子が求められている。
本実施の形態の一観点によれば、基体と、一方の面より前記基体に埋め込まれた第１の埋込電極と、他方の面より前記基体に埋め込まれた第２の埋込電極と、前記第２の埋込電極の底に形成された第１の誘電体膜と、前記第１の埋込電極の底に形成された第２の誘電体膜と、前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、を有することを特徴とする。
開示の容量素子によれば、面積の狭い領域に容量の大きな容量素子を形成することができる。
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（容量素子）
第１の実施の形態における容量素子について、図１及び図２に基づき説明する。図１は、本実施の形態における容量素子の厚さ方向における断面図であり、図２は、容量素子の面方向、即ち、図１における１点鎖線１Ａ−１Ｂにおいて切断した断面図である。
（容量素子）
第１の実施の形態における容量素子について、図１及び図２に基づき説明する。図１は、本実施の形態における容量素子の厚さ方向における断面図であり、図２は、容量素子の面方向、即ち、図１における１点鎖線１Ａ−１Ｂにおいて切断した断面図である。
本実施の形態における容量素子は、基板等により形成された基体１００の一方の面１００ａの第１の開口部に埋め込まれた第１の埋込電極１１０と、他方の面１００ｂの第２の開口部に埋め込まれた第２の埋込電極１２０とを有している。尚、第１の埋込電極１１０は、バリアシードメタル層１１１を介して第１の開口部に埋め込まれており、第２の埋込電極１２０は、バリアシードメタル層１２１を介して第２の開口部に埋め込まれている。基体１００には、一方の面１００ａに露出している第１の誘電体膜１３１と、他方の面１００ｂに露出している第２の誘電体膜１３２と、基体１００の内部に形成された第３の誘電体膜１３３とを有している。これらの誘電体膜の一部又は全部は、容量素子の誘電体層となるものであり、図１に示される容量素子においては、第３の誘電体膜１３３が容量素子の誘電体層となる。本実施の形態においては、第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３は、絶縁体である酸化シリコンにより形成されている。尚、第１の誘電体膜１３１及び第３の誘電体膜１３３は、誘電体として品質の高いシリコンの熱酸化膜により形成されている。
第１の誘電体膜１３１は、他方の面１００ｂより形成されている第２の埋込電極１２０の底１２０ａにバリアシードメタル層１２１を介して形成されており、一方の面１００ａに露出している。第２の誘電体膜１３２は、一方の面１００ａより形成されている第１の埋込電極１１０の底１１０ａにバリアシードメタル層１１１を介して形成されており、他方の面１００ｂに露出している。
従って、第２の埋込電極１２０は他方の面１００ｂに露出しており、一方の面１００ａの側は、第１の誘電体膜１３１に覆われている。また、第１の埋込電極１１０は一方の面１００ａに露出しており、他方の面１００ｂの側は、第２の誘電体膜１３２に覆われている。第３の誘電体膜１３３は、基体１００の内部において、バリアシードメタル層１１１、１２１を介して第１の埋込電極１１０と第２の埋込電極１２０との間に形成されている。
本実施の形態においては、第１の誘電体膜１３１、第２の誘電体膜１３２及び第３の誘電体膜１３３は一体となっており、第１の誘電体膜１３１と第３の誘電体膜１３３とは繋がっており、第２の誘電体膜１３２と第３の誘電体膜１３３とは繋がっている。本実施の形態における容量素子は、第１の埋込電極１１０、第２の埋込電極１２０及び第１の埋込電極１１０と第２の埋込電極１２０との間に挟まれた第３の誘電体膜１３３により形成される。第３の誘電体膜１３３は、基体１００の面に対し垂直方向に広がるように形成されており、基体１００の面に対し垂直方向における第３の誘電体膜１３３の面積が、容量素子の誘電体層の面積となる。従って、基体１００の面の面積の狭い領域において、容量の大きな容量素子を形成することができる。
本実施の形態における容量素子は、一方の面１００ａに露出している第１の埋込電極１１０同士を不図示の配線等により接続し、他方の面１００ｂに露出している第２の埋込電極１２０同士を不図示の配線等により接続することが可能である。これにより、容量素子における容量を更に増やすことができる。また、一方の面１００ａには、絶縁体となる第１の誘電体膜１３１が形成されているため、第１の誘電体膜１３１の上にも配線等を形成することにより、一方の面１００ａに露出している第１の埋込電極１１０同士を容易に接続することができる。また、他方の面１００ｂには、絶縁体となる第２の誘電体膜１３２が形成されているため、第２の誘電体膜１３２の上に配線等を形成することにより、他方の面１００ｂに露出している第２の埋込電極１２０同士を容易に接続することができる。
本実施の形態における容量素子は、図２に示されるように、容量素子の面方向における断面が、第１の埋込電極１１０と第２の埋込電極１２０とが交互に入り込んだクシバ型に形成されているが、図３に示されるように、同心円状に形成してもよい。具体的には、図３に示されるように、図１における１点鎖線１Ａ−１Ｂにおいて切断した断面が同心円となるように形成してもよい。図３に示される容量素子は、中心部分に第１の埋込電極１１０が形成されており、この第１の埋込電極１１０の周囲に第２の埋込電極１２０が形成されており、この第２の埋込電極１２０の周囲に第１の埋込電極１１０が形成されており、同心円となっている。尚、この場合にも、第３の誘電体膜１３３は、バリアシードメタル層１１１、１２１を介して第１の埋込電極１１０と第２の埋込電極１２０との間に形成される。
（容量素子の製造方法）
次に、本実施の形態における容量素子の製造方法について説明する。本実施の形態における容量素子の製造方法は、ＳＯＩ（Silicon on Insulator）基板を用いた製造方法である。
次に、本実施の形態における容量素子の製造方法について説明する。本実施の形態における容量素子の製造方法は、ＳＯＩ（Silicon on Insulator）基板を用いた製造方法である。
最初に、図４（ａ）に示すように、ＳＯＩ基板１０１の表面に、レジストパターン１４１を形成する。ＳＯＩ基板１０１は、シリコン（Ｓｉ）基板１０２の上に、ＢＯＸ層と呼ばれる酸化シリコン層１０３、シリコン層１０４が順に積層して形成されている基板である。酸化シリコン層１０３の厚さは約１μｍであり、シリコン層１０４の厚さは１００μｍ〜２００μｍである。レジストパターン１４１は、一方の面１００ａとなる側のＳＯＩ基板１０１のシリコン層１０４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４１は、第１の埋込電極１１０が形成される領域に開口部１４１ａを有している。
次に、図４（ｂ）に示すように、レジストパターン１４１が形成されていない領域のシリコン層１０４をドライエッチングにより除去し、更に、レジストパターン１４１を除去する。具体的には、レジストパターン１４１が形成されていない領域のシリコン層１０４を深掘りＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去することにより、一方の面１００ａに第１の開口部１０５を形成する。第１の開口部１０５は、レジストパターン１４１の開口部１４１ａにおけるシリコン層１０４を除去し、底面において酸化シリコン層１０３が露出するまでエッチングを行うことにより形成する。形成される第１の開口部１０５の幅は３０μｍ〜１００μｍとなり、隣り合う第１の開口部１０５と第１の開口部１０５との間隔は３２μｍ〜１０２μｍとなるように形成する。ドライエッチングでは、用いられるエッチングガスにより選択エッチングが可能であることから、このドライエッチングにおいては、シリコンはエッチングされるが、酸化シリコンはエッチングされにくいエッチングガスを用いている。よって、第１の開口部１０５を形成する際のエッチングは、酸化シリコン層１０３がエッチングストッパ層となり、酸化シリコン層１０３の表面が露出した状態でエッチングが停止する。従って、形成された第１の開口部１０５は、底面１０５ａが酸化シリコン層１０３により形成されており、側面１０５ｂがシリコン層１０４により形成されている。この後、レジストパターン１４１は有機溶剤等により除去する。
次に、図４（ｃ）に示すように、露出しているシリコン層１０４を熱酸化することにより、第１の誘電体膜１３１及び第３の誘電体膜１３３を形成する。具体的には、一方の面１００ａにおけるシリコン層１０４の表面を熱酸化することにより、第１の誘電体膜１３１を形成し、第１の開口部１０５の側面１０５ｂのシリコン層１０４を熱酸化することにより、第３の誘電体膜１３３を形成する。熱酸化により形成された第１の誘電体膜１３１及び第３の誘電体膜１３３は、膜厚が約１μｍである。このように形成された第３の誘電体膜１３３により、本実施の形態における容量素子の誘電体層が形成される。尚、第２の誘電体膜１３２は、酸化シリコン層１０３により形成される。
次に、図５（ａ）に示すように、第１の開口部１０５に金属を埋め込むことにより第１の埋込電極１１０を形成する。具体的には、一方の面１００ａの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアメタルとメッキシードメタル層（バリアシードメタル層）１１１を成膜する。この後、メッキによりバリアシードメタル層１１１の上に金属膜を形成し、第１の開口部１０５よりも外のバリアシードメタル層及び金属膜をＣＭＰ（Chemical Mechanical Polishing）等により除去する。これにより、第１の開口部１０５内に埋め込まれた第１の埋込電極１１０を形成する。バリアシードメタル層１１１は、Ｔｉ膜またはＴｉＮ膜等を膜厚が１００ｎｍ〜２００ｎｍ、Ｃｕ（銅）膜等を膜厚が１００ｎｍ〜２００ｎｍとなるように成膜することにより形成されており、第１の埋込電極１１０は、Ｃｕ（銅）等により形成されている。これにより、一方の面１００ａに露出している第１の埋込電極１１０を形成することができる。
次に、図５（ｂ）に示すように、ＳＯＩ基板１０１の裏面のシリコン基板１０２を研削等により除去し、酸化シリコン層１０３を露出させ、露出した酸化シリコン層１０３の上に、レジストパターン１４２を形成する。レジストパターン１４２は、酸化シリコン層１０３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４２は、第２の埋込電極１２０が形成される領域に開口部１４２ａを有している。即ち、第２の埋込電極１２０が形成されるシリコン層１０４が残存している領域に開口部１４２ａを有している。
次に、図５（ｃ）に示すように、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３及びシリコン層１０４をドライエッチングにより除去することにより第２の開口部１０６を形成し、更に、レジストパターン１４２を除去する。具体的には、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３を及びシリコン層１０４を深掘りＲＩＥ等のドライエッチングにより除去することにより、第２の開口部１０６を形成する。ドライエッチングでは、最初に酸化シリコンをエッチングするためのエッチングガスを用いて開口部１４２ａにおける酸化シリコン層１０３を除去し、この後、シリコンを除去するためのエッチングガスを用いて開口部１４２ａにおけるシリコン層１０４を除去する。第２の開口部１０６は、レジストパターン１４２の開口部１４２ａにおいて、第１の誘電体膜１３１及び第３の誘電体膜１３３が露出するまでエッチングによりシリコン層１０４を除去することにより形成する。これにより、他方の面１００ｂに第２の開口部１０６が形成される。このようにして形成された第２の開口部１０６は、底面１０６ａが第１の誘電体膜１３１により形成されており、側面１０６ｂが第３の誘電体膜１３３により形成されている。また、このドライエッチングにより、レジストパターン１４１の開口部１４１ａにおける酸化シリコン層１０３が除去されるため、残存している酸化シリコン層１０３により、第２の誘電体膜１３２が形成される。この後、レジストパターン１４２は有機溶剤等により除去する。
次に、図６に示すように、第２の開口部１０６に金属を埋め込むことにより第２の埋込電極１２０を形成する。具体的には、他方の面１００ｂの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアメタルとメッキシードメタル層（バリアシードメタル層）１２１を成膜する。この後、メッキによりバリアシードメタル層１２１の上に金属膜を形成し、第２の開口部１０６よりも外のバリアシードメタル層及び金属膜をＣＭＰ等により除去することにより、第２の開口部１０６内に埋め込まれた第２の埋込電極１２０を形成する。これにより、他方の面１００ｂに露出している第２の埋込電極１２０が形成される。バリアシードメタル層１２１は、Ｔｉ膜またはＴｉＮ膜等を膜厚が１００ｎｍ〜２００ｎｍ、Ｃｕ（銅）膜等を膜厚が１００ｎｍ〜２００ｎｍとなるように成膜することにより形成されており、第２の埋込電極１２０は、Ｃｕ（銅）等により形成されている。
以上の工程により、本実施の形態における容量素子を作製することができる。尚、誘電体膜１３１，１３２、１３３の誘電率や膜厚を調整するために、バリアシードメタル層１１１、１２１を形成する前に、ＣＶＤ等により、ＳｉＮ、ＳｉＯＮ，ＳｉＯ２などの誘電体を積層してもよい。また、バリアシードメタル層１１１、１２１は、Ｔｉ膜、ＴｉＮ膜以外にもＴａ膜、ＴａＮ膜等により、また、Ｃｕ膜以外にもＡｕ膜等により形成してもよい。また、第１の埋込電極１１０及び第２の埋込電極１２０は、Ｃｕ（銅）以外にも、Ａｕ（金）等により形成してもよい。
〔第２の実施の形態〕
第２の実施の形態における容量素子について、図７に基づき説明する。本実施の形態における容量素子は、一方の面１００ａに形成された第１の電極２１０と、他方の面１００ｂに形成された第２の電極２２０とを有している。第１の電極２１０は、一方の面１００ａの第１の開口部を埋め込むことにより形成された複数の第１の埋込電極１１０と、第１の埋込電極１１０同士を接続する第１の接続電極２１１とを有しており一体となっている。第２の電極２２０は、他方の面１００ｂの第２の開口部を埋め込むことにより形成された複数の第２の埋込電極１２０と、第２の埋込電極１２０同士を接続する第２の接続電極２２１とを有しており一体となっている。尚、第１の接続電極２１１は、第１の誘電体膜１３１の上にバリアシードメタル層１１１を介して形成されており、第２の接続電極２２１は、第２の誘電体膜１３２の上にバリアシードメタル層１２１を介して形成されている。
第２の実施の形態における容量素子について、図７に基づき説明する。本実施の形態における容量素子は、一方の面１００ａに形成された第１の電極２１０と、他方の面１００ｂに形成された第２の電極２２０とを有している。第１の電極２１０は、一方の面１００ａの第１の開口部を埋め込むことにより形成された複数の第１の埋込電極１１０と、第１の埋込電極１１０同士を接続する第１の接続電極２１１とを有しており一体となっている。第２の電極２２０は、他方の面１００ｂの第２の開口部を埋め込むことにより形成された複数の第２の埋込電極１２０と、第２の埋込電極１２０同士を接続する第２の接続電極２２１とを有しており一体となっている。尚、第１の接続電極２１１は、第１の誘電体膜１３１の上にバリアシードメタル層１１１を介して形成されており、第２の接続電極２２１は、第２の誘電体膜１３２の上にバリアシードメタル層１２１を介して形成されている。
本実施の形態では、第１の誘電体膜１３１は、第２の電極２２０の第２の埋込電極１２０と、第１の電極２１０の第１の接続電極２１１との間に、バリアシードメタル層１１１、１２１を介し形成されている。第２の誘電体膜１３２は、第１の電極２１０の第１の埋込電極１１０と、第２の電極２２０の第２の接続電極２２１との間に、バリアシードメタル層１１１、１２１を介し形成されている。第３の誘電体膜１３３は、基体１００の内部において、第１の埋込電極１１０と第２の埋込電極１２０との間に、バリアシードメタル層１１１、１２１を介し形成されている。
従って、本実施の形態においては、第１の電極２１０と第２の電極２２０との間には、バリアシードメタル層１１１、１２１を介して、第１の誘電体膜１３１、第２の誘電体膜１３２及び第３の誘電体膜１３３が形成されており、これらが容量素子の誘電体層となっている。よって、第１の実施の形態における容量素子よりも、第１の誘電体膜１３１及び第２の誘電体膜１３２の分だけ、容量を増やすことができる。
次に、本実施の形態における容量素子の製造方法について説明する。本実施の形態における容量素子は、第１の実施の形態における容量素子を製造する際に、第１の開口部１０５よりも外の金属膜及び第２の開口部１０６よりも外の金属膜を除去する工程を省くことにより製造することができる。
具体的には、第１の実施の形態における図４（ｃ）に示す工程の後、図８（ａ）に示すように、一方の面１００ａに第１の電極２１０を形成する。即ち、一方の面１００ａの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアシードメタル層１１１を成膜する。この後、バリアシードメタル層１１１の上にメッキにより金属膜を形成することにより、一方の面１００ａに第１の電極２１０を形成する。これにより、第１の開口部１０５がバリアシードメタル層１１１を介して金属により埋め込まれて第１の埋込電極１１０が形成され、第１の誘電体膜１３１の上には、バリアシードメタル層１１１を介して第１の埋込電極１１０同士を接続する第１の接続電極２１１が形成される。このように形成された第１の埋込電極１１０と第１の接続電極２１１とにより第１の電極２１０が形成される。尚、第１の電極２１０は、Ｃｕ（銅）等により形成されている。
次に、図８（ｂ）に示すように、ＳＯＩ基板１０１の裏面のシリコン基板１０２を研削等により除去し、酸化シリコン層１０３を露出させ、露出している酸化シリコン層１０３の上に、レジストパターン１４２を形成する。レジストパターン１４２は、酸化シリコン層１０３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４２は、第２の埋込電極１２０が形成される領域に開口部１４２ａを有している。
次に、図８（ｃ）に示すように、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３及びシリコン層１０４をドライエッチングにより除去することにより第２の開口部１０６を形成し、更に、レジストパターン１４２を除去する。具体的には、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３を及びシリコン層１０４を深掘りＲＩＥ等のドライエッチングにより除去することにより、第２の開口部１０６を形成する。ドライエッチングでは、最初に酸化シリコンをエッチングするためのエッチングガスを用いて開口部１４２ａにおける酸化シリコン層１０３を除去し、この後、シリコンを除去するためのエッチングガスを用いて開口部１４２ａにおけるシリコン層１０４を除去する。第２の開口部１０６は、レジストパターン１４２の開口部１４２ａにおいて、第１の誘電体膜１３１及び第３の誘電体膜１３３が露出するまでエッチングによりシリコン層１０４を除去することにより形成する。この後、レジストパターン１４２は有機溶剤等により除去する。
次に、図９に示すように、他方の面１００ｂに第２の電極２２０を形成する。具体的には、他方の面１００ｂの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアシードメタル層１２１を成膜する。この後、バリアシードメタル層１２１の上にメッキにより金属膜を形成することにより、他方の面１００ｂに第２の電極２２０を形成する。これにより、第２の開口部１０６がバリアシードメタル層１２１を介して金属により埋め込まれて第２の埋込電極１２０が形成され、第２の誘電体膜１３２の上には、バリアシードメタル層１２１を介して第２の埋込電極１２０同士を接続する第２の接続電極２２１が形成される。このように形成された第２の埋込電極１２０と第２の接続電極２２１とにより第２の電極２２０が形成される。尚、第２の電極２２０は、Ｃｕ（銅）等により形成されている。
以上の工程により、本実施の形態における容量素子を作製することができる。尚、第１の電極２１０及び第２の電極２２０は、Ｃｕ（銅）以外にも、Ａｕ（金）等により形成してもよい。
上記においては、一方の面１００ａに第１の電極２１０を形成し、他方の面１００ｂに第２の電極２２０を形成した場合について説明した。しかしながら、本実施の形態における容量素子は、第１の接続電極２１１を有する第１の電極２１０または、第２の接続電極２２１を有する第２の電極２２０のうちのいずれか一方を形成したものであってもよい。例えば、図１０に示されるように、他方の面１００ｂには第２の接続電極２２１を有する第２の電極２２０を形成し、一方の面１００ａには第１の埋込電極１１０のみを形成した容量素子であってもよい。この場合、第１の実施の形態における容量素子よりも、第２の電極２２０と第１の埋込電極１１０との間に挟まれた第２の誘電体膜１３２の分の容量を増やすことができる。
更には、第１の電極２１０は、第１の開口部１０５を完全に金属により埋め込んだものではなくともよく、また、第２の電極２２０は、第２の開口部１０６を完全に金属により埋め込んだものではなくともよい。例えば、図１１に示されるように、第２の電極２２０は、第２の開口部１０６の内部を完全に埋め込むものではなく、第２の開口部１０６の底面及び側面を覆うように形成されているものであってもよい。このような構造であっても、図１０に示される容量素子と同等の容量を得ることができる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態における容量素子と同様の構造の容量素子をＳＯＩ基板を用いることなくシリコン基板を用いて製造する製造方法である。尚、本実施の形態における容量素子は、シリコン基板を用いているため、第１の誘電体膜３３１、第２の誘電体膜３３２及び第３の誘電体膜３３３を誘電体として品質の高いシリコンの熱酸化膜により形成することができる。
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態における容量素子と同様の構造の容量素子をＳＯＩ基板を用いることなくシリコン基板を用いて製造する製造方法である。尚、本実施の形態における容量素子は、シリコン基板を用いているため、第１の誘電体膜３３１、第２の誘電体膜３３２及び第３の誘電体膜３３３を誘電体として品質の高いシリコンの熱酸化膜により形成することができる。
最初に、図１２（ａ）に示すように、シリコン基板３０１の表面に、レジストパターン１４１を形成する。具体的には、レジストパターン１４１は、一方の面１００ａとなる側のシリコン基板３０１の表面に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４１は、第１の埋込電極１１０が形成される領域に開口部１４１ａを有している。
次に、図１２（ｂ）に示すように、レジストパターン１４１が形成されていない領域のシリコン基板３０１の一部をドライエッチングにより除去することにより、一方の面１００ａに第１の開口部１０５を形成し、更に、レジストパターン１４１を除去する。具体的には、レジストパターン１４１が形成されていない領域のシリコン基板３０１の一部を深掘りＲＩＥ等のドライエッチングにより除去することにより、第１の開口部１０５を形成する。形成される第１の開口部１０５の幅は３０μｍ〜１００μｍとなり、隣り合う第１の開口部１０５と第１の開口部１０５との間隔は３２μｍ〜１０２μｍとなるように形成する。
次に、図１２（ｃ）に示すように、シリコン基板３０１の露出している領域を熱酸化することにより、第１の誘電体膜３３１、第２の誘電体膜３３２及び第３の誘電体膜３３３を形成する。これにより、一方の面１００ａにおけるシリコン基板３０１の表面が熱酸化されて第１の誘電体膜３３１が形成される。同様に、第１の開口部１０５の底面１０５ａにおけるシリコン基板３０１が熱酸化されて、第２の誘電体膜３３２が形成され、第１の開口部１０５の側面１０５ｂが熱酸化されて、第３の誘電体膜３３３が形成される。このようにして、本実施の形態における容量素子の誘電体層が形成される。
次に、図１３（ａ）に示すように、第１の開口部１０５に金属を埋め込むことにより一方の面１００ａに第１の埋込電極１１０を形成する。具体的には、一方の面１００ａの側の第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３の上に、スパッタリングによりバリアシードメタル層１１１を成膜する。この後、メッキによりバリアシードメタル層１１１の上に金属膜を形成し、第１の開口部１０５よりも外の金属膜をＣＭＰ等により除去することにより、第１の開口部１０５内に埋め込まれた第１の埋込電極１１０を形成する。
次に、図１３（ｂ）に示すように、シリコン基板３０１の裏面を研削等により所定の厚さまで除去し、レジストパターン１４２を形成する。例えば、シリコン基板３０１の裏面を第２の誘電体膜３３２が露出するまで除去し、シリコン基板３０１の裏面、及び、第２の誘電体膜３３２の上に、レジストパターン１４２を形成する。レジストパターン１４２は、シリコン基板３０１の裏面の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４２は、第２の埋込電極１２０が形成される領域に開口部１４２ａを有している。
次に、図１３（ｃ）に示すように、レジストパターン１４２が形成されていない領域のシリコン基板３０１をドライエッチングにより除去することにより、第２の開口部１０６を形成し、更に、レジストパターン１４２を除去する。具体的には、レジストパターン１４２が形成されていない領域のシリコン基板３０１を深掘りＲＩＥ等のドライエッチングにより除去することにより、第２の開口部１０６を形成する。このドライエッチングでは、シリコンを除去するためのエッチングガスを用いてシリコン層１０４を除去する。ドライエッチングでは、用いられるエッチングガスにより選択エッチングが可能であり、本実施の形態においては、シリコンはエッチングされるが酸化シリコンはエッチングされにくいエッチングガスを用いている。従って、酸化シリコンにより形成されている第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３はエッチングストッパ層となり、第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３が露出した状態でエッチングが停止する。このようにして他方の面１００ｂに形成された第２の開口部１０６は、第２の開口部１０６の底面１０６ａが第１の誘電体膜３３１により形成されており、側面１０６ｂが第３の誘電体膜３３３により形成されている。この後、レジストパターン１４２は有機溶剤等により除去する。
次に、図１４に示すように、第２の開口部１０６に金属を埋め込むことにより他方の面１００ｂに第２の埋込電極１２０を形成する。具体的には、他方の面１００ｂの側の第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３の上に、スパッタリングによりバリアシードメタル層１２１を成膜する。この後、メッキによりバリアシードメタル層１２１の上に金属膜を形成し、第２の開口部１０６よりも外の金属膜をＣＭＰ等により除去することにより、第２の開口部１０６内に埋め込まれた第２の埋込電極１２０を形成する。
以上の製造方法により、本実施の形態における容量素子を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態における容量素子の製造方法は、第２の実施の形態における容量素子を製造する際にも適用可能である。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、図１５に示されるように、シリコン層が一部残存している容量素子である。即ち、バリアシードメタル層を介し、第２の埋込電極１２０の底１２０ａと第１の誘電体膜１３１との間に、シリコン層１０４が残存しており、第１の埋込電極１１０の底１１０ａと第２の電極２２０との間にシリコン基板１０２の一部が残存している。このようにシリコン層１０４やシリコン基板１０２が一部残存している場合であっても容量素子として機能する。本実施の形態における容量素子は、第１の実施の形態における容量素子の製造方法において、図５（ｂ）に示されるＳＯＩ基板１０１の裏面の研削を行う際、シリコン基板１０２の一部をある程度の厚さ残すことにより作製することができる。尚、図１５に示される容量素子は、図１０に対応している構造のものであり、第２の電極２２０を形成した構造の容量素子であるが、第１の実施の形態における容量素子や他の第２の実施の形態における容量素子においても適用可能である。
次に、第４の実施の形態について説明する。本実施の形態は、図１５に示されるように、シリコン層が一部残存している容量素子である。即ち、バリアシードメタル層を介し、第２の埋込電極１２０の底１２０ａと第１の誘電体膜１３１との間に、シリコン層１０４が残存しており、第１の埋込電極１１０の底１１０ａと第２の電極２２０との間にシリコン基板１０２の一部が残存している。このようにシリコン層１０４やシリコン基板１０２が一部残存している場合であっても容量素子として機能する。本実施の形態における容量素子は、第１の実施の形態における容量素子の製造方法において、図５（ｂ）に示されるＳＯＩ基板１０１の裏面の研削を行う際、シリコン基板１０２の一部をある程度の厚さ残すことにより作製することができる。尚、図１５に示される容量素子は、図１０に対応している構造のものであり、第２の電極２２０を形成した構造の容量素子であるが、第１の実施の形態における容量素子や他の第２の実施の形態における容量素子においても適用可能である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、厚さの異なる誘電体膜が形成されている容量素子である。例えば、図１６に示されるように、第２の誘電体膜１３２よりも第１の誘電体膜１３１と第３の誘電体膜１３３が薄く形成されている容量素子である。本実施の形態における容量素子は、誘電体膜の厚さが薄いため、容量を向上させることができる。本実施の形態における容量素子は、第１の実施の形態における容量素子の製造方法において、図５（ｃ）に示される第２の開口部１０６を形成した後、レジスト除去する前に引続き、第２の開口部１０６における底面１０６ａの第１の誘電体膜１３１と側面１０６ｂの第３の誘電体膜１３３を薄く除去することにより作製することができる。また、レジスト除去した後であれば、第２の誘電体膜１３２も薄く除去することができる。また、図５（ｂ）でシリコン基板１０２の研削後、酸化シリコン層１０３の研削をすることで、第２の誘電体膜１３２だけを薄くすることもできる。また、図５（ａ）でバリアシードメタル層１１１をＣＭＰした後、第１の誘電体膜１３１をＣＭＰすることで、第１の誘電体膜１３１だけを薄くすることもできる。尚、第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の誘電率や膜厚を調整するために、バリアシードメタル層１１１、１２１を形成する前に、ＣＶＤ等により、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２などの誘電体を積層してもよい。
次に、第５の実施の形態について説明する。本実施の形態は、厚さの異なる誘電体膜が形成されている容量素子である。例えば、図１６に示されるように、第２の誘電体膜１３２よりも第１の誘電体膜１３１と第３の誘電体膜１３３が薄く形成されている容量素子である。本実施の形態における容量素子は、誘電体膜の厚さが薄いため、容量を向上させることができる。本実施の形態における容量素子は、第１の実施の形態における容量素子の製造方法において、図５（ｃ）に示される第２の開口部１０６を形成した後、レジスト除去する前に引続き、第２の開口部１０６における底面１０６ａの第１の誘電体膜１３１と側面１０６ｂの第３の誘電体膜１３３を薄く除去することにより作製することができる。また、レジスト除去した後であれば、第２の誘電体膜１３２も薄く除去することができる。また、図５（ｂ）でシリコン基板１０２の研削後、酸化シリコン層１０３の研削をすることで、第２の誘電体膜１３２だけを薄くすることもできる。また、図５（ａ）でバリアシードメタル層１１１をＣＭＰした後、第１の誘電体膜１３１をＣＭＰすることで、第１の誘電体膜１３１だけを薄くすることもできる。尚、第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の誘電率や膜厚を調整するために、バリアシードメタル層１１１、１２１を形成する前に、ＣＶＤ等により、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２などの誘電体を積層してもよい。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基体と、
一方の面より前記基体に埋め込まれた第１の埋込電極と、
他方の面より前記基体に埋め込まれた第２の埋込電極と、
前記第２の埋込電極の底に形成された第１の誘電体膜と、
前記第１の埋込電極の底に形成された第２の誘電体膜と、
前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、
を有することを特徴とする容量素子。
（付記２）
前記第１の誘電体膜は、前記一方の面に露出しており、
前記第２の誘電体膜は、前記他方の面に露出していることを特徴とする付記１に記載の容量素子。
（付記３）
前記第１の埋込電極は複数形成されており、
前記第２の埋込電極は複数形成されており、
複数の前記第１の埋込電極、または、複数の前記第２の埋込電極のうちのいずれかは、接続電極により接続されていることを特徴とする付記１または２に記載の容量素子。
（付記４）
前記接続電極には、接地電位が印加されていることを特徴とする付記３に記載の容量素子。
（付記５）
前記第１の埋込電極は複数形成されており、
前記第２の埋込電極は複数形成されており、
複数の前記第１の埋込電極は、前記一方の面に形成された第１の接続電極により接続されて第１の電極を形成しており、
複数の前記第２の埋込電極は、前記他方の面に形成された第２の接続電極により接続されて第２の電極を形成しており、
前記第１の誘電体膜は、前記第２の埋込電極と前記第１の電極との間に形成されており、
前記第２の誘電体膜は、前記第１の埋込電極と前記第２の電極との間に形成されていることを特徴とする付記１に記載の容量素子。
（付記６）
前記第３の誘電体膜の厚さは、前記第１の誘電体膜、または、前記第２の誘電体膜よりも薄いことを特徴とする付記１から５のいずれかに記載の容量素子。
（付記７）
前記第１の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする付記１から６のいずれかに記載の容量素子。
（付記８）
前記第１の誘電体膜、前記第２の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする付記１から６のいずれかに記載の容量素子。
（付記９）
前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする付記１から８のいずれかに記載の容量素子。
（付記１０）
シリコン基板の一方の面の上に、第２の誘電体膜となる酸化シリコン層、シリコン層が順に積層して形成されている基板の前記シリコン層に、第１の開口部を形成する工程と、
前記シリコン層の表面を酸化することにより、第１の誘電体膜を形成し、前記第１の開口部の側面の前記シリコン層を酸化することにより、第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
他方の面より、前記シリコン層が残存している領域の前記酸化シリコン層及びシリコン層を除去し第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。
（付記１１）
前記第１の埋込電極を形成する工程と前記第２の開口部を形成する工程との間に、
前記シリコン基板を他方の面より除去し、他方の面に前記酸化シリコン層を露出させる工程を有することを特徴とする付記１０に記載の容量素子の製造方法。
（付記１２）
シリコン基板の一方の面に第１の開口部を形成する工程と、
シリコンを酸化することにより、前記シリコン基板の一方の面に第１の誘電体膜を形成し、前記第１の開口部の底面に第２の誘電体膜を形成し、前記第１の開口部の側面に第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
前記シリコン基板の他方の面よりシリコン基板を除去し、前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜を露出させ、前記第１の誘電体膜が形成されている面を底面とし、前記第３の誘電体膜が形成されている面を側面とする第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。
（付記１３）
前記酸化は、熱酸化であることを特徴とする付記１０から１２のいずれかに記載の容量素子の製造方法。
（付記１４）
前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする付記１０から１３のいずれかに記載の容量素子の製造方法。
（付記１）
基体と、
一方の面より前記基体に埋め込まれた第１の埋込電極と、
他方の面より前記基体に埋め込まれた第２の埋込電極と、
前記第２の埋込電極の底に形成された第１の誘電体膜と、
前記第１の埋込電極の底に形成された第２の誘電体膜と、
前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、
を有することを特徴とする容量素子。
（付記２）
前記第１の誘電体膜は、前記一方の面に露出しており、
前記第２の誘電体膜は、前記他方の面に露出していることを特徴とする付記１に記載の容量素子。
（付記３）
前記第１の埋込電極は複数形成されており、
前記第２の埋込電極は複数形成されており、
複数の前記第１の埋込電極、または、複数の前記第２の埋込電極のうちのいずれかは、接続電極により接続されていることを特徴とする付記１または２に記載の容量素子。
（付記４）
前記接続電極には、接地電位が印加されていることを特徴とする付記３に記載の容量素子。
（付記５）
前記第１の埋込電極は複数形成されており、
前記第２の埋込電極は複数形成されており、
複数の前記第１の埋込電極は、前記一方の面に形成された第１の接続電極により接続されて第１の電極を形成しており、
複数の前記第２の埋込電極は、前記他方の面に形成された第２の接続電極により接続されて第２の電極を形成しており、
前記第１の誘電体膜は、前記第２の埋込電極と前記第１の電極との間に形成されており、
前記第２の誘電体膜は、前記第１の埋込電極と前記第２の電極との間に形成されていることを特徴とする付記１に記載の容量素子。
（付記６）
前記第３の誘電体膜の厚さは、前記第１の誘電体膜、または、前記第２の誘電体膜よりも薄いことを特徴とする付記１から５のいずれかに記載の容量素子。
（付記７）
前記第１の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする付記１から６のいずれかに記載の容量素子。
（付記８）
前記第１の誘電体膜、前記第２の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする付記１から６のいずれかに記載の容量素子。
（付記９）
前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする付記１から８のいずれかに記載の容量素子。
（付記１０）
シリコン基板の一方の面の上に、第２の誘電体膜となる酸化シリコン層、シリコン層が順に積層して形成されている基板の前記シリコン層に、第１の開口部を形成する工程と、
前記シリコン層の表面を酸化することにより、第１の誘電体膜を形成し、前記第１の開口部の側面の前記シリコン層を酸化することにより、第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
他方の面より、前記シリコン層が残存している領域の前記酸化シリコン層及びシリコン層を除去し第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。
（付記１１）
前記第１の埋込電極を形成する工程と前記第２の開口部を形成する工程との間に、
前記シリコン基板を他方の面より除去し、他方の面に前記酸化シリコン層を露出させる工程を有することを特徴とする付記１０に記載の容量素子の製造方法。
（付記１２）
シリコン基板の一方の面に第１の開口部を形成する工程と、
シリコンを酸化することにより、前記シリコン基板の一方の面に第１の誘電体膜を形成し、前記第１の開口部の底面に第２の誘電体膜を形成し、前記第１の開口部の側面に第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
前記シリコン基板の他方の面よりシリコン基板を除去し、前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜を露出させ、前記第１の誘電体膜が形成されている面を底面とし、前記第３の誘電体膜が形成されている面を側面とする第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。
（付記１３）
前記酸化は、熱酸化であることを特徴とする付記１０から１２のいずれかに記載の容量素子の製造方法。
（付記１４）
前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする付記１０から１３のいずれかに記載の容量素子の製造方法。
１００ 基体
１００ａ 一方の面
１００ｂ 他方の面
１０１ ＳＯＩ基板
１０２ シリコン基板
１０３ 酸化シリコン層
１０４ シリコン層
１０５ 第１の開口部
１０５ａ 底面
１０５ｂ 側面
１０６ 第２の開口部
１０６ａ 底面
１０６ｂ 側面
１１０ 第１の埋込電極
１１０ａ 底
１１１ バリアシードメタル層
１２０ 第２の埋込電極
１２０ａ 底
１２１ バリアシードメタル層
１３１ 第１の誘電体膜
１３２ 第２の誘電体膜
１３３ 第３の誘電体膜
２１０ 第１の電極
２１１ 第１の接続電極
２２０ 第２の電極
２２１ 第２の接続電極
１００ａ 一方の面
１００ｂ 他方の面
１０１ ＳＯＩ基板
１０２ シリコン基板
１０３ 酸化シリコン層
１０４ シリコン層
１０５ 第１の開口部
１０５ａ 底面
１０５ｂ 側面
１０６ 第２の開口部
１０６ａ 底面
１０６ｂ 側面
１１０ 第１の埋込電極
１１０ａ 底
１１１ バリアシードメタル層
１２０ 第２の埋込電極
１２０ａ 底
１２１ バリアシードメタル層
１３１ 第１の誘電体膜
１３２ 第２の誘電体膜
１３３ 第３の誘電体膜
２１０ 第１の電極
２１１ 第１の接続電極
２２０ 第２の電極
２２１ 第２の接続電極
Claims (8)
- 基体と、
一方の面より前記基体に埋め込まれた第１の埋込電極と、
他方の面より前記基体に埋め込まれた第２の埋込電極と、
前記第２の埋込電極の底に形成された第１の誘電体膜と、
前記第１の埋込電極の底に形成された第２の誘電体膜と、
前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、
を有することを特徴とする容量素子。 - 前記第１の誘電体膜は、前記一方の面に露出しており、
前記第２の誘電体膜は、前記他方の面に露出していることを特徴とする請求項１に記載の容量素子。 - 前記第１の埋込電極は複数形成されており、
前記第２の埋込電極は複数形成されており、
複数の前記第１の埋込電極は、前記一方の面に形成された第１の接続電極により接続されて第１の電極を形成しており、
複数の前記第２の埋込電極は、前記他方の面に形成された第２の接続電極により接続されて第２の電極を形成しており、
前記第１の誘電体膜は、前記第２の埋込電極と前記第１の電極との間に形成されており、
前記第２の誘電体膜は、前記第１の埋込電極と前記第２の電極との間に形成されていることを特徴とする請求項１に記載の容量素子。 - 前記第１の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする請求項１から３のいずれかに記載の容量素子。
- 前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする請求項１から４のいずれかに記載の容量素子。
- シリコン基板の一方の面の上に、第２の誘電体膜となる酸化シリコン層、シリコン層が順に積層して形成されている基板の前記シリコン層に、第１の開口部を形成する工程と、
前記シリコン層の表面を酸化することにより、第１の誘電体膜を形成し、前記第１の開口部の側面の前記シリコン層を酸化することにより、第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
他方の面より、前記シリコン層が残存している領域の前記酸化シリコン層及びシリコン層を除去し第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。 - シリコン基板の一方の面に第１の開口部を形成する工程と、
シリコンを酸化することにより、前記シリコン基板の一方の面に第１の誘電体膜を形成し、前記第１の開口部の底面に第２の誘電体膜を形成し、前記第１の開口部の側面に第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
前記シリコン基板の他方の面よりシリコン基板を除去し、前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜を露出させ、前記第１の誘電体膜が形成されている面を底面とし、前記第３の誘電体膜が形成されている面を側面とする第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。 - 前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする請求項６または７に記載の容量素子の製造方法。
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