JP6012763B2 - 基板貫通ビアを集積回路の中間工程層に組み込むこと - Google Patents
基板貫通ビアを集積回路の中間工程層に組み込むこと Download PDFInfo
- Publication number
- JP6012763B2 JP6012763B2 JP2014552358A JP2014552358A JP6012763B2 JP 6012763 B2 JP6012763 B2 JP 6012763B2 JP 2014552358 A JP2014552358 A JP 2014552358A JP 2014552358 A JP2014552358 A JP 2014552358A JP 6012763 B2 JP6012763 B2 JP 6012763B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- insulating layer
- tsv
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 112
- 238000000034 method Methods 0.000 title description 107
- 230000008569 process Effects 0.000 title description 82
- 239000004065 semiconductor Substances 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- 238000004891 communication Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 289
- 238000005498 polishing Methods 0.000 description 37
- 238000005530 etching Methods 0.000 description 23
- 238000007517 polishing process Methods 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 238000000151 deposition Methods 0.000 description 12
- 239000000126 substance Substances 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 238000005429 filling process Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 230000015654 memory Effects 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 7
- 150000004706 metal oxides Chemical class 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000011231 conductive filler Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007787 long-term memory Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000006403 short-term memory Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
関連出願
本出願は、Ｖ．Ｒａｍａｃｈａｎｄｒａｎらの名義の２０１２年１月１３日に出願された米国仮特許出願第６１／５８６，４６３号および２０１２年７月１３日に出願された米国仮特許出願第６１／６７１，６０７号の利益を主張し、上記の仮出願の開示は、参照により全体が本明細書に明示的に組み込まれる。
本出願は、Ｖ．Ｒａｍａｃｈａｎｄｒａｎらの名義の２０１２年１月１３日に出願された米国仮特許出願第６１／５８６，４６３号および２０１２年７月１３日に出願された米国仮特許出願第６１／６７１，６０７号の利益を主張し、上記の仮出願の開示は、参照により全体が本明細書に明示的に組み込まれる。
本開示は一般に、集積回路（ＩＣ）に関する。より詳細には、本開示は、基板貫通ビア（ＴＳＶ）を先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードにおける中間工程層に組み込むことに関する。
集積回路（ＩＣ）の半導体製造のプロセスフローは、基板工程（ＦＥＯＬ： ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）、中間工程（ＭＯＬ： ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ）、および配線工程（ＢＥＯＬ： ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）を含み得る。ＦＥＯＬプロセスは、ウェハ作製、分離、ウェル形成、ゲートパターニング、スペーサ、エクステンションおよびソース／ドレインインプラント、シリサイド形成、ならびにデュアルストレスライナー形成を含み得る。ＭＯＬプロセスは、ゲートコンタクト形成を含み得る。ＢＥＯＬプロセスは、ＦＥＯＬおよびＭＯＬプロセス中に作成された半導体デバイスを相互接続するための一連のウェハ加工ステップを含み得る。成功を収めている現代の半導体チップ製品の製造および認定には、採用される材料とプロセスの間の相互作用が伴う。とりわけ、ＭＯＬプロセスにおけるゲートコンタクト形成は、特にリソグラフィパターニングに関して、プロセスフローのますます困難な部分となっている。
半導体ノードが進歩する（すなわち、ノードがより小さくなり、製造方法が高度化する）につれて、ＴＳＶ（基板貫通ビア）をＭＯＬ層に組み込むことがより難しくなる。中間工程層は、半導体デバイストランジスタまたは他の同様の能動デバイスに近接したＭＯＬコンタクトまたは他の層を含むことができるが、これに限定されない。一般にＭＯＬ層は厚さが薄いので、デバイストランジスタに対しＭＯＬ層が近接することで、ＴＳＶを首尾よく組み込むための狭いプロセスウィンドウがもたらされる。その結果、ＴＳＶ組み込みプロセスによって生じるダイ／ウェハの厚さのばらつきは、ＴＳＶプロセスが半導体デバイスの本体を貫通する縦接続を生成するので、ＭＯＬ層に、より重大な問題となる。その上、ＴＳＶのサイズスケーリング能力が限られているため、さらにＭＯＬ層に対するばらつきの影響が増大する。
ダイおよびウェハの厚さのばらつきに寄与するＴＳＶプロセスの１つは、ＴＳＶ化学機械研磨（ＣＭＰ）のオーバー研磨である。オーバー研磨は、ＴＳＶ充填プロセスによってウェハ上に配置された（膜を含む）すべての層を完全に除去するために行われる。特に、ＴＳＶ充填プロセスによってウェハ上に配置される層は、ウェハのＭＯＬ層上に形成され得る。不都合なことに、オーバー研磨によるウェハからの層除去により、特に２０ナノメータ（２０ｎｍ）以下のプロセスについて、ＭＯＬ層の厚さがさらに薄くなるおそれがある。
本開示の一態様では、組み込まれた基板貫通ビア（ＴＳＶ）を有する半導体ウェハが説明される。半導体ウェハは基板を備える。誘電体層は、基板の第１の側に形成され得る。基板貫通ビアは、誘電体層および基板を貫通して延びることができる。基板貫通ビアは、導電材料および絶縁層を含むことができる。絶縁層は、導電材料を少なくとも部分的に囲むことができる。絶縁層は、テーパ部分を備えることができる。
本開示の一態様では、基板貫通ビア（ＴＳＶ）を先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに組み込むための方法が説明される。この方法は、基板の第１の側に形成された誘電体層を含む基板において基板貫通ビアキャビティを画成するステップを含む。この方法はまた、基板貫通ビアキャビティ内に絶縁層を堆積させるステップを含む。この方法は、絶縁層の一部分をエッチングするステップをさらに含む。エッチングするステップは、誘電体層に実質的に近接した絶縁層のテーパ部分を生成することができる。この方法はまた、基板貫通ビアキャビティ内に導電材料を堆積させるステップを含む。
本開示の一態様では、組み込まれた基板貫通ビア（ＴＳＶ）を有する半導体ウェハが説明される。半導体ウェハは基板を備える。誘電体層は、基板の第１の側に形成され得る。半導体ウェハは、誘電体層および半導体基板を通って伝導するための手段を備える。半導体ウェハはまた、伝導手段を絶縁するための手段を備える。絶縁手段は、伝導手段を囲むことができる。絶縁手段はまた、テーパ部分を備えることができる。
本開示の別の態様では、基板貫通ビア（ＴＳＶ）を先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに組み込むための方法が説明される。この方法は、半導体基板において基板貫通ビアキャビティを画成するステップを含む。この方法はまた、基板貫通ビアキャビティ内および基板貫通ビアキャビティの外側に、絶縁層を堆積させるステップを含む。この方法は、基板貫通ビアキャビティにフォトレジストを堆積させるステップをさらに含む。この方法はまた、基板貫通ビアキャビティの外側の絶縁層をエッチングするステップを含む。この方法は、基板貫通ビアキャビティを覆うフォトレジストを除去するステップをさらに含む。この方法はまた、基板貫通ビアキャビティを導電材料で充填するステップを含む。この方法は、基板貫通ビアキャビティの外側の絶縁層の化学機械オーバー研磨で中間工程層を露出させるステップをさらに含む。
本開示の一態様では、組み込まれた基板貫通ビア（ＴＳＶ）を有する半導体ウェハが説明される。半導体ウェハは半導体基板を備える。誘電体層は、半導体基板の表面に形成され得る。研磨停止層は、誘電体層の表面に形成され得る。基板貫通ビアは、研磨停止層、誘電体層、および半導体基板を貫通して延びることができる。基板貫通ビアは、導電材料および絶縁層を含むことができる。絶縁層は、導電材料を少なくとも部分的に囲むことができる。絶縁層はまた、研磨停止層の一部分を部分的に覆うこともできる。
本開示の別の態様では、組み込まれた基板貫通ビア（ＴＳＶ）を有する半導体ウェハが説明される。半導体ウェハは半導体基板を備える。誘電体層は、半導体基板の表面に形成され得る。研磨停止層は、誘電体層の表面に形成され得る。半導体ウェハは、研磨停止層、誘電体層、および半導体基板を通って伝導するための手段を備える。半導体ウェハは、伝導手段を絶縁するための手段を備える。絶縁手段は、導電材料を少なくとも部分的に囲むことができる。絶縁層はまた、研磨停止層の一部分を部分的に覆うこともできる。
上記は、以下の詳細な説明がより良く理解され得るように、本開示の特徴および技術的な利点を、かなり大まかに概説したものである。本開示のさらなる特徴および利点は、以下で説明される。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。機構と動作方法の両方に関して本開示の特性であると考えられる新規の特徴は、添付の図面と併せて考慮されれば、さらなる目的および利点とともに、以下の説明からより良く理解されよう。しかしながら、図面の各々は例示および説明のみを目的として提供され、本開示の範囲を規定するものとして意図されないことを明確に理解されたい。
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
添付の図面に関する下記の詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実施され得る唯一の構成を表すように意図されているわけではない。詳細な説明は、様々な概念の完全な理解をもたらす目的で、具体的な詳細を含んでいる。しかしながら、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避する目的で、周知の構造および構成要素がブロック図の形式で示されている。本明細書の説明では、「および／または」という用語の使用は、「包含的論理和」を表すことを意図し、「または」という用語の使用は、「排他的論理和」を表すことを意図する。
本開示の様々な態様は、基板貫通ビア（ＴＳＶ）を集積回路（ＩＣ）における中間工程層に組み込むための技法を実現する。集積回路（ＩＣ）の半導体製造のプロセスフローは、基板工程（ＦＥＯＬ： ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）プロセス、中間工程（ＭＯＬ： ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ）プロセス、および配線工程（ＢＥＯＬ： ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）プロセスを含み得る。「層」という用語は、膜を含み、特に指定のない限り、縦または横の厚さを示すものと解釈されるべきではない。本開示の一態様によれば、絶縁層は、基板貫通ビア（ＴＳＶ）の導電性部分を、ウェハの基板（たとえば、シリコン）から、またウェハの層間誘電体層から分離する。一構成では、絶縁層は、ウェハの誘電体層に実質的に近接したテーパ部分を備える。絶縁層はまた、ウェハの基板の水平長に沿って配設された実質的に一定の部分を備える。別の構成では、基板貫通ビアの絶縁層は、第１の実質的に一定の直径を有する第１の部分と、より大きな実質的に一定の直径を有する第２の部分とを有する。さらなる構成では、多層キャップが、基板貫通ビアを充填する導電材料から絶縁層を分離する。
本開示の一態様では、方向性反応性イオン（ＤＲＩ： ｄｉｒｅｃｔｉｏｎａｌ ｒｅａｃｔｉｖｅ ｉｏｎ）エッチングにより、テーパ付けされた絶縁層の部分が得られる。本開示のこの態様では、ＤＲＩエッチングにより、ＣＭＰ（化学機械研磨）の前にウェハの水平面から層の一部分を実質的に除去し、したがって、ＣＭＰオーバー研磨により除去する絶縁層の量が少なくなる。本開示のこの態様では、ＤＲＩエッチングが、ＴＳＶ形成プロセスの前にウェハの水平面上に形成される絶縁層の厚さを実質的に減らす。本開示の別の態様では、ＴＳＶ形成プロセスに続いて、ＩＣデバイスを完成するために配線工程（ＢＥＯＬ）相互接続層がウェハ上に作製される。
有利なことに、ＴＳＶ充填プロセス中にウェハ上に配置されたすべての層を除去するＣＭＰオーバー研磨は、ＤＲＩエッチングを使用することによって削減される。すなわち、ＤＲＩエッチングがウェハの水平面から層のほとんどを除去するので、（ＴＳＶ充填プロセス中に配置された）ウェハ上の残りの層を除去するために必要なＣＭＰオーバー研磨プロセスが低減する。また、ＤＲＩエッチングは、ＴＳＶの側壁内に堆積された層のいくつかを除去して、テーパが付いた絶縁層をもたらす。除去の大部分はＴＳＶの最上部付近である。ＣＭＰオーバー研磨を削減することによって、ウェハの中間工程（ＭＯＬ）層がＣＭＰオーバー研磨中により良く保存／保護される。ＴＳＶは、導電材料（たとえば金属）レベル（たとえばＢＥＯＬ相互接続層）のようにＭＯＬ層より上に挿入することも可能である。
図１Ａは、本開示の一態様による、能動デバイス１１２〜１２６を含む集積回路（ＩＣ）デバイス１００を示す断面図を示す。典型的には、ＩＣパッケージ１００は、シャロートレンチアイソレーション（ＳＴＩ）領域１０４を有する基板（たとえば、シリコンウェハ）１０２を含む。ＳＴＩ領域１０４および基板１０２の上に、層間誘電体（ＩＤＬ）層１０６がある。また、（ＦＥＯＬ）相互接続層１１０も設けられる。また、中間工程（ＭＯＬ）層１２０も設けられる。ＩＤＬ層１０６は、ＦＥＯＬ相互接続層１１０の能動デバイス１１２〜１１６、およびＭＯＬ層１２０の導電素子（たとえば、ビア）１２１〜１２８を、後の処理による損傷から保護する。この構成では、ＩＬＤ層１０６は、ＭＯＬ層１２０の導電素子１２１〜１２８間の短絡を防止するために酸化ケイ素または他の同様の材料で形成される。代替構成では、ＩＬＤ層１０６は低誘電率誘電体または他の同様の材料である。
図１Ａに示すように、ＴＳＶキャビティ１３４は、本開示の一態様による１つまたは複数の絶縁層およびＴＳＶ（基板貫通ビア）導電材料を収容するために拡大された寸法（たとえば、１０〜１００ミクロンの深さ）を有する。図１Ａに示すように、研磨ストップ層１３０を、ＩＬＤ層１０６の表面上、および導電素子１２１〜１２８を含むＭＯＬ層１２０の表面上に堆積した後、リソグラフィが、最終的なＴＳＶの実際の導電性部分より若干大きいＴＳＶキャビティ１３４を画成する（図４および図５参照）。この構成では、ＴＳＶのサイズは１マイクロメートル（μｍ）〜２０マイクロメートル程度である。さらに、研磨停止層１３０は、炭化ケイ素、窒化ケイ素、ＳｉＣＯＮ、または他の同様の保護材料で形成されてよい。
図１Ａは、本開示の一態様による絶縁層１４０を示す。この構成では、エッチングおよび／またはリソグラフィプロセスが、ＩＬＤ層１０６、および基板１０２のＳＴＩ領域１０４をエッチングする。このプロセスがＴＳＶキャビティ１３４を形成する。エッチングの完了後、絶縁堆積により、研磨停止層１３０、側壁、およびＴＳＶキャビティ１３４の底部上に絶縁層１４０が形成される。保護誘電体層１４０は、非フッ素化石英ガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、窒化ケイ素、または酸化物層もしくは電気的絶縁膜を形成するための他の同様の前駆体の層として形成されてよい。絶縁層１４０は、２０〜１０００ナノメートル（ｎｍ）の範囲の厚さを有することができる。
図１Ｂおよび図１Ｃは、本開示の一態様による絶縁層１４０上に配設されたフォトレジスト１８０を含む、図１ＡのＩＣデバイスを示す断面図を示す。典型的には、フォトレジスト１８０は、研磨停止層１３０上に形成される絶縁層１４０の上面に堆積される。この構成では、フォトレジスト１８０は、ＴＳＶキャビティ１３４内の絶縁層１４０上にも堆積される。フォトレジスト１８０の薄層が、この構成ではＴＳＶ１３４の側壁の上部分に堆積される。
図１Ｃは、研磨停止層１３０上に形成された絶縁層１４０の上部水平面に堆積されたフォトレジスト１８０の部分を除去するためのエッチバックプロセス（たとえば、Ｏ２プラズマプロセス）を示す。この構成では、ＴＳＶキャビティ１３４の底部の絶縁層１４０上に形成されたフォトレジスト１８０の部分が完全には除去されない。この構成では、ＴＳＶキャビティ１３４の側壁の上部分のフォトレジスト１８０は完全に除去される。本開示のこの態様では、フォトレジスト１８０が、ＴＳＶキャビティ１３４の底部分上に堆積された絶縁層１４０の部分を保護する。この構成では、ＴＳＶキャビティ１３４の底部分上に堆積された完全な絶縁層１４０が、ＴＳＶ１３４内の導電性充填材料（図３Ａ〜図６Ｂ）と基板１０２との間の接触を防止する。
図２Ａは、本開示の一態様によるＴＳＶキャビティ１３４内に形成された絶縁層１４０のテーパ部分１４２を含む、ＩＣデバイス２００を示す断面図を示す。図２Ａに示すように、絶縁層１４０の方向性反応性イオン（ＤＲＩ）エッチング１３６が行われる。ＤＲＩエッチング１３６は、研磨停止層１３０上に形成された絶縁層１４０の部分を削減して、削減された絶縁層１４６をもたらす。その上、この構成では、ＤＲＩエッチング１３６は、図２Ａに示すようにテーパ付けされている、側壁上に形成された絶縁層１４０の部分をもたらす。言い換えれば、ＴＳＶの側壁上に形成された絶縁層１４０の最上部分（すなわち、ＤＲＩエッチングプロセスに最も近接したＴＳＶの側壁上の絶縁層１４０の部分）が、ＴＳＶの側壁上に形成された絶縁層１４０の下方部分と比べて減少した水平幅を有する。絶縁層１４０の一部分の水平幅の減少は、段階的または漸減的である。
ＴＳＶキャビティ１３４の上部の絶縁層１４０のテーパ部分１４２のテーパ形状は、ＴＳＶの上部の鋭角隅部の高電界を低減し得る。絶縁層１４０の（たとえば、垂直軸に沿った）テーパ部分１４２の長さは、トランジスタ技術に応じて決定され得る基板１０２内へ延びるデバイス（たとえば、能動デバイス１１２〜１１６）の深さに基づく。ＤＲＩエッチング１３６が、絶縁層１４０の（たとえば、テーパ付けされない、減少しない）一定部分１４４に大きく影響しないことは理解されよう。その上、フォトレジスト１８０は、ＤＲＩエッチング２３６中にＴＳＶキャビティ１３４の底部上の絶縁層１４０の部分を保護する。
図２Ｂは、テーパ付けされている絶縁層１４０の部分をもたらす絶縁層のＤＲＩエッチングを示す、ＩＣデバイス２００の断面図を示す。この例示的な構成では、図１Ｂ、図１Ｃ、および図２Ａに示した例示的な構成で設けられたフォトレジスト１８０が設けられない。言い換えれば、図２Ｂの例示的な構成は、図２Ａの例示的な構成が得られたプロセスに類似するプロセスによって得られるが、フォトレジスト層１８０を追加するプロセスが省かれている。ＴＳＶキャビティ１３４の底部に位置する絶縁層１４０を保護するためのフォトレジスト層がないので、絶縁層１４０のその部分は、ＤＲＩエッチング１３６によって削減される。いくつかの構成では、ＤＲＩエッチング１３６のプロセスパラメータが、ＤＲＩエッチング１３６がＴＳＶキャビティ１３４の底部に到達するのを防止するように調整される。これらの構成では、ＴＳＶキャビティ１３６の底部の絶縁層１４０は、フォトレジスト１８０の堆積なしに保護される。
図２Ａおよび図２Ｂに示すように、ＤＲＩエッチング１３６プロセスは、ＴＳＶキャビティ１３４の外側の基板１０２上の水平領域から絶縁層の一部を除去する。図２Ｂでは、ＴＳＶキャビティ１３４の内側の絶縁層１４０の一部も除去される。図２Ａおよび図２Ｂに示すように、削減された絶縁層１４６は、ＣＭＰオーバー研磨の削減を可能にする。その後、ＣＭＰオーバー研磨が行われて、残りの削減された絶縁層１４６および研磨停止層１３０を除去し、中間工程プロセスによって形成されたＭＯＬ層１２０の導電素子１２１〜１２８を露出する。本開示のこの態様では、削減された絶縁層１４６をエッチングすることで生じる誤り（すなわち、ＭＯＬ層の潜在的除去）が、より厚い層をエッチングすることで生じる潜在的誤りより小さいので、ＣＭＰオーバー研磨の削減によって、基板１０２のＭＯＬ層１２０に対する影響が減少する。
図２Ｃは、本開示の一態様による絶縁層１４０上の多層キャップ層２５０の形成を示す、図２ＢのＩＣデバイス２００の断面図を示す。典型的には、キャップ堆積が、絶縁層１４０上に多層キャップ層２５０を形成する。多層キャップ層２５０は、ＤＲＩエッチング１３６が後続する第１のキャップ層２５２の堆積によって形成され得る。ＤＲＩエッチング１３６は、削減された絶縁層１４６上に形成された第１のキャップ層２５２の部分を削減する。この構成では、ＤＲＩエッチング１３６は、テーパ付けされている（側壁上に形成された）第１のキャップ層２５２の部分がもたらす。すなわち、ＴＳＶの側壁上に形成された第１のキャップ層２５２の最上部分（すなわち、ＤＲＩエッチングプロセスに最も近接したＴＳＶの側壁上の第１のキャップ層２５２の部分）が、ＴＳＶの側壁上に形成された第１のキャップ層２５２の底部分と比べて減少した水平幅を有する。第１のキャップ層２５２の一部分の水平幅の減少は、段階的または漸減的である。
図２Ｃにさらに示されるように、キャップ堆積およびＤＲＩエッチングが第２のキャップ層２５４を形成するように繰り返される。この構成では、ＴＳＶの側壁上に形成された第２のキャップ層２５４の最上部分が、ＴＳＶの側壁上に形成された第１のキャップ層２５２の底部分と比べて減少した水平幅を有する。多層キャップ層２５０は、２つの層を有するように示されているが、単一膜を含む任意の数の層を備えることができる。さらに、多層キャップ層２５０は、テーパ部分を含むように示されているが、ＤＲＩエッチング１３６を省略して一定の水平幅で形成されてもよい。多層キャップ層２５０は、酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、ポリイミド、もしくは同様の他の絶縁膜、または窒化チタン、窒化タンタル、タングステン、タンタル、もしくは他の同様の導電性膜を含むがこれらに限定されない、誘電体膜または導電性膜の複数の層を使用して形成され得る。多層キャップ層２５０は、２〜１０００ナノメートル（ｎｍ）の範囲の厚さを有することができる。
図３Ａは、本開示の一態様によるＴＳＶバリアシードおよび導電材料充填プロセスの後の図２ＢのＩＣデバイス２００を示す断面図を示す。図３Ａに示すように、ＩＣデバイス３００は、ＩＣデバイス２００上に導電材料３３８を堆積するためのＴＳＶバリアシードおよび導電材料充填プロセスを受ける。図３Ａに示す導電材料３３８は、削減された絶縁層１４６を覆い、またＴＳＶキャビティ１３４を充填する。絶縁層１４０のテーパ部分１４２および一定部分１４４は、ＴＳＶキャビティ１３４内の充填材料が基板１０２に接触するのを防止する。導電材料３３８は、銅、タングステン、または他の同様の導電材料を含み得るが、これらに限定されない。図示されていないが、フォトレジストは、ＴＳＶキャビティ１３４の底部分に位置する絶縁層１４０の部分上に残る場合、あるいはＴＳＶキャビティ１３４を導電材料で充填する前に除去される場合がある。
図３Ｂは、本開示の一態様によるＴＳＶバリアシードおよび銅充填プロセスの後の図２ＣのＩＣデバイス２００を示す断面図を示す。図３Ｂに示すように、ＩＣデバイス３００は、ＩＣデバイス２００上に導電材料３３８を堆積するためのＴＳＶバリアシードおよび導電材料充填プロセスを受ける。図３Ａに示す導電材料３３８は、削減された絶縁層１４６上の多層キャップ層２５０を覆い、また、絶縁層１４０上の第１のキャップ層２５２および第２のキャップ層２５４を含むＴＳＶキャビティ１３４を充填する。
図４Ａは、本開示の一態様による図３ＡのＩＣデバイス３００に化学機械研磨（ＣＭＰ）プロセス４７０が適用された後のＩＣデバイス４００を示す断面図を示す。図４Ａに示すように、ＣＭＰプロセス４７０は、基板１０２の表面から導電材料３３８を除去する。たとえば、ＣＭＰプロセス４７０は、図３Ａに示した研磨停止層１３０上に位置する導電材料３３８を除去する。図４Ａに示すように、削減された絶縁層１４６および研磨停止層１３０は、ＣＭＰプロセス４７０後に基板１０２の表面上に残る。これらの層は、たとえば、図５Ａに示すように、ＣＭＰオーバー研磨プロセッサによって除去される。
図４Ｂは、本開示の一態様による図３ＢのＩＣデバイス３００に化学機械研磨（ＣＭＰ）プロセス４７０が適用された後のＩＣデバイス４００を示す断面図を示す。図４Ｂに示すように、ＣＭＰプロセス４７０は、基板１０２の表面から導電材料３３８を除去する。たとえば、ＣＭＰプロセス４７０は、図３Ｂに示したような削減された絶縁層１４６上の多層キャップ層２５０上に位置する導電材料３３８を除去する。図４Ｂに示すように、多層キャップ層２５０の削減された部分、削減された絶縁層１４６、および研磨停止層１３０は、ＣＭＰプロセス４７０後に基板１０２の表面上に残る。これらの層は、たとえば、図５Ｂに示すように、ＣＭＰオーバー研磨プロセッサによって除去される。
図５Ａは、本開示の一態様による絶縁層１４０によって囲まれたＴＳＶ５６０を含む、ＩＣデバイス５００を示す断面図を示す。図５Ａに示すように、ＣＭＰオーバー研磨プロセス５８０は、基板１０２の表面５０４上の層の残りの部分を除去して、ＭＯＬ層１２０の導電素子１２１〜１２８を露出する。たとえば、ＣＭＰオーバー研磨プロセス５８０は、基板１０２のＭＯＬ層１２０の導電素子１２１〜１２８に損傷を与えずに、削減された絶縁層１４６および研磨停止層１３０（図４Ａ参照）を除去する。すなわち、ＣＭＰオーバー研磨プロセス５８０の期間がより短く、したがって、図２Ａ〜図４Ｂに示すような削減された絶縁層１４６による基板１０２の下層のＭＯＬ層１２０に対する影響がより小さい。
図５Ａに示すように、ＣＭＰオーバー研磨プロセス５８０がＴＳＶ５６０の形成を完了すると、ＴＳＶ５６０では、その導電材料の直径が、ＴＳＶキャビティ１３４内の絶縁層１４０のテーパ部分１４２および一定部分１４４に応じて異なっている。典型的には、ＣＭＰオーバー研磨プロセス５８０は、図６Ａに示すように、配線工程相互接続層の形成に備えて、削減された絶縁層１４６および研磨停止層１３０（図４Ａ参照）を除去するために行われる。本開示のこの態様では、基板１０２は、ＩＬＤ層１０６からＴＳＶ５６０を露出するためのプロセス（たとえば、研削）を受ける。
図５Ｂは、本開示の一態様によるＩＣデバイス５００の能動面近くでテーパ部分を有する絶縁層１４０上の多層キャップ層２５０によって囲まれたＴＳＶ５６０を有する、図４ＣのＩＣデバイス４００を示す断面図を示す。典型的には、ＣＭＰオーバー研磨プロセス５８０は、図６Ｂに示すように、配線工程相互接続層の形成に備えて、多層キャップ層２５０、削減された絶縁層１４６および研磨停止層１３０（図４Ｂ参照）を除去するために行われる。
図６Ａは、本開示の一態様による相互接続層を作製するために使用される配線工程（ＢＥＯＬ）プロセスの後のＩＣデバイス６００を示す断面図を示す。典型的には、ＴＳＶ処理が完了した後、相互接続層６９０がＢＥＯＬプロセスによって基板１０２上に作製され、ＩＣデバイス６００の形成が完了する。この構成では、相互接続層６９０は、コンタクトレベルを含むように形成される。追加または代替の相互接続層がＢＥＯＬプロセスによって形成されてもよい。相互接続層６９０は、ＩＣデバイス６００を別のＩＣデバイス（図示せず）に電気的および／または熱的に結合する機構を提供する。
図６Ｂは、ＩＣデバイス６００を形成するための配線工程（ＢＥＯＬ）スタック作製の後の図５ＢのＩＣデバイス５００を示す断面図を示す。この構成では、ＩＣデバイス６００は、本開示の一態様によるＩＣデバイス５００の能動面近くでテーパ部分を有する絶縁層１４０上の多層キャップ層２５０によって囲まれたＴＳＶ５６０を備える。相互接続層６９０は、ＩＣデバイス６００を別のＩＣデバイス（図示せず）に電気的および／または熱的に結合する機構を提供する。
図７は、本開示の一態様による、基板貫通ビア（ＴＳＶ）を介して先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに組み込むための方法７００を示すブロック図である。ブロック７１０で、ＴＳＶキャビティ１３４が、たとえば、図１Ａ〜図５Ｂに示すように、基板、および基板上の誘電体層（たとえば、層間誘電体層（ＩＬＤ））を介して画成される。本明細書ではシリコン基板について述べているが、ガラス、サファイア、または任意の他の適切な材料を含む他の基板材料も企図される。ブロック７１２では、絶縁層が、たとえば、図１Ａ〜図１Ｃに示すように、ＴＳＶキャビティ内および研磨停止層上に堆積される。
図７を再び参照すると、ブロック７１４では、絶縁層が、能動デバイスの上方に位置する絶縁層の部分（たとえば、停止研磨層上に位置する絶縁層の部分が除去される）を除去するためにエッチングされる。エッチングにより、テーパされている絶縁層の部分がもたらされる。たとえば、図２Ａおよび図２Ｂに示すように、絶縁層１４０の方向性反応性イオン（ＤＲＩ）エッチングが、ＴＳＶキャビティ１３４の側壁上の絶縁層１４０のテーパ部分１４２を生成する。ブロック７１６では、たとえば、図２Ａ〜図５Ｂに示すように、ＴＳＶキャビティ１３４が導電材料によって充填される。本明細書では銅充填材について述べているが、他の導電材料も企図される。
一構成では、ＩＣデバイス６００が、誘電体層および基板を通って伝導するための手段を備える。伝導手段は、導電性充填材料を有する。本開示の一態様では、伝導手段は、伝導手段によって列挙される機能を実行するように構成された図５Ａ〜図６ＢのＴＳＶ５６０である。一構成では、ＩＣデバイス６００はまた、基板から伝導手段を絶縁するための手段を備える。絶縁するための手段は、導電材料を囲むことができ、ＩＬＤ層に実質的に近接したテーパ部分を備える。本開示の一態様では、絶縁手段は、絶縁手段によって列挙される機能を実行するように構成された図４Ａ〜図６Ｂのテーパ部分１４２および一定部分１４４を含む絶縁層１４０である。別の態様では、上記の手段は、上記の手段によって列挙される機能を実行するように構成されたデバイスまたは任意の層であってよい。
図８は、別のプロセスが採用されるＩＣデバイス８００を示す断面図を示す。本開示の一態様によれば、絶縁層の堆積の後、フォトレジスト８７０が、ＴＳＶキャビティ８３４内に、またＴＳＶキャビティ８３４を覆って形成される。別の構成では、フォトレジストは、ＴＳＶキャビティ８３４を部分的に充填することができる。図８に示すように、絶縁層８４０とＴＳＶキャビティ８３４上のフォトレジスト８７０とのエッチング８３６が行われる。エッチング８３６プロセスは、フォトレジスト８７０下ではない絶縁層８４０の一部（たとえば、図９に示すようなＴＳＶキャビティ８３４の外側の絶縁層）を除去する。ＴＳＶキャビティ８３４の側壁上の絶縁層８４０は、フォトレジスト８７０によって保護される。
図９は、本開示の一態様による削減された絶縁層９４６を形成する、図８に示したような絶縁層８４０の部分的エッチングおよびフォトレジスト８７０の除去の後のＩＣデバイス９００を示す断面図を示す。図９に示すように、ＴＳＶキャビティ８３４内ではない絶縁層が基板１０２の表面上で削減されて、削減された絶縁層９４６を形成する。本開示の一態様では、削減された絶縁層９４６により、削減された絶縁層９４６および研磨停止層１３０を基板１０２の表面から除去するときにＣＭＰオーバー研磨の削減が可能になる。本開示のこの態様では、ＣＭＰオーバー研磨の削減により、基板１０２の中間工程（ＭＯＬ）層１２０の導電素子１２１〜１２８に対する影響が限定される。
図１０は、本開示の一態様によるＴＳＶバリアシードおよび導電材料充填プロセスの後のＩＣデバイス１０００を示す断面図を示す。図１０に示すように、ＴＳＶバリアシードおよび導電材料充填プロセスは、ＴＳＶキャビティ８３４を導電材料３３８で充填する。図示の例では、導電材料３３８は、削減された絶縁層９４６上にも形成される銅である。絶縁層８４０は、ＴＳＶキャビティ８３４内の導電材料３３８が基板１０２に接触するのを防止する。充填材料は、銅、タングステン、または他の同様の導電材料を含み得るが、これらに限定されない。
図１１は、本開示の一態様による化学機械研磨（ＣＭＰ）プロセス１１６０の後のＩＣデバイス１１００を示す断面図を示す。図１１に示すように、ＣＭＰプロセス１１６０は、基板１０２の表面から導電材料３３８を除去する。図１１に示すように、削減された絶縁層９４６および研磨停止層１３０は、基板１０２の表面上に残る。これらの層は、たとえば、図１２に示すように、ＣＭＰオーバー研磨プロセスによって除去される。
図１２は、本開示の一態様による絶縁層８４０によって囲まれたＴＳＶ１２５０を含む、図１１のＩＣデバイス１２００を示す断面図を示す。図１２に示すように、ＣＭＰオーバー研磨プロセス１２７０は、基板１０２の表面１２０４上の絶縁層の残りの部分を除去する。典型的には、ＣＭＰオーバー研磨プロセス１２７０は、基板１０２のＭＯＬ部分に損傷を与えずに、削減された絶縁層９４６および研磨停止層１３０（図１１参照）を除去する。すなわち、ＣＭＰオーバー研磨プロセス１２７０はより短く、したがって、図９〜図１１に示すような削減された絶縁層９４６による基板１０２のＭＯＬ層１２０の導電素子１２１〜１２８に対する影響がより小さい。
図１２に示すように、ＣＭＰオーバー研磨プロセス１２７０はＴＳＶ１２５０の形成を完了し、ＴＳＶ１２５０は、ＴＳＶキャビティ８３４の上へまたＩＬＤ層１０６上に延びるＴＳＶ部分１２５２を含む。典型的には、研磨停止部分１２３２、およびＴＳＶ１２５０の絶縁層部分１２４８は、ＴＳＶキャビティ８３４の外へ延びる。ＣＭＰオーバー研磨プロセス１２７０は、たとえば、図６Ａに示したようなＢＥＯＬプロセスを通して形成される相互接続層の形成に備えて、削減された絶縁層９４６および研磨停止層１３０（図１１参照）を、基板１０２の表面１２０４から除去する。
図１３は、本開示の一態様による、基板貫通ビア（ＴＳＶ）を介して先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに組み込むための方法１３００を示すブロック図である。ブロック１３１０で、ＴＳＶキャビティ８３４が、たとえば、図８〜図１２に示すように、基板およびＩＬＤを介して画成される。本明細書ではシリコン基板について述べているが、他の適切な材料も企図される。ブロック１３１２では、絶縁層が、たとえば、図８に示すように、ＴＳＶキャビティ内および研磨停止層上に堆積される。
図１３を再び参照すると、ブロック１３１４では、半導体基板がパターニングされて、基板貫通ビアキャビティだけを覆うフォトレジストを堆積させる。たとえば、図８に示すように、フォトレジスト８７０は、ＴＳＶキャビティ８３４の上へ、およびＴＳＶキャビティ３８４の側壁上に位置する絶縁層８４０を覆って形成される。ブロック１３１６では、ＴＳＶキャビティの外側の絶縁層の部分がエッチングされて、削減された絶縁層部分を形成する。たとえば、図９に示すように、エッチングが絶縁層８４０の一部分を除去して、削減された絶縁層９４６を形成する。ブロック１３１８では、ＴＳＶキャビティを覆うフォトレジストが除去される。ブロック１３２０では、たとえば、図１０に示すように、ＴＳＶキャビティ８３４が導電材料８３８によって充填される。
図１３を再び参照すると、ブロック１３２２では、化学機械オーバー研磨がウェハの表面に対して行われて、ＭＯＬプロセスによって生成された層を露出する。化学機械オーバー研磨は、図１１および１２に示すように、ウェハの基板の表面から、導電材料、絶縁層、および研磨停止層を除去する。たとえば、図１１に示すように、導電材料、バリアシード、およびＣＭＰプロセス１１６０のエッチング停止が行われる。図１２に見られるように、ＣＭＰオーバー研磨プロセス１２７０が行われ、絶縁層部分１２４８、研磨停止部分１２３２、およびＴＳＶ１２５０のＴＳＶ部分１２５２が残り、ＴＳＶキャビティ８３４の外側に突き出る。
一構成では、ＩＣデバイス１２００が、研磨停止層、層間誘電体（ＩＤＬ）層、および基板を通って伝導するための手段を備える。伝導手段は導電材料を有する。本開示の一態様では、伝導手段は、伝導手段によって列挙される機能を実行するように構成された図１２の基板貫通ビア１２５０である。一構成では、ＩＣデバイス１２００はまた、半導体基板から伝導手段を絶縁するための手段を備える。この絶縁するための手段は、導電材料を囲み、研磨停止層の一部分を部分的に覆うことができる。本開示の一態様では、絶縁手段は、絶縁手段によって列挙される機能を実行するように構成された図１２の研磨停止部分１２３２および絶縁層部分１２４８を含む絶縁層８４０である。別の態様では、上記の手段は、上記の手段によって列挙される機能を実行するように構成されたデバイスまたは任意の層であってよい。
図１４は、本開示の構成が有利に採用され得る例示的なワイヤレス通信システム１４００を示すブロック図である。例示のために、図１４は、３つの遠隔ユニット１４２０、１４３０および１４５０、ならびに２つの基地局１４４０を示す。ワイヤレス通信システムがこれよりも多くの遠隔ユニットおよび基地局を有してもよいことが認識されよう。遠隔ユニット１４２０、１４３０、および１４５０は、ＩＣデバイス１４２５Ａ、１４２５Ｂ、および１４２５Ｃを備え、これらのＩＣデバイスは、テーパ付けされた絶縁層／付加的研磨停止部分／絶縁層部分を有する本開示の基板貫通ビア（ＴＳＶ）を備える。基地局、スイッチングデバイス、およびネットワーク機器を含む、ＩＣを含む任意のデバイスは、本明細書で開示するテーパ付けされた絶縁層／追加的研磨停止部分／絶縁層部分によって囲まれたＴＳＶも含み得ることが認識されよう。図１４は、基地局１４４０から遠隔ユニット１４２０、１４３０および１４５０への順方向リンク信号１４８０、ならびに遠隔ユニット１４２０、１４３０および１４５０から基地局１４４０への逆方向リンク信号１４９０を示す。
図１４では、遠隔ユニット１４２０は携帯電話として示され、遠隔ユニット１４３０はポータブルコンピュータとして示され、遠隔ユニット１４５０はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示される。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであり得る。図１４は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的に示されたユニットには限定されない。本開示の態様は、テーパ付けされた絶縁層／追加的研磨停止部分／絶縁層部分によって囲まれたＴＳＶを含む任意のデバイスにおいて好適に採用され得る。
ファームウェアおよび／またはソフトウェアの実装形態の場合、これらの方法を、本明細書に記載された機能を実行するモジュール（たとえば、プロシージャ、関数など）で実装することができる。本明細書に記載された方法を実装する際に、命令を有形に具現化する任意の機械可読媒体を使用することができる。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行され得る。メモリは、プロセッサユニット内に実装されてよく、またはプロセッサユニットの外部に実装されてよい。本明細書で使用される場合、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかの種類を指し、メモリのいかなる特定の種類またはいかなる特定の数にも、あるいはメモリが記憶される媒体のいかなる特定の種類にも限定されない。
本開示およびその利点が詳細に記載されたが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが反転した場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書に記載されたプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者が本開示から容易に諒解するように、本明細書に記載された対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、既存または今後開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをそれらの範囲内に含むものとする。
１００ ＩＣデバイス
１０２ 基板
１０４ ＳＴＩ領域
１０６ ＩＤＬ層
１１０ ＦＥＯＬ相互接続層
１２０ ＭＯＬ層
１３０ 研磨ストップ層
１１２ 能動デバイス
１１４ 能動デバイス
１１６ 能動デバイス
１２１ 導電素子
１２２ 導電素子
１２４ 導電素子
１２６ 導電素子
１２８ 導電素子
１３４ ＴＳＶキャビティ
１３６ ＤＲＩエッチング
１４０ 絶縁層
１４２ テーパ部分
１４４ 一定部分
１４６ 削減された絶縁層
１５２ テーパ部分
１５４ 一定部分
２００ ＩＣデバイス
２５０ 多層キャップ層
２５２ 第１のキャップ部分
２５４ 第２のキャップ部分
３００ ＩＣデバイス
３３８ 導電材料
４００ ＩＣデバイス
４５０ ＴＳＶ
４７０ ＣＭＰプロセス
５００ ＩＣデバイス
５０４ 表面
５６０ ＴＳＶ
５８０ ＣＭＰオーバー研磨プロセス
６００ ＩＣデバイス
６９０ 相互接続層
８００ ＩＣデバイス
８３４ ＴＳＶキャビティ
８３６ エッチング
８４０ 絶縁層
８７０ フォトレジスト
９００ ＩＣデバイス
９４６ 削減された絶縁層
１０００ ＩＣデバイス
１１００ ＩＣデバイス
１１６０ ＣＭＰプロセス
１２００ ＩＣデバイス
１２３２ 研磨停止部分
１２４８ 絶縁層部分
１２５２ ＴＳＶ部分
１２７０ ＣＭＰオーバー研磨プロセス
１４００ ワイヤレス通信システム
１４２０ 遠隔ユニット
１４４０ 基地局
１４２５Ａ ＩＣデバイス
１４２５Ｂ ＩＣデバイス
１４２５Ｃ ＩＣデバイス
１４３０ 遠隔ユニット
１４５０ 遠隔ユニット
１４８０ 順方向リンク信号
１４９０ 逆方向リンク信号
１０２ 基板
１０４ ＳＴＩ領域
１０６ ＩＤＬ層
１１０ ＦＥＯＬ相互接続層
１２０ ＭＯＬ層
１３０ 研磨ストップ層
１１２ 能動デバイス
１１４ 能動デバイス
１１６ 能動デバイス
１２１ 導電素子
１２２ 導電素子
１２４ 導電素子
１２６ 導電素子
１２８ 導電素子
１３４ ＴＳＶキャビティ
１３６ ＤＲＩエッチング
１４０ 絶縁層
１４２ テーパ部分
１４４ 一定部分
１４６ 削減された絶縁層
１５２ テーパ部分
１５４ 一定部分
２００ ＩＣデバイス
２５０ 多層キャップ層
２５２ 第１のキャップ部分
２５４ 第２のキャップ部分
３００ ＩＣデバイス
３３８ 導電材料
４００ ＩＣデバイス
４５０ ＴＳＶ
４７０ ＣＭＰプロセス
５００ ＩＣデバイス
５０４ 表面
５６０ ＴＳＶ
５８０ ＣＭＰオーバー研磨プロセス
６００ ＩＣデバイス
６９０ 相互接続層
８００ ＩＣデバイス
８３４ ＴＳＶキャビティ
８３６ エッチング
８４０ 絶縁層
８７０ フォトレジスト
９００ ＩＣデバイス
９４６ 削減された絶縁層
１０００ ＩＣデバイス
１１００ ＩＣデバイス
１１６０ ＣＭＰプロセス
１２００ ＩＣデバイス
１２３２ 研磨停止部分
１２４８ 絶縁層部分
１２５２ ＴＳＶ部分
１２７０ ＣＭＰオーバー研磨プロセス
１４００ ワイヤレス通信システム
１４２０ 遠隔ユニット
１４４０ 基地局
１４２５Ａ ＩＣデバイス
１４２５Ｂ ＩＣデバイス
１４２５Ｃ ＩＣデバイス
１４３０ 遠隔ユニット
１４５０ 遠隔ユニット
１４８０ 順方向リンク信号
１４９０ 逆方向リンク信号
Claims (12)
- 基板と、
前記基板の第１の側に形成された誘電体層と、
前記誘電体層および前記基板を貫通して延びる基板貫通ビアであって、前記基板貫通ビアが導電材料および絶縁層を含み、前記絶縁層が前記導電材料を少なくとも部分的に囲み、前記絶縁層がテーパ部分を備える、基板貫通ビアと
を備え、
前記基板貫通ビアが、前記導電材料の一部分を前記絶縁層から分離するフォトレジスト層の残部をさらに備える半導体ウェハ。 - 前記絶縁層が、実質的に一定の直径を有する一定部分を備え、前記テーパ部分が変動直径を有し、前記変動直径が前記実質的に一定の直径より大きい、請求項１に記載の半導体ウェハ。
- 前記導電材料が、実質的に一定の直径を有する第１の部分と、前記テーパ部分の前記変動直径に対応して変動する直径を有する第２の部分とを備える、請求項２に記載の半導体ウェハ。
- 前記絶縁層の前記テーパ部分が、能動デバイスおよび／または受動デバイスを有する前記基板の前記第１の側に近接して配設される、請求項１に記載の半導体ウェハ。
- 前記絶縁層の前記テーパ部分が、前記基板の前記第１の側、および前記誘電体層に近接して配設される、請求項１に記載の半導体ウェハ。
- 前記基板貫通ビアが、前記導電材料を前記絶縁層から分離する多層キャップ層をさらに備える、請求項１に記載の半導体ウェハ。
- 前記半導体ウェハの一部分が、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータの内の少なくとも１つに組み込まれる、請求項１に記載の半導体ウェハ。
- 半導体基板と、
前記基板の第１の側に形成された誘電体層と、
前記誘電体層および前記基板を通って伝導するための手段と、
前記伝導手段を絶縁するための手段であって、前記伝導手段を囲み、テーパ部分を備える絶縁手段と
を備え、
前記基板貫通ビアが、前記導電材料の一部分を前記絶縁層から分離するフォトレジスト層の残部をさらに備える半導体ウェハ。 - 前記伝導手段の一部分が、
前記絶縁手段の前記テーパ部分に少なくとも部分的に基づいて直径が変動する、請求項８に記載の半導体ウェハ。 - 前記絶縁手段の前記テーパ部分が、能動デバイスおよび／または受動デバイスを有する前記基板の前記第１の側に近接して配設される、請求項８に記載の半導体ウェハ。
- 前記絶縁手段の前記テーパ部分が、前記基板の前記第１の側、および前記誘電体層に近接して配設される、請求項８に記載の半導体ウェハ。
- 前記半導体ウェハの一部分が、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータの内の少なくとも１つに組み込まれる、請求項８に記載の半導体ウェハ。
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201261586463P | 2012-01-13 | 2012-01-13 | |
| US61/586,463 | 2012-01-13 | ||
| US201261671607P | 2012-07-13 | 2012-07-13 | |
| US61/671,607 | 2012-07-13 | ||
| US13/724,038 US8975729B2 (en) | 2012-01-13 | 2012-12-21 | Integrating through substrate vias into middle-of-line layers of integrated circuits |
| US13/724,038 | 2012-12-21 | ||
| PCT/US2013/021342 WO2013106796A1 (en) | 2012-01-13 | 2013-01-12 | Integrating through substrate vias into middle-of-line layers of integrated circuits |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2015505171A JP2015505171A (ja) | 2015-02-16 |
| JP2015505171A5 JP2015505171A5 (ja) | 2015-06-18 |
| JP6012763B2 true JP6012763B2 (ja) | 2016-10-25 |
Family
ID=48779411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014552358A Active JP6012763B2 (ja) | 2012-01-13 | 2013-01-12 | 基板貫通ビアを集積回路の中間工程層に組み込むこと |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8975729B2 (ja) |
| EP (2) | EP3731265B1 (ja) |
| JP (1) | JP6012763B2 (ja) |
| KR (1) | KR101548664B1 (ja) |
| CN (1) | CN104067383B (ja) |
| ES (1) | ES2829898T3 (ja) |
| WO (1) | WO2013106796A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245790B2 (en) * | 2013-01-23 | 2016-01-26 | GlobalFoundries, Inc. | Integrated circuits and methods of forming the same with multiple embedded interconnect connection to same through-semiconductor via |
| CN104637861A (zh) * | 2013-11-11 | 2015-05-20 | 上海华虹宏力半导体制造有限公司 | 硅通孔工艺方法 |
| US20160079167A1 (en) * | 2014-09-12 | 2016-03-17 | Qualcomm Incorporated | Tie-off structures for middle-of-line (mol) manufactured integrated circuits, and related methods |
| US9620454B2 (en) * | 2014-09-12 | 2017-04-11 | Qualcomm Incorporated | Middle-of-line (MOL) manufactured integrated circuits (ICs) employing local interconnects of metal lines using an elongated via, and related methods |
| US9653399B2 (en) * | 2015-02-13 | 2017-05-16 | Qualcomm Incorporated | Middle-of-line integration methods and semiconductor devices |
| KR102411064B1 (ko) * | 2015-03-10 | 2022-06-21 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그의 제조방법 |
| US10748906B2 (en) | 2015-05-13 | 2020-08-18 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR102366804B1 (ko) | 2015-05-13 | 2022-02-25 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US9728501B2 (en) * | 2015-12-21 | 2017-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
| US9761509B2 (en) * | 2015-12-29 | 2017-09-12 | United Microelectronics Corp. | Semiconductor device with throgh-substrate via and method for fabrication the semiconductor device |
| KR102495587B1 (ko) | 2016-01-12 | 2023-02-03 | 삼성전자주식회사 | 관통 비아 구조체를 갖는 반도체 소자 |
| US10199315B2 (en) * | 2016-08-29 | 2019-02-05 | Globalfoundries Inc. | Post zero via layer keep out zone over through silicon via reducing BEOL pumping effects |
| US10049981B2 (en) * | 2016-09-08 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Through via structure, semiconductor device and manufacturing method thereof |
| US9768133B1 (en) * | 2016-09-22 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and method of forming the same |
| KR102406583B1 (ko) | 2017-07-12 | 2022-06-09 | 삼성전자주식회사 | 반도체 장치 |
| CN107958194B (zh) * | 2017-08-17 | 2021-11-19 | 柳州梓博科技有限公司 | 光电传感装置及电子设备 |
| JP7431746B2 (ja) * | 2018-10-31 | 2024-02-15 | 浜松ホトニクス株式会社 | ダマシン配線構造、アクチュエータ装置、及びダマシン配線構造の製造方法 |
| US11495559B2 (en) * | 2020-04-27 | 2022-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits |
| US11355464B2 (en) * | 2020-11-10 | 2022-06-07 | Nanya Technology Corporation | Semiconductor device structure with bottle-shaped through silicon via and method for forming the same |
| KR20220143444A (ko) | 2021-04-16 | 2022-10-25 | 삼성전자주식회사 | 반도체 칩 및 이를 포함하는 반도체 패키지 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545581A (en) | 1994-12-06 | 1996-08-13 | International Business Machines Corporation | Plug strap process utilizing selective nitride and oxide etches |
| EP0926726A1 (en) | 1997-12-16 | 1999-06-30 | STMicroelectronics S.r.l. | Fabrication process and electronic device having front-back through contacts for bonding onto boards |
| JP4322508B2 (ja) | 2003-01-15 | 2009-09-02 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| JP4878434B2 (ja) * | 2004-09-22 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7892972B2 (en) | 2006-02-03 | 2011-02-22 | Micron Technology, Inc. | Methods for fabricating and filling conductive vias and conductive vias so formed |
| US7564115B2 (en) * | 2007-05-16 | 2009-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tapered through-silicon via structure |
| US7615480B2 (en) | 2007-06-20 | 2009-11-10 | Lam Research Corporation | Methods of post-contact back end of the line through-hole via integration |
| EP2306506B1 (en) | 2009-10-01 | 2013-07-31 | ams AG | Method of producing a semiconductor device having a through-wafer interconnect |
| JP5537197B2 (ja) | 2010-03-12 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8405222B2 (en) | 2010-06-28 | 2013-03-26 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system with via and method of manufacture thereof |
-
2012
- 2012-12-21 US US13/724,038 patent/US8975729B2/en active Active
-
2013
- 2013-01-12 JP JP2014552358A patent/JP6012763B2/ja active Active
- 2013-01-12 EP EP20179789.1A patent/EP3731265B1/en active Active
- 2013-01-12 CN CN201380005315.9A patent/CN104067383B/zh active Active
- 2013-01-12 WO PCT/US2013/021342 patent/WO2013106796A1/en active Application Filing
- 2013-01-12 ES ES13703655T patent/ES2829898T3/es active Active
- 2013-01-12 EP EP13703655.4A patent/EP2803081B1/en active Active
- 2013-01-12 KR KR1020147022299A patent/KR101548664B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP2803081B1 (en) | 2020-08-12 |
| WO2013106796A1 (en) | 2013-07-18 |
| US20130181330A1 (en) | 2013-07-18 |
| CN104067383B (zh) | 2017-04-12 |
| JP2015505171A (ja) | 2015-02-16 |
| ES2829898T3 (es) | 2021-06-02 |
| EP2803081A1 (en) | 2014-11-19 |
| CN104067383A (zh) | 2014-09-24 |
| US8975729B2 (en) | 2015-03-10 |
| EP3731265A1 (en) | 2020-10-28 |
| KR101548664B1 (ko) | 2015-09-01 |
| KR20140117521A (ko) | 2014-10-07 |
| EP3731265B1 (en) | 2023-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6012763B2 (ja) | 基板貫通ビアを集積回路の中間工程層に組み込むこと | |
| JP5706055B2 (ja) | Ｔｓｖの歪緩和のための構造および方法 | |
| JP6068492B2 (ja) | 低誘電率配線層に基板貫通ビアのパターンを形成するための低誘電率誘電体保護スペーサ | |
| JP6049877B2 (ja) | 集積回路のウェハ裏面の層からの基板貫通ビアの統合 | |
| CN104733435B (zh) | 3dic互连装置和方法 | |
| US9142490B2 (en) | Integrated circuit device having through-silicon-via structure and method of manufacturing the integrated circuit device | |
| US20100164062A1 (en) | Method of manufacturing through-silicon-via and through-silicon-via structure | |
| US9583434B2 (en) | Metal line structure and method | |
| TW201739000A (zh) | 用於共用基板的電路的隔離結構 | |
| US20130140688A1 (en) | Through Silicon Via and Method of Manufacturing the Same | |
| US8692359B2 (en) | Through silicon via structure having protection ring | |
| US20170221796A1 (en) | Through-silicon via structure | |
| JP2007059826A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20150017798A1 (en) | Method of manufacturing through-silicon-via | |
| US20130200519A1 (en) | Through silicon via structure and method of fabricating the same | |
| US20130299993A1 (en) | Interconnection of semiconductor device and fabrication method thereof | |
| TW201327762A (zh) | 矽貫穿電極以及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150422 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20150422 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20150624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150629 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20150929 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160307 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20160607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160721 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160920 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6012763 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |