JP2004235454A - 多層配線層を有する半導体装置およびその製造方法 - Google Patents
多層配線層を有する半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004235454A JP2004235454A JP2003022394A JP2003022394A JP2004235454A JP 2004235454 A JP2004235454 A JP 2004235454A JP 2003022394 A JP2003022394 A JP 2003022394A JP 2003022394 A JP2003022394 A JP 2003022394A JP 2004235454 A JP2004235454 A JP 2004235454A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- multilayer wiring
- semiconductor device
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】多層配線層を有する半導体装置を製造する時間を短縮でき、且つ多層配線層の製造歩留まりを良好にすることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０上に形成される第１の多層配線層領域１０１を下地として形成し、この下地の上に貼り合せられる上部構造体として第２の多層配線領域１０２および第３の多層配線領域１０３を夫々個別に形成し、上記第１の多層配線層領域１０１上に順次第２の多層配線層領域１０２、第３の多層配線層領域１０３が貼り合せにより一体として形成されて半導体装置が完成される。
【選択図】 図１
【解決手段】半導体基板１０上に形成される第１の多層配線層領域１０１を下地として形成し、この下地の上に貼り合せられる上部構造体として第２の多層配線領域１０２および第３の多層配線領域１０３を夫々個別に形成し、上記第１の多層配線層領域１０１上に順次第２の多層配線層領域１０２、第３の多層配線層領域１０３が貼り合せにより一体として形成されて半導体装置が完成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置、特に多数の配線層を積層して構成される多層配線層を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
多層配線構造を有する半導体装置が種々用いられている。ＳＯＣ（Ｓｉｌｉｃｏｎ Ｏｎ Ｃｈｉｐ）時代が始まり、１つのチップ上にメモリー、ロジック、アナログ等、あらゆる種類のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）が搭載されたシステムＬＳＩ等が製造されるようになってきている。数種類のＩＰを取り込んで設計されるシステムＬＳＩ等のＳＯＣは、プロセス工程が複雑で長く、特に配線層の総数が１０層を越えるようなＳＯＣは非常に複雑な工程を経て長期間掛かって製造されている。しかしながら、一般にＳＯＣ製品はライフサイクルが短い事が特徴である。それ故に開発ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短期化は非常に重要である。
【０００３】
例えば、半導体基板上にトランジスタ等の半導体素子を形成し、その上層に順次配線層を堆積形成するＬＳＩにおいて、半導体基板上にトランジスタと第１層目の配線層が形成されたもの（以下、下地と称する）を試作するまで約２０日かかる。また、配線層を一層形成する為の製造時間は約５日である。つまり、上記下地の上方に、例えば１０層の配線層を形成する為には約５０日を費やすことになり、下地を合わせると製造に７０日程度掛かる事になる。
【０００４】
【発明が解決しようとする課題】
以上のように、従来の半導体装置の製造プロセス、特に多層に形成されたＳＯＣ製品の製造プロセスは複雑であり、その試作開発（ＬＯＴ）或いは製造に時間が掛かってしまうという問題があった。また、前述のように、ＳＯＣ製品はライフサイクルが短いので、試作開発に多くの時間を掛けられないといった問題もある。
【０００５】
そこで、この発明は、試作開発時間、あるいは製造時間が短く且つ歩留まりの良い、多層配線層を有する半導体装置およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、この発明の一実施形態の多層配線層を有する半導体装置の製造方法は、第１の貼り合せ面を有する少なくとも１つの下地配線層を基板上に有する下地を形成し、第２の貼り合せ面を有する少なくとも１つの上部配線層を有する少なくとも１つの上部構造体を形成し、前記第１、第２の貼り合せ面により前記上部構造体及び前記下地を所定の位置で貼り合せることを特徴としている。
【０００７】
また、この発明の他の実施形態の多層配線層を有する半導体装置は、第１の貼り合せ面を有する少なくとも１つの下地配線層を基板上に形成した下地と、前記第１の貼り合せ面と接合される第２の貼り合せ面を有する少なくとも１つの上部配線層を含む少なくとも１つの上部構造体と、を有することを特徴とする。
【０００８】
上記のような構成によれば、少なくとも１つの下地配線層を半導体基板上に有した下地を形成し、上記下地とは別に、少なくとも１つの上部配線層を含む少なくとも１つの上部構造体を形成し、上記上部構造体および下地を所定の位置で貼り合せることで、歩留まりが良く、かつ試作或いは製造時間を短縮することが可能となる。
【０００９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。尚、以下に述べる実施の形態には同様に構成された複数の配線層が含まれているが、これらの配線層において同様に機能する複数の構成要素については、例えば図１に示した参照符号６０ａ、６０ｂ、６０ｃ、…のようにアルファベットの異なる同一数字からなる符号を用い、その都度の詳細な説明を省略する。また、以下に説明する実施形態の配線は銅配線を用いるために要所には銅の拡散ストッパ膜が用いられているが、銅以外に他の金属あるいは銅を含んだ配線でも必要に応じて拡散ストッパ膜を用いることにより同様に実施できることは勿論である。
【００１０】
図１の断面図は、所定の基板１０上に下地配線層を含んで全部で１１層の配線層を形成した、この発明の一実施形態の半導体装置の全体の断面構造を示す。
【００１１】
図１に示す半導体装置は、半導体基板１０上に形成された５層の配線層からなる下地としての第１の多層配線層領域１０１と、その上に続く４層の配線層からなる第１の上部構造体としての第２の多層配線層領域１０２と、更にその上に続く２層の配線層からなる第２の上部構造体としての第３の多層配線層領域１０３と、から構成されている。
【００１２】
下地、即ち第１の多層配線層領域１０１は、半導体基板１０と、この半導体基板１０上に形成されたＭＯＳ型トランジスタ１０８、１０９および半導体基板１０の上部に形成された下地配線層としての第１の配線層１１０および同じく下地配線層としての第２〜第５の配線層１００ａ〜１００ｄを有している。
【００１３】
第１の上部構造体としての第２の多層配線層領域１０２は、第６〜第９の配線層１００ｅ〜１００ｈを有している。また、第２の上部構造体としての第３の多層配線層領域１０３は、第１０および第１１の配線層１００ｉ、１００ｊ、パッシベーション膜９０、９１および高質ガラス（Ｑｕａｌｉｔｙ Ｇｌａｓｓ）８３ｂを有している。
【００１４】
ここで、図１に示す半導体装置を形成する為に、第１の多層配線層領域１０１と、第２の多層配線層領域１０２と、第３の多層配線層領域１０３は各々、別個に形成される。その後、第１の多層配線層領域１０１と第２の多層配線層領域１０２、第２の多層配線層領域１０２と第３の多層配線層領域１０３を結合する。この結合の際には、各々を貼り合せることにより一体に結合される。
【００１５】
以下、第１の多層配線層領域１０１が形成される工程を順次説明する。
【００１６】
まず、半導体基板１０にはＰウェル１１ａと、Ｎウェル１１ｂとが形成される。半導体基板１０上部の各ウェルの境界部分には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）用の素子分離絶縁膜１２ａ、１２ｂが形成される。
【００１７】
Ｐウェル１１ａには第１のＭＯＳトランジスタ１０８、Ｎウェル１１ｂには第２のＭＯＳトランジスタ１０９が各々形成される。上記第１および第２のＭＯＳトランジスタ１０８、１０９が形成された後、これらの第１および第２のＭＯＳトランジスタ１０８、１０９を含んだ半導体基板１０の表面には薄膜の絶縁膜１８が形成される。
【００１８】
この薄膜の絶縁膜１８が形成された後、半導体基板１０の上部には、第１の配線層１１０が形成される。この第１の配線層１１０は、層間絶縁膜２０、層間膜バリア層（以下、エッチストッパと称する）２１、層間絶縁膜（ｌｏｗｋ膜）２４、エッチストッパ２５および銅拡散ストッパ膜３９を有しており、これらの膜はこの順に順次上方へ堆積されている。
【００１９】
また、第１の配線層１１０内にはコンタクト２２を有する第１の配線部１１１、配線部２１１、および独立配線２１２、２１３が層間絶縁膜２４、エッチストッパ２５内の所定の位置に形成されている。ここで、上記第１の配線部１１１のコンタクト２２の下端は、図示したように絶縁膜１８を貫通して、第１のＭＯＳトランジスタ１０８の一方のソース／ドレイン領域１７ｃと導通されるように形成されている。
【００２０】
第１の配線層１１０の上部には第２の配線層１００ａが形成される。この第２の配線層１００ａは、銅拡散ストッパ膜３９上に形成された層間絶縁膜４１ａ、エッチストッパ４２ａ、銅拡散ストッパ膜６０ａを有しており、この順に順次上方へ堆積されている。
【００２１】
また、この第２の配線層１００ａ内には第２の配線部１１２ａ、従属配線２１４ａ、独立配線２１５ａ、２１６ａが形成されている。ここで、第２の配線層１００ａ内の第２の配線１１２ａの下面は、第１の配線１１１の上面と接続されるように形成されている。また、従属配線２１４ａは配線部２１１と接続されるように形成されている。
【００２２】
第２の配線層１００ａの上層配線である第３〜第５の配線層１００ｂ〜１００ｄの構造は、上記第２の配線層１００ａと同様に形成されている。これらの第３の配線層１００ｂ乃至第５の配線層１００ｄは第２の配線層１００ａと同様に、夫々層間絶縁膜４１ｂ〜４１ｄ、エッチストッパ４２ｂ〜４２ｄ、銅拡散ストッパ膜６０ｂ〜６０ｃ、第３〜第５の配線部１１２ｂ〜１１２ｄ、従属配線２１４ｂ〜２１４ｄおよび独立配線２１５ｂ〜２１５ｄ、２１６ｂ〜２１６ｄを夫々有している。
【００２３】
ここで、第１の配線部１１１乃至第５の配線部１１２ｄは各々直線状に上方へ順次積み重ねられ、互いに導通状態となるように接続されている。なお、第５の配線層１００ｄは、これより下の他の配線層とは異なり、銅拡散ストッパ膜を有してはいない。これに付いては後で説明する。
【００２４】
このように図１に示した第１の多層配線層領域１０１の最上層はエッチストッパ４２ｄである。また、上記エッチストッパ４２ｄの表面には、第５の配線部１１２ｄ、従属配線２１４ｄ、独立配線２１５ｄ、２１６ｄの先端が露出されるように形成されている。
【００２５】
また、ここで、図示しないが、最上層のエッチストッパ４２ｄの表面には必要に応じて下地である第１の多層配線層領域１０１の内部を機械的、化学的な種々のダメージから保護するための被膜としてパッシベーション膜が形成される。このパッシベーション膜は、後で説明するように、下地である第１の多層配線層領域１０１を第２の多層配線層領域１０２と貼り合せて一体化する際に、削り取られる。これは、第６の配線層１００ｅ内部に形成されている第６の配線部１１３ｅと接続される為に第５の配線部１１２ｄの上面を剥き出しにし、且つ鏡面仕上げにする必要がある為である。
【００２６】
一方、この実施形態においては、第６の配線層１００ｅの下面は上記パッシベーション膜を用いて被膜するのではなく、高質ガラスが形成されている。この高質ガラスも貼り合せの前に除去される。これについても後述する。
【００２７】
上記第５の配線部１１２ｄの上面が例えばＣＭＰにより鏡面仕上げされて露出され、貼り合せ面が形成されたことになる。このように形成された第１の多層配線層領域１０１の上面の貼り合せ面には第２の多層配線層領域１０２に同様に形成された貼り合せ面が押し付けられて接着される。
【００２８】
ここで、上記第１の多層配線層領域１０１の上部に貼り合される第２の多層配線層領域１０２は、第１の多層配線領域１０１とは別に形成される。以下、その構成について説明する。
【００２９】
第２の多層配線層領域１０２の第６の配線層１００ｅは、後で詳述するように高質ガラス基板の上に、エッチストッパ７１ａ、層間絶縁膜７２ｅ、エッチストッパ７３ｅおよび銅拡散ストッパ膜８０ｅの順に順次堆積され形成される。また、第６の配線層１００ｅの内部には、第６の配線部１１３ｅ、独立配線部２１７ｅ、２１８ｅを有している。
【００３０】
第１の多層配線領域１０１と第２の多層配線領域１０２とが貼り合わされると、第６の配線層１００ｅ内に形成された第６の配線部１１３ｅの底面は、第５の配線層１００ｄの第５の配線部１１２ｄの上面と接続される。
【００３１】
第２の多層配線層領域１０２は、第６の配線層１００ｅの上に続いて順次積層形成される、第７の配線層１００ｆ乃至第９の配線層１００ｈを備えている。第７の配線層１００ｆ乃至第９の配線層１００ｈは第６の配線層１００ｅと同様に構成され、層間絶縁膜７２ｆ〜７２ｈ、エッチストッパ７３ｆ〜７３ｈ、銅拡散ストッパ膜８０ｆ〜８０ｇ、第７〜第９の配線部１１３ｆ〜１１３ｈおよび独立配線部２１７ｆ〜２１７ｈ、２１８ｆ〜２１８ｈを夫々有している。ここで、第６の配線部１１３ｅ乃至第９の配線部１１３ｈは各々導通状態となるように接続されている。また、上記第９の配線層１００ｈは、配線層１００ｄと同様に、銅拡散ストッパ膜を有してはいない。
【００３２】
即ち、図１に示した第２の多層配線層領域１０２の最上層はエッチストッパ７３ｈである。また、上記エッチストッパ７３ｈの表面に露出する状態で多層配線層領域１０２の最上部の配線層１００ｈの表面部には、第９の配線部１１３ｈ、独立配線部２１７ｈ、２１８ｈが形成されている。
【００３３】
ここで、必要に応じて、最上層のエッチストッパ７３ｈの表面には貼り合せ作業を始めるまで配線層１００ｈの表面を保護するための被膜、例えばパッシベーション膜が形成される。但し、図１では既に貼り合せが行われているので、このパッシベーション膜は除去されており、図示はされてはいない。つまり、別に形成された第３の多層配線層領域１０３と貼り合せる際に、パッシベーション膜を削り取り、第１０の配線層１００ｉに形成されている第１０の配線部１１４ｉと接続される為に第９の配線部１１３ｈの上面を剥き出しにする必要がある為である。
【００３４】
尚、後述するが、この実施形態においてはパッシベーション膜を用いずに高質ガラスの保護膜を用いる例がしめされている。第２の多層配線層領域１０２の上面には第３の多層配線層領域１０３が貼り合せによって形成される。
【００３５】
次に、この第３の多層配線層領域１０３の構成を詳細に説明する。
【００３６】
第３の多層配線層領域１０３の第１０の配線層１００ｉは、エッチストッパ７１ｂ、層間絶縁膜９４ｉ、エッチストッパ９５ｉ、層間絶縁膜９６ｉおよび銅拡散ストッパ膜９７ｉが順次堆積されることで形成されている。また、第１０の配線層１００ｉの所定の位置には、第１０の配線部１１４ｉと独立配線部２１９ｉが形成されている。ここで、第１０の配線層１００ｉ内において形成された第１０の配線１１４ｉの底面はエッチストッパ７１ｂの底面から露出され、第９の配線層１００ｈの第９の配線１１３ｈの上面と接続されるように形成されている。
【００３７】
第３の多層配線層領域１０３には、第１０の配線層１００ｉの上に続いて同様に順次積層形成された第１１の配線層１００ｊが備えられている。第１１の配線層１００ｊは第１０の配線層１００ｉと同様に構成され、順次積層された層間絶縁膜９４ｊ、エッチストッパ９５ｊ、層間絶縁膜９６ｊ、銅拡散ストッパ膜９７ｊ、第１１の配線部１１４ｊおよび独立配線部２１９ｊを有している。ここで、第１０の配線部１１４ｉの上面と第１１の配線部１１４ｊの底面は導通状態となるように互いに接続されている。
【００３８】
また、上記形成された第３の多層配線層領域１０３の第１１の配線部１００ｊの銅拡散ストッパ膜９７ｊの上面には、パッシベーション膜９０、９１および高質ガラス８３ｂが順次形成されている。
【００３９】
このように、下地である第１の多層配線層領域１０１、第１の上部構造体である第２の多層配線層領域１０２および第２の上部構造体である第３の多層配線層領域１０３を個別に形成する。図１に示したような半導体基板１０上に形成された１１層の配線層１１０、１００ａ〜１００ｊを有する多層配線層構造の半導体装置を形成する際は、上記第１〜第３の多層配線層領域１０１、１０２、１０３の夫々鏡面仕上げされた貼り合せ面を単に押し付けるだけで、容易に且つ強固に貼り合せることができる。
【００４０】
このように、トランジスタ１０８のソース／ドレイン領域１７ｃは、下地配線層１１０のコンタクト２２に接続された第１の配線部１１１から第２の上部構造体である第３の多層配線層領域１０３の第１１の配線層１００ｊの第１１の配線部１１４ｊまで導通状態となるように接続される。
【００４１】
次に、図１に示した半導体装置の下地である第１の多層配線層領域１０１について、図２および図３を参照し、その製造工程を詳細に説明する。
【００４２】
まず、図２（ａ）において、半導体基板１０にはＰウェル１１ａおよびＮウェル１１ｂ、１１ｃが形成される。半導体基板１０上部の異なる導電型のウェル１１ａ，１１ｂおよび１１ａ，１１ｃの境界部分には夫々、素子分離絶縁膜１２ａ、１２ｂが形成されている。
【００４３】
素子分離絶縁膜１２ａ、１２ｂの間のＰウェル１１ａ上部にはゲート酸化膜１３ｂ、ゲート電極１４ｂ、絶縁層１５ｂが順次形成されている。この状態で、上記ゲート酸化膜１３ｂに隣接する半導体基板１０上方には、上記絶縁層１５ｂをマスクとし、イオン打ち込み法等によりソース／ドレイン領域のＬＤＤ領域が形成される。
【００４４】
ゲート酸化膜１３ｂ、ゲート電極１４ｂおよび絶縁層１５ｂの両端には、各々ゲート側壁絶縁膜１６ｃ、１６ｄが、上記ＬＤＤ領域が形成された後で形成される。その後、ソース／ドレイン領域１７ｂ、１７ｃが、上記ゲート側壁絶縁膜１６ｃ、１６ｄをマスクとし、イオン打ち込み法等により形成される。
【００４５】
このようにして、Ｐウェル１１ａ上部にはＭＯＳトランジスタ１０８が形成される。
【００４６】
同様にして、素子分離絶縁膜１２ｂで分離されたＮウェル１１ｂ上部にはＭＯＳトランジスタ１０９が形成される。ＭＯＳトランジスタ１０９はＭＯＳトランジスタ１０８と同様に、ゲート酸化膜１３ｃ、ゲート電極１４ｃ、絶縁層１５ｃ、ゲート側壁絶縁膜１６ｅ、１６ｆ、およびＬＤＤ領域を持つソース／ドレイン領域１７ｄ、１７ｅを有している。
【００４７】
また、素子分離絶縁膜１２ａ上にはＭＯＳトランジスタ１０８と同様に、ゲート酸化膜１３ａ、ゲート電極１４ａ、絶縁層１５ａ、およびゲート側壁絶縁膜１６ａ、１６ｂを有した電極構造が形成されている。この電極構造は素子分離絶縁膜１２ａの上部に形成されている為、ソース／ドレイン領域は形成されない。つまり、素子分離絶縁膜１２ａ上に形成されたゲート電極１４ａは、例えば配線として用いられる。ここで、Ｎウェル１１ｃにはソース／ドレイン領域１７ａが形成されているが、これは図示しないＭＯＳトランジスタのソース／ドレイン領域の一方を示すものである。
【００４８】
薄膜のゲート絶縁膜１８が、ＭＯＳトランジスタ１０８、１０９を含んで半導体基板１０の表面全体に形成される。更に、ゲート絶縁膜１８上部全体には、層間絶縁膜２０および銅の拡散ストッパ膜２１が形成される。
【００４９】
この状態で、メタルバリア層２２およびコンタクト２３をＭＯＳトランジスタ１０８のソース／ドレイン領域１７ｃの上方に形成するために、層間絶縁膜２０および銅の拡散ストッパ膜２１がエッチングされる。その後、例えばシングルダマシン法によりメタルバリア層２２およびコンタクト２３が形成される。これらのメタルバリア層２２およびコンタクト２３が形成された後で、拡散ストッパ膜２１がＣＭＰにより研磨され、これらのメタルバリア層２２、コンタクト２３が拡散ストッパ膜２１と同一平面となるように仕上げられる。
【００５０】
更に、層間絶縁膜（ｌｏｗｋ膜）２４およびエッチストッパ２５が、上記形成された拡散ストッパ膜２１上部に順次堆積される。この状態を図２（ａ）に示す。
【００５１】
次いで、図２（ｂ）に示すように、エッチストッパ２５の上面には、絶縁膜２６が堆積され、更にレジスト膜２７が絶縁膜２６上に形成される。レジスト膜２７は通常のフォトリソグラフィ法によりパターニングされる。次いで、このパターニングされたレジスト膜２７をエッチングマスクとし、層間絶縁膜２４、エッチストッパ２５および絶縁膜２６が所定の個所でエッチングされ、拡散ストッパ膜２１まで到達する深さを有する配線溝２８ａ、２８ｂ、２８ｃおよび２８ｄが形成されている。
【００５２】
この結果、コンタクト２３の上面は配線溝２８ｄの底部で露出される。また、配線溝２８ａ、２８ｂ、２８ｃも例えばトランジスタ１０８、１０９が形成されていない素子分離絶縁膜１２ａの上方の位置に形成される。上記配線溝２８ａ〜２８ｄが形成されると、レジスト膜２７および絶縁膜２６は剥離される。
【００５３】
その後、図２（ｃ）に示すように、上記形成された配線溝２８ｄの内壁にメタルバリア層３０が形成され、更にこのメタルバリア層３０内には金属層が堆積され、第１の配線３５が形成される。また、同時に、配線溝２８ａ、２８ｂ、２８ｃにも各々のメタルバリア層３１、３２、３３および配線３６、３７、３８が形成される。
【００５４】
ここで、メタルバリア層２２、コンタクト２３、メタルバリア層３０および第１の配線３５を総称して第１の配線部１１１とする。同様に、メタルバリア層３１と配線３６を総称して配線部２１１とし、メタルバリア層３２と配線３７を総称して独立配線部２１２とし、メタルバリア層３３と独立配線部３８を総称して独立配線部２１３とする。
【００５５】
エッチストッパ２５、第１の配線部１１１、配線部２１１、独立配線部２１２および独立配線部２１３の上面には銅拡散ストッパ膜３９が形成され、下地１０１の第１の配線層１１０が形成されたことになる。
【００５６】
次に、図３（ａ）に示すように、層間絶縁膜３９の上部には、層間絶縁膜４１ａ、エッチストッパ４２ａ、および絶縁膜４３ａが順次堆積される。更に、デュアルダマシン法のために、所定の第１のパターンで形成されたレジスト膜４４が堆積される。この第１のパターンのレジスト膜４４をエッチングマスクとしてエッチングすることで、層間絶縁膜４１ａ、エッチストッパ４２ａおよび絶縁膜４３ａの所定の個所にはビアホール４０ａ、４０ｂが形成される。上記ビアホール４０ａは配線部２１１の上部に、ビアホール４０ｂは第１の配線部１１１の上部に各々形成されている。
【００５７】
次に、所定の配線溝５１ａ、５１ｂ、５１ｃ、５１ｄを形成する為に、上記レジスト膜４４は、図３（ａ）に示すように配線溝を形成する為の第２のパターン形状に形成される。このレジスト膜４４をエッチングマスクとして再度エッチングをし、一方のビアホール４０ａが形成された個所には配線溝５１ａ、他方のビアホール４０ｂが形成された個所には配線溝５１ｂが形成される。その他の所定の２個所、ここでは配線溝５１ａに隣接する位置には配線溝５１ｃ、５１ｄが各々形成されている。各々の配線溝が形成されると、レジスト膜４４および絶縁膜４３ａは剥離される。
【００５８】
その後、図３（ｂ）に示すように、上記形成された一方のビアホール４０ｂおよび配線溝５１ｂの内面にはバリア層４６ａが形成され、更にこのバリア層４６ａの内部には導電体が堆積されて第２の配線５０ａが形成される。他方のビアホール４０ａおよび配線溝５１ａの内面には同様にしてバリア層４６ｂと配線４７ａが形成される。また、配線溝５１ｃ、５１ｄには各々メタルバリア層４４ａ、４５ａおよび配線４８ａ、４９ａが形成される。
【００５９】
ここで、メタルバリア層４６ｂと配線４７ａを総称して従属配線部２１４ａとし、メタルバリア層４６ａと第２の配線５０ａを総称して第２の配線部１１２ａとする。また、メタルバリア層４４ａと配線４８ａを総称して独立配線部２１５ａとし、メタルバリア層４５ａと配線４９ａを総称して独立配線部２１６ａとする。このように上記従属配線部２１４ａおよび第２の配線部１１２ａは、例えば、デュアルダマシン法によって形成される。
【００６０】
上記形成された従属配線部２１４ａは配線部２１１と、独立配線部２１６ａは第１の配線部１１１と、各々導通状態にある。
【００６１】
上記エッチストッパ４２ａ、従属配線部２１４ａ、独立配線部２１５ａ、独立配線部２１６ａおよび独立配線部２１６ａの各々はエッチストッパ４２ａとともにＣＭＰにより平面化され、その平面の上には銅拡散ストッパ膜６０ａが形成されている。このようにして図３（ｂ）に示したように、第２の下地配線層１００ａが形成される。
【００６２】
図１で説明したように、下地である第１の多層配線層領域１０１は、半導体基板１０の上に順次積層形成された第１乃至第５の下地配線層１１０および１００ａ〜１００ｄを備えている。ここで、第３乃至第５の下地配線層１００ｂ〜１００ｄは、第２の下地配線層１００ａと同様に構成され、層間絶縁膜４１ｂ〜４１ｄ、エッチストッパ４２ｂ〜４２ｄ、銅拡散ストッパ膜６０ｂ〜６０ｄ、メタルバリア層４３ｂ〜４３ｄと従属配線４７ｂ〜４７ｄを有した従属配線部２１４ｂ〜２１４ｄ、メタルバリア層４４ｂ〜４４ｄと配線４８ｂ〜４８ｄを各々有した独立配線部２１５ｂ〜２１５ｄ、メタルバリア層４５ｂ〜４５ｄと配線４９ｂ〜４９ｄを各々有した独立配線部２１６ｂ〜２１６ｄ、メタルバリア層４６ｂ〜４６ｄと第３〜第５の配線５０ｂ〜５０ｄを各々有した第３〜第５の配線部１１２ｂ〜１１２ｄを夫々有している。
【００６３】
但し、半導体基板１０に形成された第１の多層配線層領域１０１の最上部には上記した銅拡散ストッパ膜は形成されない。つまり、第１の多層配線層領域１０１の最上部であるエッチストッパ４２ｄ、従属配線部２１４ｄ、独立配線部２１５ｄ、２１６ｄおよび第５の配線部１１２ｄの上面には、図示しない高質ガラスが形成されている。この高質ガラスは、第２の多層配線層領域１０２と貼り合わされる迄の第１の多層配線層領域１０１の機械的強度を確保するために必要に応じて取り付けられるものである。また、第１の配線部ないし第５の配線部１１１、１１２ａ〜１１２ｄは互に導通状態となるように、トランジスタ１０８のソース／ドレイン１７ｃの直上の位置に垂直方向に順次形成されている。
【００６４】
尚、高質ガラスはＳｉＮ、ＳｉＣ等から形成されている。また、第１の多層配線層領域１０１上に高質ガラスを製造する方法については従来から知られている技術を用いている為、その説明を省略する。
【００６５】
ここで、上記ゲート酸化膜１３ａ、１３ｂ、１３ｃを形成する為の材料に、例えばＳｉＯ２等を、ゲート電極１４ａ、１４ｂ、１４ｃを形成する為に、例えばポリシリコン等を用いることができる。
【００６６】
このように、図１の実施形態では、半導体基板１０上に形成される第１の多層配線層領域１０１は５層の下地配線層１１０、１００ａ〜１００ｄを含む。これは特定のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）、例えばＤＲＡＭにおいてはメモリコアに３〜４層の配線層が使用される為、基板上に順次堆積することによって配線層を形成する方法を用いるのが妥当であり、一般には貼り合せを用いてメモリコア部分の形成は行なわない。よって、貼り合せが必要になるのは、メモリコアに使用される３〜４層以上のより多くの配線層を順次基板上に形成する必要のある半導体装置である。
【００６７】
この実施形態では全体で１１層の配線層を積層するため、下地の配線層は５層だけとし、残りの６層の配線層は二つの多層配線層領域、即ち、４層構成の第１の上部構造体および２層構成の第２の上部構造体に分けて形成し、最後の夫々を貼り合せることによって形成している。
【００６８】
次に、図４を参照して、図１に示した第１の多層配線層領域１０１の上部に貼り合せられる第１の上部構造体である第２の多層配線層領域１０２が、別に用意されたシリコン基板上に形成された状態の多層配線構造を説明する。
【００６９】
図４において、図１のシリコン基板１０とは別に用意された半導体基板としてのシリコン基板７０ａ上には、エッチストッパ７１ａ、層間絶縁膜７２ｅ、エッチストッパ７３ｅおよび銅拡散ストッパ膜８０ｅを有した第６の配線層１００ｅが形成される。
【００７０】
第６の配線層１００ｅ内には、メタルバリア層７６ｅと第６の配線７９ｅを有した第６の配線部１１３ｅが形成されると共に、メタルバリア層７４ｅと配線７７ｅを有した独立配線部２１７ｅ、およびメタルバリア層７５ｅと配線７８ｅを有した独立配線部２１８ｅが各々所定の位置に形成される。ここで、第６の配線部１１３ｅは配線部１１２ａと同様にデュアルダマシン法により形成した配線溝中に銅を堆積することで形成でき、また、独立配線部２１７ｅ、２１８ｅはシングルダマシン法により形成した配線溝中に銅を堆積することで形成できる。
【００７１】
ここで、シリコン基板７０ａには例えば図示しない位置合わせマークが予め形成されており、後工程で第１の多層配線層領域１０１と第２の多層配線層領域１０２とが貼り合わされるときに、この位置合わせマークを用いて第６の配線部１１３ｅが多層配線層領域１０１側の第５の配線部１１３ｄと正確に接続されるように構成される。
【００７２】
第２の多層配線層領域１０２は４層の配線層を持ち、第６の配線層１００ｅの上に順次積層形成された第７乃至第９の配線層１００ｆ〜１００ｈを備えている。第７乃至第９の配線層１００ｆ〜１００ｈは、第６の配線層１００ｅと同様に構成され、層間絶縁膜７２ｆ〜７２ｈ、エッチストッパ７３ｆ〜７３ｈ、銅拡散ストッパ膜８０ｆ〜８０ｇ、メタルバリア層７４ｆ〜７４ｈと配線７７ｆ〜７７ｈを各々有した独立配線部２１７ｆ〜２１７ｈ、メタルバリア層７５ｆ〜７５ｈと配線７８ｆ〜７８ｈを各々有した独立配線部２１８ｆ〜２１７８、メタルバリア層７６ｆ〜７６ｈと第７乃至第９の配線７９ｆ〜７９ｈを各々有した第７乃至第９の配線部２１７ｆ〜２１７ｈを夫々有している。
【００７３】
ここで、シリコン基板７０ａに形成された第２の多層配線層領域１０２の最上部、即ち第９の配線層１００ｈの上面には、他の配線層１００ｅ〜１００ｇに形成されている銅拡散ストッパ膜は形成されない。代わりに、第２の多層配線層領域１０２の最上部であるエッチストッパ７３ｈ、及びこのエッチストッパ７３ｈと同一面内に露出した独立配線部２１７ｈ、２１８ｈおよび第９の配線部１１３ｈのＣＭＰにより平坦化された上面には高質ガラス８３ａが形成される。この高質ガラス８３ａは貼り合せられるまでの第２の多層配線層領域１０２の機械的強度を上げるために取り付けられる。なお、第６の配線部乃至第９の配線部１１３ｅ〜１１３ｈは互に導通状態となるように、且つ基板７０ａの上に垂直方向に直線状に並ぶように形成されている。
【００７４】
尚、図４に示すシリコン基板７０ａの上部に形成される第２の多層配線層領域１０２および高質ガラス８３ａを製造する方法については従来から知られている技術を用いている為、その説明を省略する。
【００７５】
次に、図５を参照し、図１に示した第３の多層配線層領域１０３としてシリコン基板上に形成される多層配線構造を説明する。
【００７６】
図５において、別に用意された半導体基板としてのシリコン基板７０ｂ上にはエッチストッパ７１ｂ、層間絶縁膜９４ｉ、エッチストッパ９５ｉ、層間絶縁膜９６ｉおよび銅拡散ストッパ膜９７ｉを有した第１０の配線層１００ｉが形成される。第１０の配線層１００ｉ内には、メタルバリア層８６ｉと第１０の配線８８ｉを有した第１０の配線部１１４ｉと、メタルバリア層８５ｉと配線８７ｉを有した独立配線部２１９ｉが各々所定の位置に形成されている。
【００７７】
ここで、第１０の配線部１１４ｉは配線部１１２ａと同様にデュアルダマシン法により形成した配線溝中に銅を堆積することで形成でき、また、独立配線部８７ｉはシングルダマシン法により形成した配線溝中に銅を堆積することで形成できる。
【００７８】
ここで、シリコン基板７０ｂには、図４と同様に、例えば図示しない位置合わせマークが予め形成されており、後工程で第２の多層配線層領域１０２上に第３の多層配線層領域１０３が貼り合わされるときに、この位置合わせマークを用いて第１０の配線部１１４ｉが多層配線層領域１０２側の第９の配線部１１ｈと正確に接続されるように構成される。
【００７９】
第３の多層配線層領域１０３は、第１０の配線層１００ｉの上に積層形成された第１１の配線層１００ｊを備えている。第１１の配線層１００ｊは、第１０の配線層１００ｉと同様に構成され、層間絶縁膜９４ｊ、エッチストッパ９５ｊ、層間絶縁膜９６ｊ、銅拡散ストッパ膜９７ｊ、メタルバリア層８６ｊと第１１の配線８８ｊを各々有した第１１の配線部１１４ｊ、メタルバリア層８５ｊと配線８７ｊを各々有した独立配線部２１９ｊを有している。第１０の配線部１１４ｉと第１１の配線部１１４ｊは導通状態となるように所定の位置に形成されている。
【００８０】
上記銅拡散ストッパ膜９７ｊの上面には、パッシベーション膜９０、９１および高質ガラス層８３ｂが順次形成されている。この実施形態の場合は第３の多層配線層領域１０３が半導体装置の最上層であるのでパッシベーション膜９０、９１が形成されている。また、この高質ガラス層８３ｂは図４の多層配線層領域１０２と同様に、機械的強度を上げるために取り付けられている。但し、この多層配線層領域１０３の上には貼り付けられる配線層はないので、半導体装置が貼り付けにより形成された後で研磨により除去してもよい。
【００８１】
尚、図５に示すシリコン基板７０ｂの上部に形成される第３の領域１０３、パッシベーション膜９０、９１および高質ガラス層８３ｂを製造する方法については従来から知られている技術を用いている為、その説明を省略する。
【００８２】
図１乃至図５に示した各コンタクト、ビアおよび配線部には導電性の金属として例えば銅を堆積する場合を説明したが、銅以外の例えば銅を含んだ導電性の材料等種々の材料を用いることができる。また、エッチストッパとしては、例えばＳｉＮの絶縁膜が用いられ、銅拡散ストッパ膜としては、例えばＳｉＮが用いられて形成されている。更に、層間絶縁膜としては、例えばリン、或いはボロンを含んだＳｉＯ２を材料として形成されるが、ＳｉＯ２以外にＦＳＧその他の材料を用いて形成しても良い。
その他、例えば層間絶縁膜なども単一層構造を用いる代わりに複数の材料による積層構造としてもよい。
【００８３】
上記説明した実施形態では、図１に示した半導体基板１０上に形成される第１の多層配線層領域１０１〜１０３が夫々別個形成される。これらの形成された第１の多層配線層領域１０１〜１０３を用い、貼り合せによって図１に示したような半導体装置を形成する。以下、図６、図７を用い多層配線層の貼り合せ技法について説明する。
【００８４】
図６（ａ）には、図４に示したシリコン基板７０ａ上に第２の多層配線層領域１０２と高質ガラス層８３ａの形成後に、シリコン基板７０ａが削り取られてエッチストッパ７１ａが露出された状態を示す。
【００８５】
また図６（ａ）にはこの第２の多層配線層領域１０２と貼り合わされるべき下地の多層配線層領域１０１の最上部も示されている。即ち、半導体基板１０上部に形成された第１の多層配線層領域１０１の上部に必要に応じて形成されていた高質ガラス層が剥離され、第５の配線層１００ｄのエッチストッパ４２ｄが露出されると共に、同一面に第５の配線部５０ｄ、従属配線部２１４ｄおよび独立配線層２１５ｄ、２１６ｄの各々の上面が露出された状態も示している。
【００８６】
ここで、エッチストッパ７１ａの下面内に第６の配線部１１３ｅが露出された面を第２の貼り合せ面２とし、エッチストッパ４２ｄ、第５の配線部１１２ｄ、従属配線部２１４ｄおよび独立配線層２１５ｄ、２１６ｄが露出した面を第１の貼り合せ面１とする。
【００８７】
これら第１、第２の貼り合せ面１，２は例えばＣＭＰにより研磨され、鏡面仕上げが行なわれている。また、ＣＭＰにより粗く研磨した後、更に薬品やウエット処理による鏡面仕上げを行うＣＭＰ法を用いて貼り合せ用の研磨を行ってもよい。
【００８８】
更に、図４に示すシリコン基板７０ａを研磨してエッチストッパ７１ａの下面を露出する研磨、および下地のエッチストッパ４２ｄの上面を露出させる研磨はＣＭＰに限らず鏡面仕上げが可能ならば例えばエッチング等の他の方法を用いてもよい。
【００８９】
図６（ａ）において、鏡面仕上げが行なわれた第１、第２の貼り合せ面１，２は所定の位置で位置合わせした状態で相互に押し付けられる。これにより何らの接着材などを用いること無く、両者は強固に貼り合せられている。
【００９０】
この状態の貼り合せ部分を図６（ｂ）に示す。ここでは、第５の配線部１１２ｄおよび第６の配線部１１３ｅが導通状態となるように貼り合せられている。この結果、下地である第１の多層配線層領域１０１と第１の上部構造体である第２の多層配線層領域１０２とが貼り合わされたことになる。次に、これと第２の上部構造体である第２の多層配線層領域１０３とを貼り合せる工程を図７を参照して説明する。
【００９１】
図７（ａ）には、図４に示した第２の多層配線層領域１０２の最上層に形成された高質ガラス層８３ａが研磨されて除去され、エッチストッパ７３ｈが露出された状態を示す。更に、図５に示した第３の多層配線層領域１０３においてシリコン基板７０ｂが研磨されて除去され、エッチストッパ７１ｂが露出された状態も示されている。ここで、エッチストッパ７３ｈと同一面内に、第９の配線部１１３ｈ、配線部２１７ｈおよび配線部２１８ｈの各々が露出した面を、第３の貼り合せ面３である。また、エッチストッパ７１ｂと同一の面内に、第１０の配線部１１４ｉが露出した面を第４の貼り合せ面４とする。
【００９２】
ここで、図４に示した高質ガラス層８３ａおよび図５のシリコン基板７０ｂを研削して除去する方法としてはＣＭＰの他、所定のエッチングレートでのエッチング等の方法がある。また、第３、第４の貼り合せ面３，４の鏡面仕上げは、第１、第２の貼り合せ面１，２の鏡面仕上げと同様に行なわれる。
【００９３】
上記鏡面仕上げが行なわれると、第３、第４の貼り合せ面３，４は所定の位置で加圧され、貼り合せられている。この貼り合せ部分の状態を図７（ｂ）に示す。ここでは、第９の配線部１１３ｈおよび第１０の配線部１１４ｉが導通状態となるように貼り合せられている。この結果、図１に示した構造の１１層の配線層１１０、１００ａ〜１００ｊを持つ半導体装置が完成する。
【００９４】
以上に説明したように、第１、第２の貼り合せ面１，２を鏡面仕上げして貼り合せ、また第３、第４の貼り合せ面３，４を鏡面仕上げして貼り合せる方法は、多大の時間を要しない。この為、従来、多層配線された半導体装置を形成する為に要する時間よりも大幅な製造時間の短縮が可能となる。
【００９５】
例えば、この実施形態の貼り合せ技法を用いることで、図１に示す基板１０上に形成された１１層に多層配線された半導体装置を形成するまでの試作時間が約４０日であった。つまり、下地の第１の配線層１１０を基板１０上に形成するのに約２０日を要し、その上に形成される配線層１００ａから１００ｄまでの各層を形成するのに約５日を要するため４層では約２０日であるから、下地１０１を形成するのに約４０日を要した。
【００９６】
一方、第２の多層配線層領域１０２は４層構造であるから、その制作に約２０日を要し、第３の多層配線層領域１０３は２層構造であるから、その制作に約１０日を要した。従って、これらの３つの領域１０１，１０２，１０３の作成を同時に開始すれば、これらの貼り合せには時間を要しないので、全体の製造には４０日を要した。
【００９７】
従来の方法では、第１の配線層１１０を持つ下地の製造に約２０日を要し、その上に形成される配線層１００ａから１００ｊまでの各層を形成するのに約５日を要するため１０層では約５０日を要する。従って従来では２０日と７０日とを合計した７０日の日数を要していたから、上記の実施形態の方法では、従来より３０日ほど試作或いは製造の時間が短縮できたこととなる。
【００９８】
この場合、この発明を下地に２０日、１０層の上部構造体に５０日を要する半導体装置の製造に適用すると、５０日で全体の半導体装置が製造できることになる。この場合は従来の方法では７０日であったから、約１．４倍の日数を要することになる。
【００９９】
更に、図１の構成の半導体装置を製造する際に、１層の下地を形成するのに２０日、１０層の上部構造体を５層づつの二つの上部構造体に分けて夫々２５日で別個に制作すれば、全体の製造が僅かに２５日で済むことになる。この場合は従来の方法では７０日であるから、約２．８倍の日数を要することになる。
【０１００】
この発明による貼り合せ技法は、最小でも２つ以上の多層配線層を貼り合せる際に有効である。なお、上記実施形態の第１乃至第４の貼り合せ面１〜４の夫々はＳｉＮなどの絶縁膜で形成されたエッチストッパ面内に配線層などの金属面が露出した状態で貼り合わされる。この貼り合せの場合において、貼り合せの界面が互に金属部分を４０％以上含むものであれば、良好な貼り合せの実施が可能であることが分かった。したがって、この条件のもとで行なうことで接着強度の高い貼り合せが可能となる。
【０１０１】
また、図１乃至図６に示すように、半導体基板１０上に導通状態となるように形成された第１の配線部１１１ないし第１１の配線部１１４ｊにおいて、上層の配線部ほど配線部を太く形成している。つまり配線部を太く形成したのは、上層ほど配線部の抵抗を低くして形成する必要があるためである。なお、この配線部が太くなることは前記の貼り合せ部の金属部分の割合が増加することを意味し、強固な貼り合せの実現にも有効である。
【０１０２】
また、図１の実施形態において、下地の多層配線層領域１０１を形成した後で、貼り合せの前にこの部分が設計どおりに形成されているか否かをチェックしておく。同様に、第１、第２の上部構造体１０２、１０３を形成した後で、貼り合せの前にこれらの部分が設計どおりに形成されているか否かをチェックしておく。この結果、例えば領域１０３が不良であることが分かれば、この部分のみを再度作成するのに約１０日余分に要するのみで済み、半導体装置全体を再度作り直す必要はない。
【０１０３】
一方、従来の半導体基板上に多層に配線層を順次形成する場合において、プロセスの不具合で、上記の領域１０３に対応する部分が不良であることが分かった場合には、すでに最初から数えると６０日以上、即ち、８割以上完成した段階で最初から作り直す必要があった。
【０１０４】
上記実施形態では、貼り合せをする際、貼り合せ面に配線層自体が露出するようにし、この露出した配線層同士を直接貼り合せる技法を用いることにより多層配線された半導体装置が形成されている。しかしながら、上記実施形態に限らず、貼り合せ部分の配線層に他の面積の大きい金属を接続し、その上で貼り合せるようにすれば、配線接続部（コンタクト）の位置合わせを余裕を持って行うことが出来る。
【０１０５】
図８乃至図１０はこのような考えに基づいた実施形態を示す断面図である。以下、図１の第２の多層配線層領域１０２と第３の多層配線層領域１０３とを別個に作成して貼り合せを行う場合を例に取って説明する。ここで、第１の多層配線層領域１０１と第２の多層配線層領域１０２との貼り合せにおいても同様の効果が得られることはいうまでもない。
【０１０６】
まず、図５に示すように、シリコン基板７０ｂ上に第３の多層配線層領域１０３を形成する。その後、この図５の構成において、シリコン基板７０ｂおよびエッチストッパ７１ｂが研削される。更に、第１０の配線部１１４ｉの第１０配線８８ｉの下部が露出されるようにエッチストッパ７１ｂの全部およびメタルバリア層８６ｉの下部が研削される。ここではエッチストッパ７１ｂが全て削り取られた位置で研削が終了されるものとする。
【０１０７】
その後、層間絶縁膜９４ｉの下面と同一面内で露出された第１０配線８８ｉおよびメタルバリア層８６ｉの下部を溶融されて液体状となった半田に漬けた後引き上げる。この結果、図８（ａ）に図示するような楕円状に形成された半田球９８が第１０配線１１４ｉの下部に付着する。
【０１０８】
その後、図８（ｂ）に示すように、層間絶縁膜９４ｉの下方に半田球９８が隠れる程度の厚みで層間絶縁膜９９が形成される。
【０１０９】
次いで、図８（ｃ）に示すように、上記形成された半田球９８の接合に用いる断面積が最も広い個所、即ち半田球９８の最大直径の位置まで、半田球９８と層間絶縁膜９９が、例えばＣＭＰ法により削り取られ、更に鏡面仕上げがなされる。この鏡面仕上げをする際にも、例えばＣＭＰ法が用いられる。
【０１１０】
この結果、所定のマイクロ・バンプ接点を構成する半球状の半田コンタクト９８ｃと、層間絶縁膜９９下方の表面とを同一面に有する貼り合せ面５が形成される。
【０１１１】
一方、図４に示す多層配線層領域１０２の最上部に形成された高質ガラス８３ａを研削し、鏡面仕上げして、エッチストッパ７３ｈ表面に第９配線部１１３ｈ、配線部２１７ｈ、２１８ｈが露出された状態の貼り合せ面３が形成された第２の多層配線層領域１０２が、図８（ｃ）に示すように用意される。
【０１１２】
これらの鏡面仕上げが行なわれた貼り合せ面３、貼り合せ面５は所定の位置で位置合わせされて接合、加圧され、貼り合せられる。この貼り合せ部分を図８（ｄ）に示す。この結果、第９の配線部１１３ｈおよび第１０の配線部１１４ｉは半田コンタクト９８ｃを介して導通状態となるように貼り合せられる。
【０１１３】
このようにマイクロ・バンプ接点として形成された半田コンタクト９８ｃが配線部１１４ｉの下部に形成されている為、図１に示した実施形態と比較して貼り合せの余裕が保証できる。
【０１１４】
なお、上記実施形態では、マイクロ・バンプ接点として形成された半田コンタクト９８ｃを形成することで第１０の配線部１１４ｉの下部の接合面積を広くして貼り合せの余裕を保証できるようにしたが、半田コンタクト９８ｃを用いずに第１０の配線部１１４ｉの下部に形成される貼り付け面のビア部を太く形成することでも貼り合せの余裕が保証できる。
【０１１５】
また、上記実施形態では、配線部１１４ｉの貼り付け面として、ビア部の下部に半田コンタクト９８ｃを形成して接合面積を広くしたが、配線部１１４ｉの貼り付け面であるビア部の下部のシリコン基板７０ｂ中に半田コンタクト９８ｃに相当する配線部を予め形成しておき、この配線部を接合面として用いるようにすることで接合面積を広くするように形成してもよい。
【０１１６】
図９はその一例を示す実施形態の断面図であり、図５における配線部１１４ｉの下部のシリコン基板７０ｂ中に、図９（ａ）に示したように配線部１２２を形成し、貼り付けの際の接合面積を広くした。ここで、上記実施形態と同じ部分は同一符号を用いてその詳細な説明を省略する。
【０１１７】
まず、図９（ａ）において、シリコン基板７０ｂ中に配線溝が形成され、その配線溝にメタルバリア層１２０と銅の配線部１２１とを有する配線部１２２が形成される。
【０１１８】
配線部１２２が形成されると、ＣＭＰにより表面が平坦化された後、図５に示したと同様のプロセスで第３の多層配線層領域１０３が形成される。
【０１１９】
次いで、図９（ｂ）に示すように配線部１２２のメタルバリア層１２０の下部が露出されるまでシリコン基板７０ｂがＣＭＰ等によりエッチングされる。その後、メタルバリア層１２０の下部の露出面とシリコン基板７０ｂのエッチング面がＣＭＰにより鏡面仕上げにより処理され，貼り合せ面６が形成される。図９（ｂ）には鏡面仕上げが行なわれた上記貼り合せ面６と第２の多層配線層領域１０２上面の貼り合せ面３とが示されている。
【０１２０】
次いで、図９（ｃ）に示すように、貼り合せ面３と貼り合せ面６とは所定の位置で接合され、加圧されることにより貼り合せられる。この結果、第２の多層配線層領域１０２の第９の配線部１１３ｈ、および第３の多層配線層領域１０３の第１０の配線部１１４ｉとは、配線部１２２を介して導通状態となるように貼り合せられる。このように、配線部１１４ｉの下部のビア部を貼り合せ面に露出させるよりも広い接合面積を提供する配線部１２２が形成されている為、貼り合せの余裕がより保証できる。
【０１２１】
図１０に更に他の実施形態を示す。この実施形態では図４に示した高質ガラス８３ａが銅拡散防止効果を有する場合である。図９の実施形態では高質ガラス８３ａを完全に削り取ってエッチストッパ７３ｈを露出させたが、図１０の実施形態では硬質ガラス８３ａを削除せずに、図１０（ｂ）に示すように、その内部に第９の配線部１１３ｈと接続されるように配線部１２５が形成される。ここで、上記実施形態と同じ部分は同一符号を用いてその詳細な説明を省略する。
【０１２２】
まず、図４に示す第２の他層配線層領域１０２が完成された後、図１０（ａ）に示すように、高質ガラス８３ａ上面に所定のレジストパターン１３０が形成される。このレジストパターン１３０は通常のフォトリソグラフィ法により形成される。
【０１２３】
レジストパターン１３０が形成されると、このレジストパターン１３０をマスクとして硬質ガラス層８３ａのエッチングが行なわれ、第９の配線部１１３ｈのメタルバリア層７６ｈを除く配線部７９ｈの上面が露出される。この結果、図１０（ａ）に示すように、硬質ガラス層８３ａの配線部７９ｈの上部には配線溝１２３が形成される。
【０１２４】
配線溝１２３が形成されると、レジストパターン１３０は剥離され、配線溝１３０内には図１０（ｂ）に示すように、メタルバリア層１２４と銅配線１２５を有する配線部１２６が形成される。その後、配線部１２６の上面と高質ガラス層８３ａの上面からなる貼り合せ面７が、ＣＭＰ法による研磨および鏡面仕上げにより形成される。図１０（ｂ）には、鏡面仕上げが行なわれた上記貼り合せ面７と第３の多層配線層領域１０３の下面の貼り合せ面４とが示されている。
【０１２５】
次いで、図１０（ｃ）に示すように、貼り合せ面４と貼り合せ面７とは所定の位置で接合、加圧され、貼り合せられる。これにより、第９の配線部１１３ｈおよび第１０の配線部１１４ｉは大きい面積の配線部１２６を介して導通状態となるように貼り合せられる。
【０１２６】
このように、高質ガラス層８３ａが銅拡散防止効果を有する場合は、高質ガラスを削り取らずに、高質ガラス層中に配線部１２６を形成し、上部の配線部、ここでは第１０の配線部１１４ｉ、と接続されるようにしてもよい。これにより、貼り合せた時の接合強度、導電性の向上などの効果が得られるとともに、硬質ガラス層により機械的強度が保持できるので、貼り合せ時の第２の他層配線層領域１０２の取り扱いが容易になる。
【０１２７】
また、半導体装置の配線形成の際は、既に説明したように、銅配線又は銅を含んだ材料を用いた配線が用いられている。特に銅配線を用いた場合は、銅配線に隣接する配線層中には銅拡散ストッパ膜を形成する必要がある。
【０１２８】
例えば、図６（ｂ）に示した第５の配線層１００ｄと第６の配線層１００ｅとの貼り合せ部分に注目する。ここで、第５の配線部１１２ｄと第６の配線部１１３ｅの間には銅拡散ストッパ膜は形成されていない。この場合、例えばエッチストッパ７１ａを銅拡散ストッパ膜として形成することができる。
【０１２９】
あるいは、必要に応じて第５の配線部１１２ｄと第６の配線部１１３ｅの間に銅拡散ストッパ膜を形成してもよいことはいうまでもない。一例をあげると、図６（ａ）において、第５の配線層１００ｄの上部に形成された高質ガラス８３ｃを剥離して貼り合せ面１が形成された状態において、この貼り合せ面１の上に銅拡散ストッパ膜を形成することができる。
【０１３０】
この場合、第５の配線部１１２ｄがこの銅拡散ストッパ膜により覆われて絶縁されてしまうので、この部分にコンタクトホールを形成する必要がある。即ち、第５の配線部１１２ｄと接続されるようにこのコンタクトホールに導電体を埋めこんで、図示しないコンタクトを形成する。その後このコンタクト上面と銅拡散ストッパ膜の上面とをＣＭＰ法によって鏡面仕上げを行ない、貼り合せ面を形成する。
【０１３１】
尚、貼り合せ面１〜７において、貼り合せの界面における金属面の絶縁物に対する割合が４０％以上であれば、良好な貼り合せの実施が可能であるが、場合によりこの割合は４０％以下であってもよいことは勿論である。
【０１３２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【０１３３】
【発明の効果】
以上詳述したようにこの発明によれば、半導体基板上に多層配線層を形成して半導体装置を製造する際の試作、製造時間を短縮することができ、また、多層配線層の製造歩留まりを向上させることができる、高い信頼性を持つ半導体装置およびその製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態の、半導体基板上に形成された下地に多層配線層を有する上部構造体を貼り合せることによって形成された半導体装置の構造を示す断面図。
【図２】図１に示した半導体装置の下地である第１の多層配線層領域の製造工程における構造を示す断面図。
【図３】図２に続く半導体装置の第１の多層配線層領域の製造工程における構造を示す断面図。
【図４】図１に示した半導体装置の下地とは別に製造される第２の多層配線層領域をシリコン基板上に形成する場合の製造工程における構造を示す断面図。
【図５】図１に示した半導体装置の更に別に製造される第３の多層配線層領域をシリコン基板上に形成する場合の製造工程における構造を示す断面図。
【図６】図１に示した半導体装置の第１の多層配線層領域と第２の多層配線層領域との貼り合せ面の構造を詳細に示す断面図。
【図７】図１に示した半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ面の構造を詳細に示す断面図。
【図８】他の実施形態における、半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ部の配線の接続に半田を用いる構造を示す断面図。
【図９】更に他の実施形態における、半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ部にシリコン基板の配線部を用いる構造を示す断面図。
【図１０】更に他の実施形態における、半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ部に高質ガラス中の配線部を用いる構造を示す断面図。
【符号の説明】
１０…半導体基板、１０１、１０２、１０３…第１〜３の多層配線層領域、１１０、１００ａ、１００ｂ、１００ｃ、１００ｄ…第１〜５の配線層、１００ｅ、１００ｆ、１００ｇ、１００ｈ…第６〜９の配線層、１００ｉ、１００ｊ…第１０、１１の配線層、９０、９１…パッシベーション膜、８３ｂ…高質ガラス、１１１…第１の配線部、１１２ｂ〜１１２ｄ…第３〜第５の配線部、１１３ｅ〜１１３ｈ…第６〜第９の配線部、１１４ｉ、１１４ｊ…第１０、１１の配線部。
【発明の属する技術分野】
この発明は半導体装置、特に多数の配線層を積層して構成される多層配線層を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
多層配線構造を有する半導体装置が種々用いられている。ＳＯＣ（Ｓｉｌｉｃｏｎ Ｏｎ Ｃｈｉｐ）時代が始まり、１つのチップ上にメモリー、ロジック、アナログ等、あらゆる種類のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）が搭載されたシステムＬＳＩ等が製造されるようになってきている。数種類のＩＰを取り込んで設計されるシステムＬＳＩ等のＳＯＣは、プロセス工程が複雑で長く、特に配線層の総数が１０層を越えるようなＳＯＣは非常に複雑な工程を経て長期間掛かって製造されている。しかしながら、一般にＳＯＣ製品はライフサイクルが短い事が特徴である。それ故に開発ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短期化は非常に重要である。
【０００３】
例えば、半導体基板上にトランジスタ等の半導体素子を形成し、その上層に順次配線層を堆積形成するＬＳＩにおいて、半導体基板上にトランジスタと第１層目の配線層が形成されたもの（以下、下地と称する）を試作するまで約２０日かかる。また、配線層を一層形成する為の製造時間は約５日である。つまり、上記下地の上方に、例えば１０層の配線層を形成する為には約５０日を費やすことになり、下地を合わせると製造に７０日程度掛かる事になる。
【０００４】
【発明が解決しようとする課題】
以上のように、従来の半導体装置の製造プロセス、特に多層に形成されたＳＯＣ製品の製造プロセスは複雑であり、その試作開発（ＬＯＴ）或いは製造に時間が掛かってしまうという問題があった。また、前述のように、ＳＯＣ製品はライフサイクルが短いので、試作開発に多くの時間を掛けられないといった問題もある。
【０００５】
そこで、この発明は、試作開発時間、あるいは製造時間が短く且つ歩留まりの良い、多層配線層を有する半導体装置およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、この発明の一実施形態の多層配線層を有する半導体装置の製造方法は、第１の貼り合せ面を有する少なくとも１つの下地配線層を基板上に有する下地を形成し、第２の貼り合せ面を有する少なくとも１つの上部配線層を有する少なくとも１つの上部構造体を形成し、前記第１、第２の貼り合せ面により前記上部構造体及び前記下地を所定の位置で貼り合せることを特徴としている。
【０００７】
また、この発明の他の実施形態の多層配線層を有する半導体装置は、第１の貼り合せ面を有する少なくとも１つの下地配線層を基板上に形成した下地と、前記第１の貼り合せ面と接合される第２の貼り合せ面を有する少なくとも１つの上部配線層を含む少なくとも１つの上部構造体と、を有することを特徴とする。
【０００８】
上記のような構成によれば、少なくとも１つの下地配線層を半導体基板上に有した下地を形成し、上記下地とは別に、少なくとも１つの上部配線層を含む少なくとも１つの上部構造体を形成し、上記上部構造体および下地を所定の位置で貼り合せることで、歩留まりが良く、かつ試作或いは製造時間を短縮することが可能となる。
【０００９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。尚、以下に述べる実施の形態には同様に構成された複数の配線層が含まれているが、これらの配線層において同様に機能する複数の構成要素については、例えば図１に示した参照符号６０ａ、６０ｂ、６０ｃ、…のようにアルファベットの異なる同一数字からなる符号を用い、その都度の詳細な説明を省略する。また、以下に説明する実施形態の配線は銅配線を用いるために要所には銅の拡散ストッパ膜が用いられているが、銅以外に他の金属あるいは銅を含んだ配線でも必要に応じて拡散ストッパ膜を用いることにより同様に実施できることは勿論である。
【００１０】
図１の断面図は、所定の基板１０上に下地配線層を含んで全部で１１層の配線層を形成した、この発明の一実施形態の半導体装置の全体の断面構造を示す。
【００１１】
図１に示す半導体装置は、半導体基板１０上に形成された５層の配線層からなる下地としての第１の多層配線層領域１０１と、その上に続く４層の配線層からなる第１の上部構造体としての第２の多層配線層領域１０２と、更にその上に続く２層の配線層からなる第２の上部構造体としての第３の多層配線層領域１０３と、から構成されている。
【００１２】
下地、即ち第１の多層配線層領域１０１は、半導体基板１０と、この半導体基板１０上に形成されたＭＯＳ型トランジスタ１０８、１０９および半導体基板１０の上部に形成された下地配線層としての第１の配線層１１０および同じく下地配線層としての第２〜第５の配線層１００ａ〜１００ｄを有している。
【００１３】
第１の上部構造体としての第２の多層配線層領域１０２は、第６〜第９の配線層１００ｅ〜１００ｈを有している。また、第２の上部構造体としての第３の多層配線層領域１０３は、第１０および第１１の配線層１００ｉ、１００ｊ、パッシベーション膜９０、９１および高質ガラス（Ｑｕａｌｉｔｙ Ｇｌａｓｓ）８３ｂを有している。
【００１４】
ここで、図１に示す半導体装置を形成する為に、第１の多層配線層領域１０１と、第２の多層配線層領域１０２と、第３の多層配線層領域１０３は各々、別個に形成される。その後、第１の多層配線層領域１０１と第２の多層配線層領域１０２、第２の多層配線層領域１０２と第３の多層配線層領域１０３を結合する。この結合の際には、各々を貼り合せることにより一体に結合される。
【００１５】
以下、第１の多層配線層領域１０１が形成される工程を順次説明する。
【００１６】
まず、半導体基板１０にはＰウェル１１ａと、Ｎウェル１１ｂとが形成される。半導体基板１０上部の各ウェルの境界部分には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）用の素子分離絶縁膜１２ａ、１２ｂが形成される。
【００１７】
Ｐウェル１１ａには第１のＭＯＳトランジスタ１０８、Ｎウェル１１ｂには第２のＭＯＳトランジスタ１０９が各々形成される。上記第１および第２のＭＯＳトランジスタ１０８、１０９が形成された後、これらの第１および第２のＭＯＳトランジスタ１０８、１０９を含んだ半導体基板１０の表面には薄膜の絶縁膜１８が形成される。
【００１８】
この薄膜の絶縁膜１８が形成された後、半導体基板１０の上部には、第１の配線層１１０が形成される。この第１の配線層１１０は、層間絶縁膜２０、層間膜バリア層（以下、エッチストッパと称する）２１、層間絶縁膜（ｌｏｗｋ膜）２４、エッチストッパ２５および銅拡散ストッパ膜３９を有しており、これらの膜はこの順に順次上方へ堆積されている。
【００１９】
また、第１の配線層１１０内にはコンタクト２２を有する第１の配線部１１１、配線部２１１、および独立配線２１２、２１３が層間絶縁膜２４、エッチストッパ２５内の所定の位置に形成されている。ここで、上記第１の配線部１１１のコンタクト２２の下端は、図示したように絶縁膜１８を貫通して、第１のＭＯＳトランジスタ１０８の一方のソース／ドレイン領域１７ｃと導通されるように形成されている。
【００２０】
第１の配線層１１０の上部には第２の配線層１００ａが形成される。この第２の配線層１００ａは、銅拡散ストッパ膜３９上に形成された層間絶縁膜４１ａ、エッチストッパ４２ａ、銅拡散ストッパ膜６０ａを有しており、この順に順次上方へ堆積されている。
【００２１】
また、この第２の配線層１００ａ内には第２の配線部１１２ａ、従属配線２１４ａ、独立配線２１５ａ、２１６ａが形成されている。ここで、第２の配線層１００ａ内の第２の配線１１２ａの下面は、第１の配線１１１の上面と接続されるように形成されている。また、従属配線２１４ａは配線部２１１と接続されるように形成されている。
【００２２】
第２の配線層１００ａの上層配線である第３〜第５の配線層１００ｂ〜１００ｄの構造は、上記第２の配線層１００ａと同様に形成されている。これらの第３の配線層１００ｂ乃至第５の配線層１００ｄは第２の配線層１００ａと同様に、夫々層間絶縁膜４１ｂ〜４１ｄ、エッチストッパ４２ｂ〜４２ｄ、銅拡散ストッパ膜６０ｂ〜６０ｃ、第３〜第５の配線部１１２ｂ〜１１２ｄ、従属配線２１４ｂ〜２１４ｄおよび独立配線２１５ｂ〜２１５ｄ、２１６ｂ〜２１６ｄを夫々有している。
【００２３】
ここで、第１の配線部１１１乃至第５の配線部１１２ｄは各々直線状に上方へ順次積み重ねられ、互いに導通状態となるように接続されている。なお、第５の配線層１００ｄは、これより下の他の配線層とは異なり、銅拡散ストッパ膜を有してはいない。これに付いては後で説明する。
【００２４】
このように図１に示した第１の多層配線層領域１０１の最上層はエッチストッパ４２ｄである。また、上記エッチストッパ４２ｄの表面には、第５の配線部１１２ｄ、従属配線２１４ｄ、独立配線２１５ｄ、２１６ｄの先端が露出されるように形成されている。
【００２５】
また、ここで、図示しないが、最上層のエッチストッパ４２ｄの表面には必要に応じて下地である第１の多層配線層領域１０１の内部を機械的、化学的な種々のダメージから保護するための被膜としてパッシベーション膜が形成される。このパッシベーション膜は、後で説明するように、下地である第１の多層配線層領域１０１を第２の多層配線層領域１０２と貼り合せて一体化する際に、削り取られる。これは、第６の配線層１００ｅ内部に形成されている第６の配線部１１３ｅと接続される為に第５の配線部１１２ｄの上面を剥き出しにし、且つ鏡面仕上げにする必要がある為である。
【００２６】
一方、この実施形態においては、第６の配線層１００ｅの下面は上記パッシベーション膜を用いて被膜するのではなく、高質ガラスが形成されている。この高質ガラスも貼り合せの前に除去される。これについても後述する。
【００２７】
上記第５の配線部１１２ｄの上面が例えばＣＭＰにより鏡面仕上げされて露出され、貼り合せ面が形成されたことになる。このように形成された第１の多層配線層領域１０１の上面の貼り合せ面には第２の多層配線層領域１０２に同様に形成された貼り合せ面が押し付けられて接着される。
【００２８】
ここで、上記第１の多層配線層領域１０１の上部に貼り合される第２の多層配線層領域１０２は、第１の多層配線領域１０１とは別に形成される。以下、その構成について説明する。
【００２９】
第２の多層配線層領域１０２の第６の配線層１００ｅは、後で詳述するように高質ガラス基板の上に、エッチストッパ７１ａ、層間絶縁膜７２ｅ、エッチストッパ７３ｅおよび銅拡散ストッパ膜８０ｅの順に順次堆積され形成される。また、第６の配線層１００ｅの内部には、第６の配線部１１３ｅ、独立配線部２１７ｅ、２１８ｅを有している。
【００３０】
第１の多層配線領域１０１と第２の多層配線領域１０２とが貼り合わされると、第６の配線層１００ｅ内に形成された第６の配線部１１３ｅの底面は、第５の配線層１００ｄの第５の配線部１１２ｄの上面と接続される。
【００３１】
第２の多層配線層領域１０２は、第６の配線層１００ｅの上に続いて順次積層形成される、第７の配線層１００ｆ乃至第９の配線層１００ｈを備えている。第７の配線層１００ｆ乃至第９の配線層１００ｈは第６の配線層１００ｅと同様に構成され、層間絶縁膜７２ｆ〜７２ｈ、エッチストッパ７３ｆ〜７３ｈ、銅拡散ストッパ膜８０ｆ〜８０ｇ、第７〜第９の配線部１１３ｆ〜１１３ｈおよび独立配線部２１７ｆ〜２１７ｈ、２１８ｆ〜２１８ｈを夫々有している。ここで、第６の配線部１１３ｅ乃至第９の配線部１１３ｈは各々導通状態となるように接続されている。また、上記第９の配線層１００ｈは、配線層１００ｄと同様に、銅拡散ストッパ膜を有してはいない。
【００３２】
即ち、図１に示した第２の多層配線層領域１０２の最上層はエッチストッパ７３ｈである。また、上記エッチストッパ７３ｈの表面に露出する状態で多層配線層領域１０２の最上部の配線層１００ｈの表面部には、第９の配線部１１３ｈ、独立配線部２１７ｈ、２１８ｈが形成されている。
【００３３】
ここで、必要に応じて、最上層のエッチストッパ７３ｈの表面には貼り合せ作業を始めるまで配線層１００ｈの表面を保護するための被膜、例えばパッシベーション膜が形成される。但し、図１では既に貼り合せが行われているので、このパッシベーション膜は除去されており、図示はされてはいない。つまり、別に形成された第３の多層配線層領域１０３と貼り合せる際に、パッシベーション膜を削り取り、第１０の配線層１００ｉに形成されている第１０の配線部１１４ｉと接続される為に第９の配線部１１３ｈの上面を剥き出しにする必要がある為である。
【００３４】
尚、後述するが、この実施形態においてはパッシベーション膜を用いずに高質ガラスの保護膜を用いる例がしめされている。第２の多層配線層領域１０２の上面には第３の多層配線層領域１０３が貼り合せによって形成される。
【００３５】
次に、この第３の多層配線層領域１０３の構成を詳細に説明する。
【００３６】
第３の多層配線層領域１０３の第１０の配線層１００ｉは、エッチストッパ７１ｂ、層間絶縁膜９４ｉ、エッチストッパ９５ｉ、層間絶縁膜９６ｉおよび銅拡散ストッパ膜９７ｉが順次堆積されることで形成されている。また、第１０の配線層１００ｉの所定の位置には、第１０の配線部１１４ｉと独立配線部２１９ｉが形成されている。ここで、第１０の配線層１００ｉ内において形成された第１０の配線１１４ｉの底面はエッチストッパ７１ｂの底面から露出され、第９の配線層１００ｈの第９の配線１１３ｈの上面と接続されるように形成されている。
【００３７】
第３の多層配線層領域１０３には、第１０の配線層１００ｉの上に続いて同様に順次積層形成された第１１の配線層１００ｊが備えられている。第１１の配線層１００ｊは第１０の配線層１００ｉと同様に構成され、順次積層された層間絶縁膜９４ｊ、エッチストッパ９５ｊ、層間絶縁膜９６ｊ、銅拡散ストッパ膜９７ｊ、第１１の配線部１１４ｊおよび独立配線部２１９ｊを有している。ここで、第１０の配線部１１４ｉの上面と第１１の配線部１１４ｊの底面は導通状態となるように互いに接続されている。
【００３８】
また、上記形成された第３の多層配線層領域１０３の第１１の配線部１００ｊの銅拡散ストッパ膜９７ｊの上面には、パッシベーション膜９０、９１および高質ガラス８３ｂが順次形成されている。
【００３９】
このように、下地である第１の多層配線層領域１０１、第１の上部構造体である第２の多層配線層領域１０２および第２の上部構造体である第３の多層配線層領域１０３を個別に形成する。図１に示したような半導体基板１０上に形成された１１層の配線層１１０、１００ａ〜１００ｊを有する多層配線層構造の半導体装置を形成する際は、上記第１〜第３の多層配線層領域１０１、１０２、１０３の夫々鏡面仕上げされた貼り合せ面を単に押し付けるだけで、容易に且つ強固に貼り合せることができる。
【００４０】
このように、トランジスタ１０８のソース／ドレイン領域１７ｃは、下地配線層１１０のコンタクト２２に接続された第１の配線部１１１から第２の上部構造体である第３の多層配線層領域１０３の第１１の配線層１００ｊの第１１の配線部１１４ｊまで導通状態となるように接続される。
【００４１】
次に、図１に示した半導体装置の下地である第１の多層配線層領域１０１について、図２および図３を参照し、その製造工程を詳細に説明する。
【００４２】
まず、図２（ａ）において、半導体基板１０にはＰウェル１１ａおよびＮウェル１１ｂ、１１ｃが形成される。半導体基板１０上部の異なる導電型のウェル１１ａ，１１ｂおよび１１ａ，１１ｃの境界部分には夫々、素子分離絶縁膜１２ａ、１２ｂが形成されている。
【００４３】
素子分離絶縁膜１２ａ、１２ｂの間のＰウェル１１ａ上部にはゲート酸化膜１３ｂ、ゲート電極１４ｂ、絶縁層１５ｂが順次形成されている。この状態で、上記ゲート酸化膜１３ｂに隣接する半導体基板１０上方には、上記絶縁層１５ｂをマスクとし、イオン打ち込み法等によりソース／ドレイン領域のＬＤＤ領域が形成される。
【００４４】
ゲート酸化膜１３ｂ、ゲート電極１４ｂおよび絶縁層１５ｂの両端には、各々ゲート側壁絶縁膜１６ｃ、１６ｄが、上記ＬＤＤ領域が形成された後で形成される。その後、ソース／ドレイン領域１７ｂ、１７ｃが、上記ゲート側壁絶縁膜１６ｃ、１６ｄをマスクとし、イオン打ち込み法等により形成される。
【００４５】
このようにして、Ｐウェル１１ａ上部にはＭＯＳトランジスタ１０８が形成される。
【００４６】
同様にして、素子分離絶縁膜１２ｂで分離されたＮウェル１１ｂ上部にはＭＯＳトランジスタ１０９が形成される。ＭＯＳトランジスタ１０９はＭＯＳトランジスタ１０８と同様に、ゲート酸化膜１３ｃ、ゲート電極１４ｃ、絶縁層１５ｃ、ゲート側壁絶縁膜１６ｅ、１６ｆ、およびＬＤＤ領域を持つソース／ドレイン領域１７ｄ、１７ｅを有している。
【００４７】
また、素子分離絶縁膜１２ａ上にはＭＯＳトランジスタ１０８と同様に、ゲート酸化膜１３ａ、ゲート電極１４ａ、絶縁層１５ａ、およびゲート側壁絶縁膜１６ａ、１６ｂを有した電極構造が形成されている。この電極構造は素子分離絶縁膜１２ａの上部に形成されている為、ソース／ドレイン領域は形成されない。つまり、素子分離絶縁膜１２ａ上に形成されたゲート電極１４ａは、例えば配線として用いられる。ここで、Ｎウェル１１ｃにはソース／ドレイン領域１７ａが形成されているが、これは図示しないＭＯＳトランジスタのソース／ドレイン領域の一方を示すものである。
【００４８】
薄膜のゲート絶縁膜１８が、ＭＯＳトランジスタ１０８、１０９を含んで半導体基板１０の表面全体に形成される。更に、ゲート絶縁膜１８上部全体には、層間絶縁膜２０および銅の拡散ストッパ膜２１が形成される。
【００４９】
この状態で、メタルバリア層２２およびコンタクト２３をＭＯＳトランジスタ１０８のソース／ドレイン領域１７ｃの上方に形成するために、層間絶縁膜２０および銅の拡散ストッパ膜２１がエッチングされる。その後、例えばシングルダマシン法によりメタルバリア層２２およびコンタクト２３が形成される。これらのメタルバリア層２２およびコンタクト２３が形成された後で、拡散ストッパ膜２１がＣＭＰにより研磨され、これらのメタルバリア層２２、コンタクト２３が拡散ストッパ膜２１と同一平面となるように仕上げられる。
【００５０】
更に、層間絶縁膜（ｌｏｗｋ膜）２４およびエッチストッパ２５が、上記形成された拡散ストッパ膜２１上部に順次堆積される。この状態を図２（ａ）に示す。
【００５１】
次いで、図２（ｂ）に示すように、エッチストッパ２５の上面には、絶縁膜２６が堆積され、更にレジスト膜２７が絶縁膜２６上に形成される。レジスト膜２７は通常のフォトリソグラフィ法によりパターニングされる。次いで、このパターニングされたレジスト膜２７をエッチングマスクとし、層間絶縁膜２４、エッチストッパ２５および絶縁膜２６が所定の個所でエッチングされ、拡散ストッパ膜２１まで到達する深さを有する配線溝２８ａ、２８ｂ、２８ｃおよび２８ｄが形成されている。
【００５２】
この結果、コンタクト２３の上面は配線溝２８ｄの底部で露出される。また、配線溝２８ａ、２８ｂ、２８ｃも例えばトランジスタ１０８、１０９が形成されていない素子分離絶縁膜１２ａの上方の位置に形成される。上記配線溝２８ａ〜２８ｄが形成されると、レジスト膜２７および絶縁膜２６は剥離される。
【００５３】
その後、図２（ｃ）に示すように、上記形成された配線溝２８ｄの内壁にメタルバリア層３０が形成され、更にこのメタルバリア層３０内には金属層が堆積され、第１の配線３５が形成される。また、同時に、配線溝２８ａ、２８ｂ、２８ｃにも各々のメタルバリア層３１、３２、３３および配線３６、３７、３８が形成される。
【００５４】
ここで、メタルバリア層２２、コンタクト２３、メタルバリア層３０および第１の配線３５を総称して第１の配線部１１１とする。同様に、メタルバリア層３１と配線３６を総称して配線部２１１とし、メタルバリア層３２と配線３７を総称して独立配線部２１２とし、メタルバリア層３３と独立配線部３８を総称して独立配線部２１３とする。
【００５５】
エッチストッパ２５、第１の配線部１１１、配線部２１１、独立配線部２１２および独立配線部２１３の上面には銅拡散ストッパ膜３９が形成され、下地１０１の第１の配線層１１０が形成されたことになる。
【００５６】
次に、図３（ａ）に示すように、層間絶縁膜３９の上部には、層間絶縁膜４１ａ、エッチストッパ４２ａ、および絶縁膜４３ａが順次堆積される。更に、デュアルダマシン法のために、所定の第１のパターンで形成されたレジスト膜４４が堆積される。この第１のパターンのレジスト膜４４をエッチングマスクとしてエッチングすることで、層間絶縁膜４１ａ、エッチストッパ４２ａおよび絶縁膜４３ａの所定の個所にはビアホール４０ａ、４０ｂが形成される。上記ビアホール４０ａは配線部２１１の上部に、ビアホール４０ｂは第１の配線部１１１の上部に各々形成されている。
【００５７】
次に、所定の配線溝５１ａ、５１ｂ、５１ｃ、５１ｄを形成する為に、上記レジスト膜４４は、図３（ａ）に示すように配線溝を形成する為の第２のパターン形状に形成される。このレジスト膜４４をエッチングマスクとして再度エッチングをし、一方のビアホール４０ａが形成された個所には配線溝５１ａ、他方のビアホール４０ｂが形成された個所には配線溝５１ｂが形成される。その他の所定の２個所、ここでは配線溝５１ａに隣接する位置には配線溝５１ｃ、５１ｄが各々形成されている。各々の配線溝が形成されると、レジスト膜４４および絶縁膜４３ａは剥離される。
【００５８】
その後、図３（ｂ）に示すように、上記形成された一方のビアホール４０ｂおよび配線溝５１ｂの内面にはバリア層４６ａが形成され、更にこのバリア層４６ａの内部には導電体が堆積されて第２の配線５０ａが形成される。他方のビアホール４０ａおよび配線溝５１ａの内面には同様にしてバリア層４６ｂと配線４７ａが形成される。また、配線溝５１ｃ、５１ｄには各々メタルバリア層４４ａ、４５ａおよび配線４８ａ、４９ａが形成される。
【００５９】
ここで、メタルバリア層４６ｂと配線４７ａを総称して従属配線部２１４ａとし、メタルバリア層４６ａと第２の配線５０ａを総称して第２の配線部１１２ａとする。また、メタルバリア層４４ａと配線４８ａを総称して独立配線部２１５ａとし、メタルバリア層４５ａと配線４９ａを総称して独立配線部２１６ａとする。このように上記従属配線部２１４ａおよび第２の配線部１１２ａは、例えば、デュアルダマシン法によって形成される。
【００６０】
上記形成された従属配線部２１４ａは配線部２１１と、独立配線部２１６ａは第１の配線部１１１と、各々導通状態にある。
【００６１】
上記エッチストッパ４２ａ、従属配線部２１４ａ、独立配線部２１５ａ、独立配線部２１６ａおよび独立配線部２１６ａの各々はエッチストッパ４２ａとともにＣＭＰにより平面化され、その平面の上には銅拡散ストッパ膜６０ａが形成されている。このようにして図３（ｂ）に示したように、第２の下地配線層１００ａが形成される。
【００６２】
図１で説明したように、下地である第１の多層配線層領域１０１は、半導体基板１０の上に順次積層形成された第１乃至第５の下地配線層１１０および１００ａ〜１００ｄを備えている。ここで、第３乃至第５の下地配線層１００ｂ〜１００ｄは、第２の下地配線層１００ａと同様に構成され、層間絶縁膜４１ｂ〜４１ｄ、エッチストッパ４２ｂ〜４２ｄ、銅拡散ストッパ膜６０ｂ〜６０ｄ、メタルバリア層４３ｂ〜４３ｄと従属配線４７ｂ〜４７ｄを有した従属配線部２１４ｂ〜２１４ｄ、メタルバリア層４４ｂ〜４４ｄと配線４８ｂ〜４８ｄを各々有した独立配線部２１５ｂ〜２１５ｄ、メタルバリア層４５ｂ〜４５ｄと配線４９ｂ〜４９ｄを各々有した独立配線部２１６ｂ〜２１６ｄ、メタルバリア層４６ｂ〜４６ｄと第３〜第５の配線５０ｂ〜５０ｄを各々有した第３〜第５の配線部１１２ｂ〜１１２ｄを夫々有している。
【００６３】
但し、半導体基板１０に形成された第１の多層配線層領域１０１の最上部には上記した銅拡散ストッパ膜は形成されない。つまり、第１の多層配線層領域１０１の最上部であるエッチストッパ４２ｄ、従属配線部２１４ｄ、独立配線部２１５ｄ、２１６ｄおよび第５の配線部１１２ｄの上面には、図示しない高質ガラスが形成されている。この高質ガラスは、第２の多層配線層領域１０２と貼り合わされる迄の第１の多層配線層領域１０１の機械的強度を確保するために必要に応じて取り付けられるものである。また、第１の配線部ないし第５の配線部１１１、１１２ａ〜１１２ｄは互に導通状態となるように、トランジスタ１０８のソース／ドレイン１７ｃの直上の位置に垂直方向に順次形成されている。
【００６４】
尚、高質ガラスはＳｉＮ、ＳｉＣ等から形成されている。また、第１の多層配線層領域１０１上に高質ガラスを製造する方法については従来から知られている技術を用いている為、その説明を省略する。
【００６５】
ここで、上記ゲート酸化膜１３ａ、１３ｂ、１３ｃを形成する為の材料に、例えばＳｉＯ２等を、ゲート電極１４ａ、１４ｂ、１４ｃを形成する為に、例えばポリシリコン等を用いることができる。
【００６６】
このように、図１の実施形態では、半導体基板１０上に形成される第１の多層配線層領域１０１は５層の下地配線層１１０、１００ａ〜１００ｄを含む。これは特定のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）、例えばＤＲＡＭにおいてはメモリコアに３〜４層の配線層が使用される為、基板上に順次堆積することによって配線層を形成する方法を用いるのが妥当であり、一般には貼り合せを用いてメモリコア部分の形成は行なわない。よって、貼り合せが必要になるのは、メモリコアに使用される３〜４層以上のより多くの配線層を順次基板上に形成する必要のある半導体装置である。
【００６７】
この実施形態では全体で１１層の配線層を積層するため、下地の配線層は５層だけとし、残りの６層の配線層は二つの多層配線層領域、即ち、４層構成の第１の上部構造体および２層構成の第２の上部構造体に分けて形成し、最後の夫々を貼り合せることによって形成している。
【００６８】
次に、図４を参照して、図１に示した第１の多層配線層領域１０１の上部に貼り合せられる第１の上部構造体である第２の多層配線層領域１０２が、別に用意されたシリコン基板上に形成された状態の多層配線構造を説明する。
【００６９】
図４において、図１のシリコン基板１０とは別に用意された半導体基板としてのシリコン基板７０ａ上には、エッチストッパ７１ａ、層間絶縁膜７２ｅ、エッチストッパ７３ｅおよび銅拡散ストッパ膜８０ｅを有した第６の配線層１００ｅが形成される。
【００７０】
第６の配線層１００ｅ内には、メタルバリア層７６ｅと第６の配線７９ｅを有した第６の配線部１１３ｅが形成されると共に、メタルバリア層７４ｅと配線７７ｅを有した独立配線部２１７ｅ、およびメタルバリア層７５ｅと配線７８ｅを有した独立配線部２１８ｅが各々所定の位置に形成される。ここで、第６の配線部１１３ｅは配線部１１２ａと同様にデュアルダマシン法により形成した配線溝中に銅を堆積することで形成でき、また、独立配線部２１７ｅ、２１８ｅはシングルダマシン法により形成した配線溝中に銅を堆積することで形成できる。
【００７１】
ここで、シリコン基板７０ａには例えば図示しない位置合わせマークが予め形成されており、後工程で第１の多層配線層領域１０１と第２の多層配線層領域１０２とが貼り合わされるときに、この位置合わせマークを用いて第６の配線部１１３ｅが多層配線層領域１０１側の第５の配線部１１３ｄと正確に接続されるように構成される。
【００７２】
第２の多層配線層領域１０２は４層の配線層を持ち、第６の配線層１００ｅの上に順次積層形成された第７乃至第９の配線層１００ｆ〜１００ｈを備えている。第７乃至第９の配線層１００ｆ〜１００ｈは、第６の配線層１００ｅと同様に構成され、層間絶縁膜７２ｆ〜７２ｈ、エッチストッパ７３ｆ〜７３ｈ、銅拡散ストッパ膜８０ｆ〜８０ｇ、メタルバリア層７４ｆ〜７４ｈと配線７７ｆ〜７７ｈを各々有した独立配線部２１７ｆ〜２１７ｈ、メタルバリア層７５ｆ〜７５ｈと配線７８ｆ〜７８ｈを各々有した独立配線部２１８ｆ〜２１７８、メタルバリア層７６ｆ〜７６ｈと第７乃至第９の配線７９ｆ〜７９ｈを各々有した第７乃至第９の配線部２１７ｆ〜２１７ｈを夫々有している。
【００７３】
ここで、シリコン基板７０ａに形成された第２の多層配線層領域１０２の最上部、即ち第９の配線層１００ｈの上面には、他の配線層１００ｅ〜１００ｇに形成されている銅拡散ストッパ膜は形成されない。代わりに、第２の多層配線層領域１０２の最上部であるエッチストッパ７３ｈ、及びこのエッチストッパ７３ｈと同一面内に露出した独立配線部２１７ｈ、２１８ｈおよび第９の配線部１１３ｈのＣＭＰにより平坦化された上面には高質ガラス８３ａが形成される。この高質ガラス８３ａは貼り合せられるまでの第２の多層配線層領域１０２の機械的強度を上げるために取り付けられる。なお、第６の配線部乃至第９の配線部１１３ｅ〜１１３ｈは互に導通状態となるように、且つ基板７０ａの上に垂直方向に直線状に並ぶように形成されている。
【００７４】
尚、図４に示すシリコン基板７０ａの上部に形成される第２の多層配線層領域１０２および高質ガラス８３ａを製造する方法については従来から知られている技術を用いている為、その説明を省略する。
【００７５】
次に、図５を参照し、図１に示した第３の多層配線層領域１０３としてシリコン基板上に形成される多層配線構造を説明する。
【００７６】
図５において、別に用意された半導体基板としてのシリコン基板７０ｂ上にはエッチストッパ７１ｂ、層間絶縁膜９４ｉ、エッチストッパ９５ｉ、層間絶縁膜９６ｉおよび銅拡散ストッパ膜９７ｉを有した第１０の配線層１００ｉが形成される。第１０の配線層１００ｉ内には、メタルバリア層８６ｉと第１０の配線８８ｉを有した第１０の配線部１１４ｉと、メタルバリア層８５ｉと配線８７ｉを有した独立配線部２１９ｉが各々所定の位置に形成されている。
【００７７】
ここで、第１０の配線部１１４ｉは配線部１１２ａと同様にデュアルダマシン法により形成した配線溝中に銅を堆積することで形成でき、また、独立配線部８７ｉはシングルダマシン法により形成した配線溝中に銅を堆積することで形成できる。
【００７８】
ここで、シリコン基板７０ｂには、図４と同様に、例えば図示しない位置合わせマークが予め形成されており、後工程で第２の多層配線層領域１０２上に第３の多層配線層領域１０３が貼り合わされるときに、この位置合わせマークを用いて第１０の配線部１１４ｉが多層配線層領域１０２側の第９の配線部１１ｈと正確に接続されるように構成される。
【００７９】
第３の多層配線層領域１０３は、第１０の配線層１００ｉの上に積層形成された第１１の配線層１００ｊを備えている。第１１の配線層１００ｊは、第１０の配線層１００ｉと同様に構成され、層間絶縁膜９４ｊ、エッチストッパ９５ｊ、層間絶縁膜９６ｊ、銅拡散ストッパ膜９７ｊ、メタルバリア層８６ｊと第１１の配線８８ｊを各々有した第１１の配線部１１４ｊ、メタルバリア層８５ｊと配線８７ｊを各々有した独立配線部２１９ｊを有している。第１０の配線部１１４ｉと第１１の配線部１１４ｊは導通状態となるように所定の位置に形成されている。
【００８０】
上記銅拡散ストッパ膜９７ｊの上面には、パッシベーション膜９０、９１および高質ガラス層８３ｂが順次形成されている。この実施形態の場合は第３の多層配線層領域１０３が半導体装置の最上層であるのでパッシベーション膜９０、９１が形成されている。また、この高質ガラス層８３ｂは図４の多層配線層領域１０２と同様に、機械的強度を上げるために取り付けられている。但し、この多層配線層領域１０３の上には貼り付けられる配線層はないので、半導体装置が貼り付けにより形成された後で研磨により除去してもよい。
【００８１】
尚、図５に示すシリコン基板７０ｂの上部に形成される第３の領域１０３、パッシベーション膜９０、９１および高質ガラス層８３ｂを製造する方法については従来から知られている技術を用いている為、その説明を省略する。
【００８２】
図１乃至図５に示した各コンタクト、ビアおよび配線部には導電性の金属として例えば銅を堆積する場合を説明したが、銅以外の例えば銅を含んだ導電性の材料等種々の材料を用いることができる。また、エッチストッパとしては、例えばＳｉＮの絶縁膜が用いられ、銅拡散ストッパ膜としては、例えばＳｉＮが用いられて形成されている。更に、層間絶縁膜としては、例えばリン、或いはボロンを含んだＳｉＯ２を材料として形成されるが、ＳｉＯ２以外にＦＳＧその他の材料を用いて形成しても良い。
その他、例えば層間絶縁膜なども単一層構造を用いる代わりに複数の材料による積層構造としてもよい。
【００８３】
上記説明した実施形態では、図１に示した半導体基板１０上に形成される第１の多層配線層領域１０１〜１０３が夫々別個形成される。これらの形成された第１の多層配線層領域１０１〜１０３を用い、貼り合せによって図１に示したような半導体装置を形成する。以下、図６、図７を用い多層配線層の貼り合せ技法について説明する。
【００８４】
図６（ａ）には、図４に示したシリコン基板７０ａ上に第２の多層配線層領域１０２と高質ガラス層８３ａの形成後に、シリコン基板７０ａが削り取られてエッチストッパ７１ａが露出された状態を示す。
【００８５】
また図６（ａ）にはこの第２の多層配線層領域１０２と貼り合わされるべき下地の多層配線層領域１０１の最上部も示されている。即ち、半導体基板１０上部に形成された第１の多層配線層領域１０１の上部に必要に応じて形成されていた高質ガラス層が剥離され、第５の配線層１００ｄのエッチストッパ４２ｄが露出されると共に、同一面に第５の配線部５０ｄ、従属配線部２１４ｄおよび独立配線層２１５ｄ、２１６ｄの各々の上面が露出された状態も示している。
【００８６】
ここで、エッチストッパ７１ａの下面内に第６の配線部１１３ｅが露出された面を第２の貼り合せ面２とし、エッチストッパ４２ｄ、第５の配線部１１２ｄ、従属配線部２１４ｄおよび独立配線層２１５ｄ、２１６ｄが露出した面を第１の貼り合せ面１とする。
【００８７】
これら第１、第２の貼り合せ面１，２は例えばＣＭＰにより研磨され、鏡面仕上げが行なわれている。また、ＣＭＰにより粗く研磨した後、更に薬品やウエット処理による鏡面仕上げを行うＣＭＰ法を用いて貼り合せ用の研磨を行ってもよい。
【００８８】
更に、図４に示すシリコン基板７０ａを研磨してエッチストッパ７１ａの下面を露出する研磨、および下地のエッチストッパ４２ｄの上面を露出させる研磨はＣＭＰに限らず鏡面仕上げが可能ならば例えばエッチング等の他の方法を用いてもよい。
【００８９】
図６（ａ）において、鏡面仕上げが行なわれた第１、第２の貼り合せ面１，２は所定の位置で位置合わせした状態で相互に押し付けられる。これにより何らの接着材などを用いること無く、両者は強固に貼り合せられている。
【００９０】
この状態の貼り合せ部分を図６（ｂ）に示す。ここでは、第５の配線部１１２ｄおよび第６の配線部１１３ｅが導通状態となるように貼り合せられている。この結果、下地である第１の多層配線層領域１０１と第１の上部構造体である第２の多層配線層領域１０２とが貼り合わされたことになる。次に、これと第２の上部構造体である第２の多層配線層領域１０３とを貼り合せる工程を図７を参照して説明する。
【００９１】
図７（ａ）には、図４に示した第２の多層配線層領域１０２の最上層に形成された高質ガラス層８３ａが研磨されて除去され、エッチストッパ７３ｈが露出された状態を示す。更に、図５に示した第３の多層配線層領域１０３においてシリコン基板７０ｂが研磨されて除去され、エッチストッパ７１ｂが露出された状態も示されている。ここで、エッチストッパ７３ｈと同一面内に、第９の配線部１１３ｈ、配線部２１７ｈおよび配線部２１８ｈの各々が露出した面を、第３の貼り合せ面３である。また、エッチストッパ７１ｂと同一の面内に、第１０の配線部１１４ｉが露出した面を第４の貼り合せ面４とする。
【００９２】
ここで、図４に示した高質ガラス層８３ａおよび図５のシリコン基板７０ｂを研削して除去する方法としてはＣＭＰの他、所定のエッチングレートでのエッチング等の方法がある。また、第３、第４の貼り合せ面３，４の鏡面仕上げは、第１、第２の貼り合せ面１，２の鏡面仕上げと同様に行なわれる。
【００９３】
上記鏡面仕上げが行なわれると、第３、第４の貼り合せ面３，４は所定の位置で加圧され、貼り合せられている。この貼り合せ部分の状態を図７（ｂ）に示す。ここでは、第９の配線部１１３ｈおよび第１０の配線部１１４ｉが導通状態となるように貼り合せられている。この結果、図１に示した構造の１１層の配線層１１０、１００ａ〜１００ｊを持つ半導体装置が完成する。
【００９４】
以上に説明したように、第１、第２の貼り合せ面１，２を鏡面仕上げして貼り合せ、また第３、第４の貼り合せ面３，４を鏡面仕上げして貼り合せる方法は、多大の時間を要しない。この為、従来、多層配線された半導体装置を形成する為に要する時間よりも大幅な製造時間の短縮が可能となる。
【００９５】
例えば、この実施形態の貼り合せ技法を用いることで、図１に示す基板１０上に形成された１１層に多層配線された半導体装置を形成するまでの試作時間が約４０日であった。つまり、下地の第１の配線層１１０を基板１０上に形成するのに約２０日を要し、その上に形成される配線層１００ａから１００ｄまでの各層を形成するのに約５日を要するため４層では約２０日であるから、下地１０１を形成するのに約４０日を要した。
【００９６】
一方、第２の多層配線層領域１０２は４層構造であるから、その制作に約２０日を要し、第３の多層配線層領域１０３は２層構造であるから、その制作に約１０日を要した。従って、これらの３つの領域１０１，１０２，１０３の作成を同時に開始すれば、これらの貼り合せには時間を要しないので、全体の製造には４０日を要した。
【００９７】
従来の方法では、第１の配線層１１０を持つ下地の製造に約２０日を要し、その上に形成される配線層１００ａから１００ｊまでの各層を形成するのに約５日を要するため１０層では約５０日を要する。従って従来では２０日と７０日とを合計した７０日の日数を要していたから、上記の実施形態の方法では、従来より３０日ほど試作或いは製造の時間が短縮できたこととなる。
【００９８】
この場合、この発明を下地に２０日、１０層の上部構造体に５０日を要する半導体装置の製造に適用すると、５０日で全体の半導体装置が製造できることになる。この場合は従来の方法では７０日であったから、約１．４倍の日数を要することになる。
【００９９】
更に、図１の構成の半導体装置を製造する際に、１層の下地を形成するのに２０日、１０層の上部構造体を５層づつの二つの上部構造体に分けて夫々２５日で別個に制作すれば、全体の製造が僅かに２５日で済むことになる。この場合は従来の方法では７０日であるから、約２．８倍の日数を要することになる。
【０１００】
この発明による貼り合せ技法は、最小でも２つ以上の多層配線層を貼り合せる際に有効である。なお、上記実施形態の第１乃至第４の貼り合せ面１〜４の夫々はＳｉＮなどの絶縁膜で形成されたエッチストッパ面内に配線層などの金属面が露出した状態で貼り合わされる。この貼り合せの場合において、貼り合せの界面が互に金属部分を４０％以上含むものであれば、良好な貼り合せの実施が可能であることが分かった。したがって、この条件のもとで行なうことで接着強度の高い貼り合せが可能となる。
【０１０１】
また、図１乃至図６に示すように、半導体基板１０上に導通状態となるように形成された第１の配線部１１１ないし第１１の配線部１１４ｊにおいて、上層の配線部ほど配線部を太く形成している。つまり配線部を太く形成したのは、上層ほど配線部の抵抗を低くして形成する必要があるためである。なお、この配線部が太くなることは前記の貼り合せ部の金属部分の割合が増加することを意味し、強固な貼り合せの実現にも有効である。
【０１０２】
また、図１の実施形態において、下地の多層配線層領域１０１を形成した後で、貼り合せの前にこの部分が設計どおりに形成されているか否かをチェックしておく。同様に、第１、第２の上部構造体１０２、１０３を形成した後で、貼り合せの前にこれらの部分が設計どおりに形成されているか否かをチェックしておく。この結果、例えば領域１０３が不良であることが分かれば、この部分のみを再度作成するのに約１０日余分に要するのみで済み、半導体装置全体を再度作り直す必要はない。
【０１０３】
一方、従来の半導体基板上に多層に配線層を順次形成する場合において、プロセスの不具合で、上記の領域１０３に対応する部分が不良であることが分かった場合には、すでに最初から数えると６０日以上、即ち、８割以上完成した段階で最初から作り直す必要があった。
【０１０４】
上記実施形態では、貼り合せをする際、貼り合せ面に配線層自体が露出するようにし、この露出した配線層同士を直接貼り合せる技法を用いることにより多層配線された半導体装置が形成されている。しかしながら、上記実施形態に限らず、貼り合せ部分の配線層に他の面積の大きい金属を接続し、その上で貼り合せるようにすれば、配線接続部（コンタクト）の位置合わせを余裕を持って行うことが出来る。
【０１０５】
図８乃至図１０はこのような考えに基づいた実施形態を示す断面図である。以下、図１の第２の多層配線層領域１０２と第３の多層配線層領域１０３とを別個に作成して貼り合せを行う場合を例に取って説明する。ここで、第１の多層配線層領域１０１と第２の多層配線層領域１０２との貼り合せにおいても同様の効果が得られることはいうまでもない。
【０１０６】
まず、図５に示すように、シリコン基板７０ｂ上に第３の多層配線層領域１０３を形成する。その後、この図５の構成において、シリコン基板７０ｂおよびエッチストッパ７１ｂが研削される。更に、第１０の配線部１１４ｉの第１０配線８８ｉの下部が露出されるようにエッチストッパ７１ｂの全部およびメタルバリア層８６ｉの下部が研削される。ここではエッチストッパ７１ｂが全て削り取られた位置で研削が終了されるものとする。
【０１０７】
その後、層間絶縁膜９４ｉの下面と同一面内で露出された第１０配線８８ｉおよびメタルバリア層８６ｉの下部を溶融されて液体状となった半田に漬けた後引き上げる。この結果、図８（ａ）に図示するような楕円状に形成された半田球９８が第１０配線１１４ｉの下部に付着する。
【０１０８】
その後、図８（ｂ）に示すように、層間絶縁膜９４ｉの下方に半田球９８が隠れる程度の厚みで層間絶縁膜９９が形成される。
【０１０９】
次いで、図８（ｃ）に示すように、上記形成された半田球９８の接合に用いる断面積が最も広い個所、即ち半田球９８の最大直径の位置まで、半田球９８と層間絶縁膜９９が、例えばＣＭＰ法により削り取られ、更に鏡面仕上げがなされる。この鏡面仕上げをする際にも、例えばＣＭＰ法が用いられる。
【０１１０】
この結果、所定のマイクロ・バンプ接点を構成する半球状の半田コンタクト９８ｃと、層間絶縁膜９９下方の表面とを同一面に有する貼り合せ面５が形成される。
【０１１１】
一方、図４に示す多層配線層領域１０２の最上部に形成された高質ガラス８３ａを研削し、鏡面仕上げして、エッチストッパ７３ｈ表面に第９配線部１１３ｈ、配線部２１７ｈ、２１８ｈが露出された状態の貼り合せ面３が形成された第２の多層配線層領域１０２が、図８（ｃ）に示すように用意される。
【０１１２】
これらの鏡面仕上げが行なわれた貼り合せ面３、貼り合せ面５は所定の位置で位置合わせされて接合、加圧され、貼り合せられる。この貼り合せ部分を図８（ｄ）に示す。この結果、第９の配線部１１３ｈおよび第１０の配線部１１４ｉは半田コンタクト９８ｃを介して導通状態となるように貼り合せられる。
【０１１３】
このようにマイクロ・バンプ接点として形成された半田コンタクト９８ｃが配線部１１４ｉの下部に形成されている為、図１に示した実施形態と比較して貼り合せの余裕が保証できる。
【０１１４】
なお、上記実施形態では、マイクロ・バンプ接点として形成された半田コンタクト９８ｃを形成することで第１０の配線部１１４ｉの下部の接合面積を広くして貼り合せの余裕を保証できるようにしたが、半田コンタクト９８ｃを用いずに第１０の配線部１１４ｉの下部に形成される貼り付け面のビア部を太く形成することでも貼り合せの余裕が保証できる。
【０１１５】
また、上記実施形態では、配線部１１４ｉの貼り付け面として、ビア部の下部に半田コンタクト９８ｃを形成して接合面積を広くしたが、配線部１１４ｉの貼り付け面であるビア部の下部のシリコン基板７０ｂ中に半田コンタクト９８ｃに相当する配線部を予め形成しておき、この配線部を接合面として用いるようにすることで接合面積を広くするように形成してもよい。
【０１１６】
図９はその一例を示す実施形態の断面図であり、図５における配線部１１４ｉの下部のシリコン基板７０ｂ中に、図９（ａ）に示したように配線部１２２を形成し、貼り付けの際の接合面積を広くした。ここで、上記実施形態と同じ部分は同一符号を用いてその詳細な説明を省略する。
【０１１７】
まず、図９（ａ）において、シリコン基板７０ｂ中に配線溝が形成され、その配線溝にメタルバリア層１２０と銅の配線部１２１とを有する配線部１２２が形成される。
【０１１８】
配線部１２２が形成されると、ＣＭＰにより表面が平坦化された後、図５に示したと同様のプロセスで第３の多層配線層領域１０３が形成される。
【０１１９】
次いで、図９（ｂ）に示すように配線部１２２のメタルバリア層１２０の下部が露出されるまでシリコン基板７０ｂがＣＭＰ等によりエッチングされる。その後、メタルバリア層１２０の下部の露出面とシリコン基板７０ｂのエッチング面がＣＭＰにより鏡面仕上げにより処理され，貼り合せ面６が形成される。図９（ｂ）には鏡面仕上げが行なわれた上記貼り合せ面６と第２の多層配線層領域１０２上面の貼り合せ面３とが示されている。
【０１２０】
次いで、図９（ｃ）に示すように、貼り合せ面３と貼り合せ面６とは所定の位置で接合され、加圧されることにより貼り合せられる。この結果、第２の多層配線層領域１０２の第９の配線部１１３ｈ、および第３の多層配線層領域１０３の第１０の配線部１１４ｉとは、配線部１２２を介して導通状態となるように貼り合せられる。このように、配線部１１４ｉの下部のビア部を貼り合せ面に露出させるよりも広い接合面積を提供する配線部１２２が形成されている為、貼り合せの余裕がより保証できる。
【０１２１】
図１０に更に他の実施形態を示す。この実施形態では図４に示した高質ガラス８３ａが銅拡散防止効果を有する場合である。図９の実施形態では高質ガラス８３ａを完全に削り取ってエッチストッパ７３ｈを露出させたが、図１０の実施形態では硬質ガラス８３ａを削除せずに、図１０（ｂ）に示すように、その内部に第９の配線部１１３ｈと接続されるように配線部１２５が形成される。ここで、上記実施形態と同じ部分は同一符号を用いてその詳細な説明を省略する。
【０１２２】
まず、図４に示す第２の他層配線層領域１０２が完成された後、図１０（ａ）に示すように、高質ガラス８３ａ上面に所定のレジストパターン１３０が形成される。このレジストパターン１３０は通常のフォトリソグラフィ法により形成される。
【０１２３】
レジストパターン１３０が形成されると、このレジストパターン１３０をマスクとして硬質ガラス層８３ａのエッチングが行なわれ、第９の配線部１１３ｈのメタルバリア層７６ｈを除く配線部７９ｈの上面が露出される。この結果、図１０（ａ）に示すように、硬質ガラス層８３ａの配線部７９ｈの上部には配線溝１２３が形成される。
【０１２４】
配線溝１２３が形成されると、レジストパターン１３０は剥離され、配線溝１３０内には図１０（ｂ）に示すように、メタルバリア層１２４と銅配線１２５を有する配線部１２６が形成される。その後、配線部１２６の上面と高質ガラス層８３ａの上面からなる貼り合せ面７が、ＣＭＰ法による研磨および鏡面仕上げにより形成される。図１０（ｂ）には、鏡面仕上げが行なわれた上記貼り合せ面７と第３の多層配線層領域１０３の下面の貼り合せ面４とが示されている。
【０１２５】
次いで、図１０（ｃ）に示すように、貼り合せ面４と貼り合せ面７とは所定の位置で接合、加圧され、貼り合せられる。これにより、第９の配線部１１３ｈおよび第１０の配線部１１４ｉは大きい面積の配線部１２６を介して導通状態となるように貼り合せられる。
【０１２６】
このように、高質ガラス層８３ａが銅拡散防止効果を有する場合は、高質ガラスを削り取らずに、高質ガラス層中に配線部１２６を形成し、上部の配線部、ここでは第１０の配線部１１４ｉ、と接続されるようにしてもよい。これにより、貼り合せた時の接合強度、導電性の向上などの効果が得られるとともに、硬質ガラス層により機械的強度が保持できるので、貼り合せ時の第２の他層配線層領域１０２の取り扱いが容易になる。
【０１２７】
また、半導体装置の配線形成の際は、既に説明したように、銅配線又は銅を含んだ材料を用いた配線が用いられている。特に銅配線を用いた場合は、銅配線に隣接する配線層中には銅拡散ストッパ膜を形成する必要がある。
【０１２８】
例えば、図６（ｂ）に示した第５の配線層１００ｄと第６の配線層１００ｅとの貼り合せ部分に注目する。ここで、第５の配線部１１２ｄと第６の配線部１１３ｅの間には銅拡散ストッパ膜は形成されていない。この場合、例えばエッチストッパ７１ａを銅拡散ストッパ膜として形成することができる。
【０１２９】
あるいは、必要に応じて第５の配線部１１２ｄと第６の配線部１１３ｅの間に銅拡散ストッパ膜を形成してもよいことはいうまでもない。一例をあげると、図６（ａ）において、第５の配線層１００ｄの上部に形成された高質ガラス８３ｃを剥離して貼り合せ面１が形成された状態において、この貼り合せ面１の上に銅拡散ストッパ膜を形成することができる。
【０１３０】
この場合、第５の配線部１１２ｄがこの銅拡散ストッパ膜により覆われて絶縁されてしまうので、この部分にコンタクトホールを形成する必要がある。即ち、第５の配線部１１２ｄと接続されるようにこのコンタクトホールに導電体を埋めこんで、図示しないコンタクトを形成する。その後このコンタクト上面と銅拡散ストッパ膜の上面とをＣＭＰ法によって鏡面仕上げを行ない、貼り合せ面を形成する。
【０１３１】
尚、貼り合せ面１〜７において、貼り合せの界面における金属面の絶縁物に対する割合が４０％以上であれば、良好な貼り合せの実施が可能であるが、場合によりこの割合は４０％以下であってもよいことは勿論である。
【０１３２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【０１３３】
【発明の効果】
以上詳述したようにこの発明によれば、半導体基板上に多層配線層を形成して半導体装置を製造する際の試作、製造時間を短縮することができ、また、多層配線層の製造歩留まりを向上させることができる、高い信頼性を持つ半導体装置およびその製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態の、半導体基板上に形成された下地に多層配線層を有する上部構造体を貼り合せることによって形成された半導体装置の構造を示す断面図。
【図２】図１に示した半導体装置の下地である第１の多層配線層領域の製造工程における構造を示す断面図。
【図３】図２に続く半導体装置の第１の多層配線層領域の製造工程における構造を示す断面図。
【図４】図１に示した半導体装置の下地とは別に製造される第２の多層配線層領域をシリコン基板上に形成する場合の製造工程における構造を示す断面図。
【図５】図１に示した半導体装置の更に別に製造される第３の多層配線層領域をシリコン基板上に形成する場合の製造工程における構造を示す断面図。
【図６】図１に示した半導体装置の第１の多層配線層領域と第２の多層配線層領域との貼り合せ面の構造を詳細に示す断面図。
【図７】図１に示した半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ面の構造を詳細に示す断面図。
【図８】他の実施形態における、半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ部の配線の接続に半田を用いる構造を示す断面図。
【図９】更に他の実施形態における、半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ部にシリコン基板の配線部を用いる構造を示す断面図。
【図１０】更に他の実施形態における、半導体装置の第２の多層配線層領域と第３の多層配線層領域との貼り合せ部に高質ガラス中の配線部を用いる構造を示す断面図。
【符号の説明】
１０…半導体基板、１０１、１０２、１０３…第１〜３の多層配線層領域、１１０、１００ａ、１００ｂ、１００ｃ、１００ｄ…第１〜５の配線層、１００ｅ、１００ｆ、１００ｇ、１００ｈ…第６〜９の配線層、１００ｉ、１００ｊ…第１０、１１の配線層、９０、９１…パッシベーション膜、８３ｂ…高質ガラス、１１１…第１の配線部、１１２ｂ〜１１２ｄ…第３〜第５の配線部、１１３ｅ〜１１３ｈ…第６〜第９の配線部、１１４ｉ、１１４ｊ…第１０、１１の配線部。
Claims (18)
- 第１の貼り合せ面を有する少なくとも１つの下地配線層を基板上に有する下地を形成し、
第２の貼り合せ面を有する少なくとも１つの上部配線層を有する少なくとも１つの上部構造体を形成し、
前記第１、第２の貼り合せ面により前記上部構造体及び前記下地を所定の位置で貼り合せる、ことを特徴とする多層配線層を有する半導体装置の製造方法。 - 前記第１、第２の貼り合せ面に前記下地配線層の配線の一部および上部配線層の配線の一部を鏡面仕上げされた状態で露出させることを特徴とする、請求項１に記載の半導体装置の製造方法。
- 前記下地配線層及び上部配線層の配線が銅配線により形成されていることを特徴とする、請求項１又は請求項２に記載の半導体装置の製造方法。
- 前記第１、第２の貼り合せ面が加圧により貼り合せられることを特徴とする、請求項１又は請求項２に記載の半導体装置の製造方法。
- 前記第２の貼り合せ面に半田バンプの接点を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第２の貼り合せ面の所定の位置に配線部を形成することを特徴とする、請求項２に記載の半導体装置の製造方法。
- 前記上部構造体は所定の補強部材上に形成された上部配線層を有し、前記補強部材を研磨することにより前記第２の貼り合せ面を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記補強部材内の所定の位置には前記研磨により露出する導電部を有することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記上部構造体の最上層を保護膜で覆うことを特徴とする請求項７に記載の半導体装置の製造方法。
- 第１の貼り合せ面を有する少なくとも１つの下地配線層を基板上に形成した下地と、
前記第１の貼り合せ面と接合される第２の貼り合せ面を有する少なくとも１つの上部配線層を含む少なくとも１つの上部構造体と、
を有することを特徴とする、多層配線層を有する半導体装置。 - 前記第１、第２の貼り合せ面では、前記下地配線層の配線の一部および上部配線層の配線の一部が鏡面仕上げされた状態で互いに接合されていることを特徴とする、請求項１０に記載の多層配線層を有する半導体装置。
- 前記下地配線層及び上部配線層の配線が銅配線により形成されていることを特徴とする、請求項１０に記載の多層配線層を有する半導体装置。
- 前記第２の貼り合せ面に半田バンプの接点を有することを特徴とする請求項１０に記載の多層配線層を有する半導体装置。
- 前記第２の貼り合せ面の所定の位置に配線部を有することを特徴とする、請求項１０に記載の多層配線層を有する半導体装置。
- 前記上部構造体は所定の補強部材とこの補強部材上に形成された上部配線層とを有し、前記補強部材内の所定の位置には前記第２の貼り合せ面に露出する導電部を有することを特徴とする請求項１０に記載の多層配線層を有する半導体装置。
- 前記上部構造体の最上層を覆う保護膜を有することを特徴とする請求項１５に記載の多層配線層を有する半導体装置。
- 更に、前記銅配線を形成する銅の拡散を防止する為の拡散ストッパ膜が前記銅配線の表面に沿って形成されていることを特徴とする、請求項１２に記載の多層配線層を有する半導体装置。
- 前記第１の貼り合せ面と第２の貼り合せ面とが夫々４０％以上の金属面を持つことを特徴とする請求項１０乃至請求項１７のいずれか１項に記載の多層配線層を有する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003022394A JP3981026B2 (ja) | 2003-01-30 | 2003-01-30 | 多層配線層を有する半導体装置およびその製造方法 |
| US10/401,870 US6960492B1 (en) | 2003-01-30 | 2003-03-31 | Semiconductor device having multilayer wiring and manufacturing method therefor |
| CNB031550711A CN1302534C (zh) | 2003-01-30 | 2003-08-27 | 具有多层布线层的半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003022394A JP3981026B2 (ja) | 2003-01-30 | 2003-01-30 | 多層配線層を有する半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004235454A true JP2004235454A (ja) | 2004-08-19 |
| JP3981026B2 JP3981026B2 (ja) | 2007-09-26 |
Family
ID=32951469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003022394A Expired - Fee Related JP3981026B2 (ja) | 2003-01-30 | 2003-01-30 | 多層配線層を有する半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6960492B1 (ja) |
| JP (1) | JP3981026B2 (ja) |
| CN (1) | CN1302534C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258840A (ja) * | 2010-06-10 | 2011-12-22 | Toshiba Corp | 半導体装置 |
| JP2012129521A (ja) * | 2010-12-16 | 2012-07-05 | Soytec | 半導体構造同士を直接結合する方法、およびこの方法を使用して形成された結合された半導体構造 |
| US8778773B2 (en) | 2010-12-16 | 2014-07-15 | Soitec | Methods for directly bonding together semiconductor structures, and bonded semiconductor structures formed using such methods |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4410075B2 (ja) * | 2004-09-28 | 2010-02-03 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
| JP4929332B2 (ja) * | 2009-09-24 | 2012-05-09 | 株式会社東芝 | 電子部品の製造方法 |
| JP5517800B2 (ja) | 2010-07-09 | 2014-06-11 | キヤノン株式会社 | 固体撮像装置用の部材および固体撮像装置の製造方法 |
| JP5731904B2 (ja) | 2011-05-25 | 2015-06-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9953941B2 (en) | 2015-08-25 | 2018-04-24 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
| CN107502534B (zh) * | 2017-08-08 | 2021-03-19 | 珠海创飞芯科技有限公司 | 生物芯片的封装结构和封装方法 |
| US10840205B2 (en) | 2017-09-24 | 2020-11-17 | Invensas Bonding Technologies, Inc. | Chemical mechanical polishing for hybrid bonding |
| US11056348B2 (en) | 2018-04-05 | 2021-07-06 | Invensas Bonding Technologies, Inc. | Bonding surfaces for microelectronics |
| US11393779B2 (en) | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
| EP3807927A4 (en) | 2018-06-13 | 2022-02-23 | Invensas Bonding Technologies, Inc. | TSV AS A HIDEPAD |
| US11011494B2 (en) | 2018-08-31 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics |
| US11158573B2 (en) | 2018-10-22 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Interconnect structures |
| US11264357B1 (en) | 2020-10-20 | 2022-03-01 | Invensas Corporation | Mixed exposure for large die |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130059A (ja) * | 1984-07-20 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
| JPH07112041B2 (ja) * | 1986-12-03 | 1995-11-29 | シャープ株式会社 | 半導体装置の製造方法 |
| US4841355A (en) * | 1988-02-10 | 1989-06-20 | Amdahl Corporation | Three-dimensional microelectronic package for semiconductor chips |
| US6271137B1 (en) * | 1989-11-30 | 2001-08-07 | Stmicroelectronics, Inc. | Method of producing an aluminum stacked contact/via for multilayer |
| US5046238A (en) * | 1990-03-15 | 1991-09-10 | Rogers Corporation | Method of manufacturing a multilayer circuit board |
| US5227338A (en) * | 1990-04-30 | 1993-07-13 | International Business Machines Corporation | Three-dimensional memory card structure with internal direct chip attachment |
| FR2666173A1 (fr) * | 1990-08-21 | 1992-02-28 | Thomson Csf | Structure hybride d'interconnexion de circuits integres et procede de fabrication. |
| JP2986884B2 (ja) | 1990-09-27 | 1999-12-06 | 株式会社東芝 | 半導体装置の製造方法 |
| US5258236A (en) * | 1991-05-03 | 1993-11-02 | Ibm Corporation | Multi-layer thin film structure and parallel processing method for fabricating same |
| JPH0513410A (ja) | 1991-07-05 | 1993-01-22 | Nec Corp | ウエハ製造プロセス |
| US5202754A (en) * | 1991-09-13 | 1993-04-13 | International Business Machines Corporation | Three-dimensional multichip packages and methods of fabrication |
| US5401913A (en) * | 1993-06-08 | 1995-03-28 | Minnesota Mining And Manufacturing Company | Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board |
| US5627106A (en) * | 1994-05-06 | 1997-05-06 | United Microelectronics Corporation | Trench method for three dimensional chip connecting during IC fabrication |
| JPH08148563A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 半導体装置の多層配線構造体の形成方法 |
| US6054363A (en) | 1996-11-15 | 2000-04-25 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor article |
| JP3390329B2 (ja) * | 1997-06-27 | 2003-03-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5977640A (en) * | 1998-06-26 | 1999-11-02 | International Business Machines Corporation | Highly integrated chip-on-chip packaging |
| JP3532788B2 (ja) * | 1999-04-13 | 2004-05-31 | 唯知 須賀 | 半導体装置及びその製造方法 |
| JP2001102523A (ja) * | 1999-09-28 | 2001-04-13 | Sony Corp | 薄膜デバイスおよびその製造方法 |
| JP2002280448A (ja) | 2001-03-15 | 2002-09-27 | Toshiba Microelectronics Corp | 半導体集積回路装置の製造方法 |
| TW550642B (en) * | 2001-06-12 | 2003-09-01 | Toshiba Corp | Semiconductor device with multi-layer interconnect and method fabricating the same |
| JP2003023071A (ja) | 2001-07-05 | 2003-01-24 | Sony Corp | 半導体装置製造方法および半導体装置 |
-
2003
- 2003-01-30 JP JP2003022394A patent/JP3981026B2/ja not_active Expired - Fee Related
- 2003-03-31 US US10/401,870 patent/US6960492B1/en not_active Expired - Lifetime
- 2003-08-27 CN CNB031550711A patent/CN1302534C/zh not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011258840A (ja) * | 2010-06-10 | 2011-12-22 | Toshiba Corp | 半導体装置 |
| JP2012129521A (ja) * | 2010-12-16 | 2012-07-05 | Soytec | 半導体構造同士を直接結合する方法、およびこの方法を使用して形成された結合された半導体構造 |
| US8778773B2 (en) | 2010-12-16 | 2014-07-15 | Soitec | Methods for directly bonding together semiconductor structures, and bonded semiconductor structures formed using such methods |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1302534C (zh) | 2007-02-28 |
| CN1519912A (zh) | 2004-08-11 |
| US6960492B1 (en) | 2005-11-01 |
| JP3981026B2 (ja) | 2007-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3981026B2 (ja) | 多層配線層を有する半導体装置およびその製造方法 | |
| US9543193B2 (en) | Non-hierarchical metal layers for integrated circuits | |
| US20220359274A1 (en) | Method and Apparatus for Back End of Line Semiconductor Device Processing | |
| JP5957840B2 (ja) | 半導体装置の製造方法 | |
| CN109856931A (zh) | 半导体装置及其制造方法 | |
| US20160218062A1 (en) | Thin film resistor integration in copper damascene metallization | |
| JP2005064451A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2010080774A (ja) | 半導体装置 | |
| JP5491077B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| KR100691051B1 (ko) | 반도체 디바이스 및 본드 패드 형성 프로세스 | |
| JP2008085173A (ja) | 半導体装置及びその製造方法 | |
| JP2001135723A (ja) | 半導体装置及びその製造方法 | |
| US20140008808A1 (en) | Method for fabricating a semiconductor device with formation of conductive lines | |
| US11776924B2 (en) | Method of manufacturing semiconductor device | |
| JP2003110108A (ja) | 半導体装置の製造方法及びその構造 | |
| US8722527B2 (en) | Integrated circuit manufacturing method and integrated circuit | |
| US9087880B2 (en) | Removing metal fills in a wiring layer | |
| JP2008147352A (ja) | 半導体装置およびその製造方法 | |
| US8664743B1 (en) | Air-gap formation in interconnect structures | |
| US7504334B2 (en) | Semiconductor device and method for manufacturing same | |
| JP5924198B2 (ja) | 半導体装置の製造方法 | |
| JP2007027234A (ja) | 半導体装置及びその製造方法 | |
| KR20090068637A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH09172075A (ja) | 半導体装置の多層配線における層間接続孔の製造方法 | |
| JP2007335547A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060905 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070626 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070628 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |