JP3608520B2

JP3608520B2 - 半導体装置

Info

Publication number: JP3608520B2
Application number: JP2001070869A
Authority: JP
Inventors: 敬志中野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-13
Filing date: 2001-03-13
Publication date: 2005-01-12
Anticipated expiration: 2021-03-13
Also published as: JP2002270854A

Description

【０００１】
【発明の属する技術分野】
本発明は、素子分離絶縁膜によって絶縁分離されたＭＯＳトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
従来、例えばプレーナ型のＭＯＳトランジスタは、シリコン等からなる半導体基板（以下、単に基板という）において、素子が素子分離絶縁膜により囲まれて周囲の素子から絶縁分離され、その素子分離絶縁膜により絶縁分離された領域内における基板の表層部に、ソース領域とドレイン領域とが形成されている。また、ソース領域とドレイン領域との間における基板をチャネル領域として、チャネル領域上にゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成されている。
【０００３】
そして、ゲート電極に電圧を印加することによりソース領域とドレイン領域の間にチャネルが形成され、ソース領域とドレイン領域の間に電流が流れるようになる。
【０００４】
【発明が解決しようとする課題】
この様なＭＯＳトランジスタにおいて電流能力を大きくするためには、素子全体の面積を大きくして素子分離絶縁膜間の距離を大きくしなければならない。しかし、素子全体の面積を大きくすると、近年の半導体装置の小型化の要求に応えることができない。
【０００５】
本発明は、上記問題点に鑑み、素子面積を増加することなく電流能力を向上させることができる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）と、半導体基板に素子形成領域を形成すべく備えられた素子分離絶縁膜（２ａ、２１、３１ａ）と、素子形成領域において少なくとも半導体基板の表層部に形成されたソース領域（３）及びドレイン領域（４）と、ソース領域とドレイン領域との間における半導体基板をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（５）と、ゲート絶縁膜上に形成されたゲート電極（６）とを有してなる半導体装置において、素子分離絶縁膜を挟んで素子形成領域に対する反対側の部位（２ｂ、１ｃ、３１ｂ）が、素子形成領域の周囲を囲むように配置されており、素子分離絶縁膜を挟んで前記素子形成領域に対する反対側の部位には、ゲート電極へのゲート電圧が印加されるようになっていることを特徴としている。
【０００７】
本発明では、素子分離絶縁膜を挟んで素子形成領域に対する反対側の部位にゲート電圧を印加して、半導体基板におけるソース領域とドレイン領域との間のうち素子分離絶縁膜の側壁にもチャネルが形成されるようにすることで、素子面積を増加させなくてもチャネル幅を大きくすることができる。このため、素子面積を増加することなく電流能力を向上させることができる。
【０００８】
この場合、請求項２に記載の発明の様に、素子形成領域の周囲を囲むように形成したトレンチ（２、３１）と、トレンチの側壁に形成した側壁絶縁膜（２ａ、３１ａ）と、トレンチの内部に充填した導電性のＰｏｌｙＳｉ部材（２ｂ、３１ｂ）とを有し、素子分離絶縁膜を側壁絶縁膜で構成し、素子分離絶縁膜を挟んで素子形成領域に対する反対側の部位を、ＰｏｌｙＳｉ部材で構成することができる。
【０００９】
また、請求項３に記載の発明では、半導体基板（１）と、半導体基板に素子形成領域を形成すべく備えられた素子分離絶縁膜（２ａ、２１、３１ａ）と、素子形成領域において少なくとも半導体基板の表層部に形成されたソース領域（３）及びドレイン領域（４）と、ソース領域とドレイン領域との間における半導体基板をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（５）と、ゲート絶縁膜上に形成されたゲート電極（６）とを有してなる半導体装置において、素子形成領域の周囲を囲むように形成した二重のトレンチ（２１）と、二重のトレンチ内に形成した絶縁物とを有し、素子分離絶縁膜を絶縁物で構成し、素子分離絶縁膜を挟んで素子形成領域に対する反対側の部位を、半導体基板のうち二重のトレンチに挟まれた部位（１ｃ）で構成して、半導体基板のうち二重のトレンチに挟まれた部位（１ｃ）に、ゲート電極へのゲート電圧が印加されるようになっていることを特徴としている。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１１】
【発明の実施の形態】
（第１実施形態）
以下、図に示す実施形態について説明する。本実施形態では、本発明を半導体装置としてのＮｃｈＭＯＳトランジスタに適用した例で説明する。図１はＮｃｈＭＯＳトランジスタを上方から見た場合のレイアウトを示す図であり、図２は図１におけるＡ−Ａ断面を模式的に示す図である。なお、図１では便宜上ハッチングを施しているが、このハッチングは断面を示すものではない。
【００１２】
半導体基板（以下、単に基板という）１としてはＳＯＩ基板を用いており、ＳＯＩ基板は支持基板（図示せず）上に埋め込み酸化膜１ａが配置され、埋め込み酸化膜１ａ上にＰ⁻型の素子形成基板１ｂが配置されてなる。なお、素子形成基板１ｂとしてはＮ⁻型を選択してもよい。
【００１３】
素子形成基板１ｂには埋め込み酸化膜１ａまで達するトレンチ２が形成されている。このトレンチ２は枠状に形成されており、深さは１０〜１５μｍ程度になっている。トレンチ２の側壁には側壁絶縁膜としての側壁酸化膜２ａが形成されている。この側壁酸化膜２ａの厚みは５００〜６００ｎｍとなっている。また、トレンチ２の内部には導電性のＰｏｌｙＳｉ部材２ｂが隙間無く充填されている。
【００１４】
ここで、側壁酸化膜２ａのうち内側に形成されている側壁酸化膜２ａが素子分離絶縁膜に相当し、この内側の側壁酸化膜２ａによって周囲の素子形成基板１ｂから絶縁された領域が素子形成領域となっている。つまり、素子形成領域がトレンチ２により囲まれている。
【００１５】
素子形成領域における基板１の表層部には、Ｐ型のＷｅｌｌ領域が側壁酸化膜２ａに接触するように形成されている。また、Ｗｅｌｌ領域の表層部にはＮ^＋型のソース領域３とＮ^＋型のドレイン領域４とが形成されている。このソース領域３とドレイン領域４は側壁酸化膜２ａに十分近い部位まで形成されており、ソース領域３及びドレイン領域４と側壁酸化膜２ａとの間の距離は２μｍ以下となっている。また、ソース領域３とドレイン領域４の各々の深さは０．１〜０．５μｍ程度となっている。
【００１６】
また、ソース領域３とドレイン領域４との間におけるＷｅｌｌ領域（基板）をチャネル領域として、チャネル領域上にゲート絶縁膜としてのゲート酸化膜５が形成されている。このゲート酸化膜５の厚みは１０〜１００ｎｍ程度になっている。また、ゲート酸化膜５上にゲート電極６が形成されている。このゲート電極６はＰｏｌｙＳｉ等によって形成することができる。
【００１７】
また、基板１の表面のうちドレイン領域４やソース領域３及びゲート電極６等が形成されていない部位にはＬＯＣＯＳ酸化膜が形成されている。また、ソース領域３やＬＯＣＯＳ酸化膜等を含む基板１上には層間絶縁膜７が形成されており、層間絶縁膜７上にＡｌ等の金属によって複数の配線８ａ〜８ｃが形成されている。
【００１８】
これらの配線８ａ〜８ｃは、第１のコンタクトホール９ａを介してドレイン領域４と電気的に接続された第１の配線８ａと、第２のコンタクトホール９ｂを介してソース領域３及び基板１と電気的に接続された第２の配線８ｂと、第３のコンタクトホール９ｃを介してゲート電極６と電気的に接続された第３の配線８ｃとからなる。
【００１９】
ここで、第３の配線８ｃは、第４のコンタクトホール９ｄを介してトレンチ２の内側の側壁酸化膜２ａを挟んで素子形成領域に対する反対側の部位であるＰｏｌｙＳｉ部材２ｂと電気的に接続されている。
【００２０】
次に、この様なＮｃｈＭＯＳトランジスタの製造方法を簡単に述べる。まず、ＳＯＩ基板を用意してエッチング等によりトレンチ２を形成する。そして、熱酸化等によりトレンチ２の側壁酸化膜２ａを形成する。その後、トレンチ２の内部を電気伝導性のＰｏｌｙＳｉで充填してＰｏｌｙＳｉ部材２ｂを形成する。その後、ＬＯＣＯＳ酸化膜を形成した後、ゲート酸化膜５を形成して、ゲート電極６を形成する。続いて、ＬＯＣＯＳ酸化膜をマスクとしてイオン注入及び拡散を行うことによりソース領域３とドレイン領域４を形成する。
【００２１】
次に、層間絶縁膜７を形成した後、層間絶縁膜７に第１〜第４のコンタクトホール９ａ〜９ｄを形成する。その後、層間絶縁膜７上の一面にＡｌ膜を形成することにより第１〜第４のコンタクトホール９ａ〜９ｄにＡｌを充填し、層間絶縁膜７上のＡｌ膜をパターニングすることで第１〜第３の配線８ａ〜８ｃを形成する。このようにして、ＮｃｈＭＯＳトランジスタを製造することができる。
【００２２】
なお、トレンチ２内部を電気伝導性のＰｏｌｙＳｉで充填する際は、不純物がドーピングされるような雰囲気でＰｏｌｙＳｉをトレンチ２に充填するようにする。
【００２３】
この様なＮｃｈＭＯＳトランジスタでは、ゲート電極６に正のゲート電圧を印加すると、ゲート酸化膜５の厚みとＷｅｌｌ領域の濃度等によって決まるしきい値電圧Ｖｔ_１以上で、ゲート酸化膜５の下のチャネル領域にＮ型のチャネル１０が形成され、ＭＯＳトランジスタがオン状態となる。このＶｔ_１は１〜２Ｖ程度である。
【００２４】
この際、トレンチ２の内側の側壁酸化膜２ａを挟んで素子形成領域と導電性のＰｏｌｙＳｉ部材２ｂとが対向しており、このＰｏｌｙＳｉ部材２ｂにもゲート電圧が印加されるようになっているため、ソース領域３とドレイン領域４との間のうちトレンチ２の内側の側壁酸化膜２ａと対向する部位（以下、側面対向領域という）にもチャネル１１が形成される。つまり、ＰｏｌｙＳｉ部材２ｂをゲート電極として利用し、内側の側壁酸化膜２ａをゲート酸化膜として利用し、側面対向領域をチャネル領域として利用することができ、ゲート酸化膜５と対向する部位のチャネル１０をトレンチ２の側壁まで伸ばすことができる。
【００２５】
この際、ＰｏｌｙＳｉ部材２ｂの全てが導電性となっているため、トレンチ２の内側の側壁酸化膜２ａに沿ってトレンチ２の深さだけチャネル１１が形成される。このＰｏｌｙＳｉ部材２ｂを用いたゲートでは、しきい値電圧Ｖｔ_２はトレンチ２の側壁酸化膜２ａの厚さやＷｅｌｌ領域の濃度などによって決まり、このＶｔ_２は例えば８Ｖ程度となる。
【００２６】
この様に、本実施形態ではトレンチ２の内側の側壁酸化膜２ａもゲート酸化膜として利用することで、従来のゲート酸化膜５の直下のみにチャネル１０を形成する構成に比べて、トレンチ２の深さの２倍の長さだけチャネル幅を大きくすることができる。
【００２７】
従って、素子面積を増加させなくてもチャネル幅を大きくすることができ、素子面積を増加することなく電流能力を向上させて、抵抗値を小さくすることができる。
【００２８】
（第２実施形態）
本実施形態でも、本発明を半導体装置としてのＮｃｈＭＯＳトランジスタに適用した例で説明する。図３はＮｃｈＭＯＳトランジスタを上方から見た場合のレイアウトを示す図である。なお、図３では便宜上ハッチングを施しているが、このハッチングは断面を示すものではない。以下、主として第１実施形態と異なる部分について述べ、図３中図１と同一部分は同一符号を付して説明を省略する。
【００２９】
本実施形態では、素子形成領域を囲むように二重のトレンチ２１が形成されている。そして、二重のトレンチ２１内はＰｏｌｙＳｉ部材により充填されるのではなく、絶縁物としての酸化物により充填されている。ここで、この二重のトレンチ２１のうち、内側に形成されたトレンチ２１内の酸化物が素子分離絶縁膜に相当する。
【００３０】
また、基板１のうちの二重のトレンチ２１に挟まれた部位１ｃが素子分離絶縁膜を挟んで素子形成領域に対する反対側の部位に相当し、素子形成領域内のゲート電極６とトレンチ２１に挟まれた部位１ｃとが電気的に接続されている。ここで、各々のトレンチ２１の幅は２μｍ程度となっている。この場合、Ｖｔ_１は１〜２Ｖ程度であり、Ｖｔ_２は十数Ｖである。
【００３１】
これにより、基板１におけるトレンチ２１に挟まれた部位１ｃをゲート電極として利用し、内側のトレンチ２１内の酸化物をゲート酸化膜として利用することができるため、内側のトレンチ２１の側壁に沿ってチャネルを形成することができる。そのため、第１実施形態と同様の効果を得ることができる。
【００３２】
また、二重のトレンチ２１に挟まれた部位１ｃと第３の配線８ｃとを電気的に接続しているため、トレンチ２上の層間絶縁膜７にコンタクトホールを形成する必要がなく、容易にゲート電極６と二重のトレンチ２１に挟まれた部位１ｃとを電気的に接続することができる。
【００３３】
（第３実施形態）
本実施形態では、本発明を半導体装置としての出力用パワーＭＯＳトランジスタに適用した例で説明する。図４はＮｃｈＭＯＳトランジスタを上方から見た場合のレイアウトを示す図である。なお、図４では便宜上ハッチングを施しているが、このハッチングは断面を示すものではない。以下、主として第１実施形態と異なる部分について述べ、図４中図１と同一部分は同一符号を付して説明を省略する。
【００３４】
本実施形態では、基板１の表層部においてドレイン領域４とソース領域３が複数個交互に配置され、各々のソース領域３とドレイン領域４の間における基板１がチャネル領域とされ、このチャネル領域上にゲート酸化膜が形成され、ゲート酸化膜上にゲート電極６が形成されている。
【００３５】
これらのドレイン領域４、ソース領域３及びゲート電極６は複数列に配列されており、その列毎にトレンチ２によって囲まれている。つまり、ドレイン領域４、ソース領域３及びゲート電極６が交互に配列された従来のストライプ状のレイアウトに対して、この交互に配列されたレイアウトを配列方向に貫く様にしてトレンチ２が形成されている。そして、図示しないが、ゲート電極６とＰｏｌｙＳｉ部材２ｂとが電気的に接続されている。
【００３６】
この様な構成でも、第１実施形態と同様の効果を得ることができる。具体的には、トレンチ２の間隔を１０μｍとし、トレンチ２の幅を２μｍとし、トレンチ２の深さ（素子形成基板１ｂの厚み）を１５μｍとした場合、従来の構成のドレイン領域とソース領域とがストライプ状に配置されておりＰｏｌｙＳｉ部材にゲート電圧を印加しないＭＯＳトランジスタと比較して、チャネル幅を３．３倍にすることができる。なお、これはチャネル領域の表面積が互いに同じ場合で比較したものである。その結果、パワーＭＯＳトランジスタの電流能力及びオン抵抗を向上することができる。
【００３７】
また、オン抵抗の向上により素子形成領域の面積を小さくすることができるため、パワーＭＯＳトランジスタの寄生容量を小さくすることができ、高速動作が可能となる。
【００３８】
（他の実施形態）
上記第２実施形態と上記第３実施形態とを組み合わせても第１実施形態と同様の効果を発揮することができる。つまり、図５のＭＯＳトランジスタのレイアウト図に示すように、ドレイン領域４、ゲート電極６及びソース領域３が一列に交互に配列された複数の領域の各々をトレンチ（内側のトレンチ）２１で囲み、このトレンチ２１に囲まれた複数の領域を他のトレンチ（外側のトレンチ）２１で囲み、基板１のうち内側のトレンチ２１と外側のトレンチ２１に挟まれた部位１ｃとゲート電極６とを電気的に接続しても良い。
【００３９】
また、図５の様に内側のトレンチ２１内の領域に複数のドレイン領域４等を形成しなくても、１組のドレイン領域、ゲート電極及びソース領域を形成しても良い。
【００４０】
また、図６のＭＯＳトランジスタのレイアウト図に示すように、ゲート電極６と第３の配線８ｃとの電気的な接続をトレンチ２の外側において行っても良い。
【００４１】
また、上記各実施形態におけるトレンチ２、２１は、ＳＯＩ基板の埋め込み酸化膜１ａまで達するものであるが、素子形成基板１ｂの深さ方向の途中まで形成されたトレンチ（以下、シャロートレンチという）により素子形成領域を絶縁分離しても良い。この際、図７のＭＯＳトランジスタの概略断面図に示すように、例えばシャロートレンチ３１の内壁に酸化膜３１ａを形成し、シャロートレンチ３１の内部をＰｏｌｙＳｉ部材３１ｂにより充填することができる。
【００４２】
また、ＳＯＩ基板を用いずにバルク状のウェハからなる基板を用いても良い。この場合、例えば、図７に示すシャロートレンチ３１により基板１における素子形成領域を絶縁分離すれば良い。
【００４３】
なお、図５、６では便宜上ハッチングを施しているが、このハッチングは断面を示すものではない。
【００４４】
また、上記各実施形態やシャロートレンチを用いた例では、ゲート酸化膜５の直下のチャネル１０とトレンチ２の内側の側壁酸化膜２ａと対向する部位のチャネル１１とが繋がっている例について示したが、これらのチャネル１０、１１が互いに繋がっていなくても、ソース及びドレイン領域３、４と側壁酸化膜２ａに対向する部位のチャネル１１とが繋がっていれば良い。
【図面の簡単な説明】
【図１】第１実施形態に係るＭＯＳトランジスタのレイアウト図である。
【図２】第１実施形態に係るＭＯＳトランジスタの概略断面図である。
【図３】第２実施形態に係るＭＯＳトランジスタのレイアウト図である。
【図４】第３実施形態に係るＭＯＳトランジスタのレイアウト図である。
【図５】他の実施形態に係るＭＯＳトランジスタのレイアウト図である。
【図６】他の実施形態に係るＭＯＳトランジスタのレイアウト図である。
【図７】他の実施形態に係るＭＯＳトランジスタの概略断面図である。
【符号の説明】
１…半導体基板、１ｃ…半導体基板におけるトレンチに挟まれた部位、
２、３１…トレンチ、２ａ、３１ａ…側壁酸化膜（素子分離絶縁膜）、
２ｂ、３１ｂ…ＰｏｌｙＳｉ部材、３…ソース領域、４…ドレイン領域、
５…ゲート酸化膜、６…ゲート電極、２１…トレンチ（素子分離絶縁膜）。

Claims

半導体基板（１）と、前記半導体基板に素子形成領域を形成すべく備えられた素子分離絶縁膜（２ａ、２１、３１ａ）と、前記素子形成領域において少なくとも前記半導体基板の表層部に形成されたソース領域（３）及びドレイン領域（４）と、前記ソース領域と前記ドレイン領域との間における前記半導体基板をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（５）と、前記ゲート絶縁膜上に形成されたゲート電極（６）とを有してなる半導体装置において、
前記素子分離絶縁膜を挟んで前記素子形成領域に対する反対側の部位（２ｂ、１ｃ、３１ｂ）が、前記素子形成領域の周囲を囲むように配置されており、
前記素子分離絶縁膜を挟んで前記素子形成領域に対する反対側の部位には、前記ゲート電極へのゲート電圧が印加されるようになっていることを特徴とする半導体装置。
前記素子形成領域の周囲を囲むように形成されたトレンチ（２、３１）と、前記トレンチの側壁に形成された側壁絶縁膜（２ａ、３１ａ）と、前記トレンチの内部に充填された導電性のＰｏｌｙＳｉ部材（２ｂ、３１ｂ）とを有し、
前記素子分離絶縁膜が前記側壁絶縁膜で構成され、前記素子分離絶縁膜を挟んで前記素子形成領域に対する反対側の部位が、前記ＰｏｌｙＳｉ部材で構成されていることを特徴とする請求項１に記載の半導体装置。
半導体基板（１）と、前記半導体基板に素子形成領域を形成すべく備えられた素子分離絶縁膜（２ａ、２１、３１ａ）と、前記素子形成領域において少なくとも前記半導体基板の表層部に形成されたソース領域（３）及びドレイン領域（４）と、前記ソース領域と前記ドレイン領域との間における前記半導体基板をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（５）と、前記ゲート絶縁膜上に形成されたゲート電極（６）とを有してなる半導体装置において、
前記素子形成領域の周囲を囲むように形成された二重のトレンチ（２１）と、前記二重のトレンチ内に形成された絶縁物とを有し、
前記素子分離絶縁膜が前記絶縁物で構成され、前記素子分離絶縁膜を挟んで前記素子形成領域に対する反対側の部位が、前記半導体基板のうち前記二重のトレンチに挟まれた部位（１ｃ）で構成されており、
前記半導体基板のうち二重のトレンチに挟まれた部位（１ｃ）には、前記ゲート電極へのゲート電圧が印加されるようになっていることを特徴とする半導体装置。