JP2002270854A

JP2002270854A - 半導体装置

Info

Publication number: JP2002270854A
Application number: JP2001070869A
Authority: JP
Inventors: Takashi Nakano; 敬志中野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-03-13
Filing date: 2001-03-13
Publication date: 2002-09-20
Anticipated expiration: 2021-03-13
Also published as: JP3608520B2

Abstract

(57)【要約】【課題】素子面積を増加することなく電流能力を向上
させることができる半導体装置を提供する。【解決手段】基板がトレンチ２により絶縁分離され、
この絶縁分離された素子形成領域において基板の表層部
にソース領域３とドレイン領域４が形成され、基板にお
けるソース領域３とドレイン領域４の間をチャネル領域
として、チャネル領域上にゲート酸化膜が形成され、ゲ
ート酸化膜上にゲート電極６が形成されている。トレン
チ２の側壁には側壁酸化膜２ａが形成されており、内部
には導電性のＰｏｌｙＳｉ部材２ｂが充填されている。
そして、ゲート電極６とＰｏｌｙＳｉ部材２ｂとが第３
の配線８ｃにより電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子分離絶縁膜に
よって絶縁分離されたＭＯＳトランジスタを有する半導
体装置に関する。

【０００２】

【従来の技術】従来、例えばプレーナ型のＭＯＳトラン
ジスタは、シリコン等からなる半導体基板（以下、単に
基板という）において、素子が素子分離絶縁膜により囲
まれて周囲の素子から絶縁分離され、その素子分離絶縁
膜により絶縁分離された領域内における基板の表層部
に、ソース領域とドレイン領域とが形成されている。ま
た、ソース領域とドレイン領域との間における基板をチ
ャネル領域として、チャネル領域上にゲート絶縁膜が形
成され、ゲート絶縁膜上にゲート電極が形成されてい
る。

【０００３】そして、ゲート電極に電圧を印加すること
によりソース領域とドレイン領域の間にチャネルが形成
され、ソース領域とドレイン領域の間に電流が流れるよ
うになる。

【０００４】

【発明が解決しようとする課題】この様なＭＯＳトラン
ジスタにおいて電流能力を大きくするためには、素子全
体の面積を大きくして素子分離絶縁膜間の距離を大きく
しなければならない。しかし、素子全体の面積を大きく
すると、近年の半導体装置の小型化の要求に応えること
ができない。

【０００５】本発明は、上記問題点に鑑み、素子面積を
増加することなく電流能力を向上させることができる半
導体装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１）と、
半導体基板に素子形成領域を形成すべく備えられた素子
分離絶縁膜（２ａ、２１、３１ａ）と、素子形成領域に
おいて少なくとも半導体基板の表層部に形成されたソー
ス領域（３）及びドレイン領域（４）と、ソース領域と
ドレイン領域との間における半導体基板をチャネル領域
として、該チャネル領域上に形成されたゲート絶縁膜
（５）と、ゲート絶縁膜上に形成されたゲート電極
（６）とを有してなる半導体装置において、素子分離絶
縁膜を挟んで素子形成領域に対する反対側の部位（２
ｂ、１ｃ、３１ｂ）には、ゲート電極へのゲート電圧が
印加されるようになっていることを特徴としている。

【０００７】本発明では、素子分離絶縁膜を挟んで素子
形成領域に対する反対側の部位にゲート電圧を印加し
て、半導体基板におけるソース領域とドレイン領域との
間のうち素子分離絶縁膜の側壁にもチャネルが形成され
るようにすることで、素子面積を増加させなくてもチャ
ネル幅を大きくすることができる。このため、素子面積
を増加することなく電流能力を向上させることができ
る。

【０００８】この場合、請求項２に記載の発明の様に、
素子形成領域を囲むように形成したトレンチ（２、３
１）と、トレンチの側壁に形成した側壁絶縁膜（２ａ、
３１ａ）と、トレンチの内部に充填したＰｏｌｙＳｉ部
材（２ｂ、３１ｂ）とを有し、素子分離絶縁膜を側壁絶
縁膜で構成し、素子分離絶縁膜を挟んで素子形成領域に
対する反対側の部位を、ＰｏｌｙＳｉ部材で構成するこ
とができる。

【０００９】また、請求項３に記載の発明の様に、請求
項１の発明において、素子形成領域を囲むように形成し
た二重のトレンチ（２１）と、二重のトレンチ内に形成
した絶縁物とを有し、素子分離絶縁膜を絶縁物で構成
し、素子分離絶縁膜を挟んで素子形成領域に対する反対
側の部位を、半導体基板のうち二重のトレンチに挟まれ
た部位（１ｃ）で構成することができる。

【００１０】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００１１】

【発明の実施の形態】（第１実施形態）以下、図に示す
実施形態について説明する。本実施形態では、本発明を
半導体装置としてのＮｃｈＭＯＳトランジスタに適用し
た例で説明する。図１はＮｃｈＭＯＳトランジスタを上
方から見た場合のレイアウトを示す図であり、図２は図
１におけるＡ−Ａ断面を模式的に示す図である。なお、
図１では便宜上ハッチングを施しているが、このハッチ
ングは断面を示すものではない。

【００１２】半導体基板（以下、単に基板という）１と
してはＳＯＩ基板を用いており、ＳＯＩ基板は支持基板
（図示せず）上に埋め込み酸化膜１ａが配置され、埋め
込み酸化膜１ａ上にＰ^-型の素子形成基板１ｂが配置さ
れてなる。なお、素子形成基板１ｂとしてはＮ^-型を選
択してもよい。

【００１３】素子形成基板１ｂには埋め込み酸化膜１ａ
まで達するトレンチ２が形成されている。このトレンチ
２は枠状に形成されており、深さは１０〜１５μｍ程度
になっている。トレンチ２の側壁には側壁絶縁膜として
の側壁酸化膜２ａが形成されている。この側壁酸化膜２
ａの厚みは５００〜６００ｎｍとなっている。また、ト
レンチ２の内部には導電性のＰｏｌｙＳｉ部材２ｂが隙
間無く充填されている。

【００１４】ここで、側壁酸化膜２ａのうち内側に形成
されている側壁酸化膜２ａが素子分離絶縁膜に相当し、
この内側の側壁酸化膜２ａによって周囲の素子形成基板
１ｂから絶縁された領域が素子形成領域となっている。
つまり、素子形成領域がトレンチ２により囲まれてい
る。

【００１５】素子形成領域における基板１の表層部に
は、Ｐ型のＷｅｌｌ領域が側壁酸化膜２ａに接触するよ
うに形成されている。また、Ｗｅｌｌ領域の表層部には
Ｎ⁺型のソース領域３とＮ⁺型のドレイン領域４とが形成
されている。このソース領域３とドレイン領域４は側壁
酸化膜２ａに十分近い部位まで形成されており、ソース
領域３及びドレイン領域４と側壁酸化膜２ａとの間の距
離は２μｍ以下となっている。また、ソース領域３とド
レイン領域４の各々の深さは０．１〜０．５μｍ程度と
なっている。

【００１６】また、ソース領域３とドレイン領域４との
間におけるＷｅｌｌ領域（基板）をチャネル領域とし
て、チャネル領域上にゲート絶縁膜としてのゲート酸化
膜５が形成されている。このゲート酸化膜５の厚みは１
０〜１００ｎｍ程度になっている。また、ゲート酸化膜
５上にゲート電極６が形成されている。このゲート電極
６はＰｏｌｙＳｉ等によって形成することができる。

【００１７】また、基板１の表面のうちドレイン領域４
やソース領域３及びゲート電極６等が形成されていない
部位にはＬＯＣＯＳ酸化膜が形成されている。また、ソ
ース領域３やＬＯＣＯＳ酸化膜等を含む基板１上には層
間絶縁膜７が形成されており、層間絶縁膜７上にＡｌ等
の金属によって複数の配線８ａ〜８ｃが形成されてい
る。

【００１８】これらの配線８ａ〜８ｃは、第１のコンタ
クトホール９ａを介してドレイン領域４と電気的に接続
された第１の配線８ａと、第２のコンタクトホール９ｂ
を介してソース領域３及び基板１と電気的に接続された
第２の配線８ｂと、第３のコンタクトホール９ｃを介し
てゲート電極６と電気的に接続された第３の配線８ｃと
からなる。

【００１９】ここで、第３の配線８ｃは、第４のコンタ
クトホール９ｄを介してトレンチ２の内側の側壁酸化膜
２ａを挟んで素子形成領域に対する反対側の部位である
ＰｏｌｙＳｉ部材２ｂと電気的に接続されている。

【００２０】次に、この様なＮｃｈＭＯＳトランジスタ
の製造方法を簡単に述べる。まず、ＳＯＩ基板を用意し
てエッチング等によりトレンチ２を形成する。そして、
熱酸化等によりトレンチ２の側壁酸化膜２ａを形成す
る。その後、トレンチ２の内部を電気伝導性のＰｏｌｙ
Ｓｉで充填してＰｏｌｙＳｉ部材２ｂを形成する。その
後、ＬＯＣＯＳ酸化膜を形成した後、ゲート酸化膜５を
形成して、ゲート電極６を形成する。続いて、ＬＯＣＯ
Ｓ酸化膜をマスクとしてイオン注入及び拡散を行うこと
によりソース領域３とドレイン領域４を形成する。

【００２１】次に、層間絶縁膜７を形成した後、層間絶
縁膜７に第１〜第４のコンタクトホール９ａ〜９ｄを形
成する。その後、層間絶縁膜７上の一面にＡｌ膜を形成
することにより第１〜第４のコンタクトホール９ａ〜９
ｄにＡｌを充填し、層間絶縁膜７上のＡｌ膜をパターニ
ングすることで第１〜第３の配線８ａ〜８ｃを形成す
る。このようにして、ＮｃｈＭＯＳトランジスタを製造
することができる。

【００２２】なお、トレンチ２内部を電気伝導性のＰｏ
ｌｙＳｉで充填する際は、不純物がドーピングされるよ
うな雰囲気でＰｏｌｙＳｉをトレンチ２に充填するよう
にする。

【００２３】この様なＮｃｈＭＯＳトランジスタでは、
ゲート電極６に正のゲート電圧を印加すると、ゲート酸
化膜５の厚みとＷｅｌｌ領域の濃度等によって決まるし
きい値電圧Ｖｔ₁以上で、ゲート酸化膜５の下のチャネ
ル領域にＮ型のチャネル１０が形成され、ＭＯＳトラン
ジスタがオン状態となる。このＶｔ₁は１〜２Ｖ程度で
ある。

【００２４】この際、トレンチ２の内側の側壁酸化膜２
ａを挟んで素子形成領域と導電性のＰｏｌｙＳｉ部材２
ｂとが対向しており、このＰｏｌｙＳｉ部材２ｂにもゲ
ート電圧が印加されるようになっているため、ソース領
域３とドレイン領域４との間のうちトレンチ２の内側の
側壁酸化膜２ａと対向する部位（以下、側面対向領域と
いう）にもチャネル１１が形成される。つまり、Ｐｏｌ
ｙＳｉ部材２ｂをゲート電極として利用し、内側の側壁
酸化膜２ａをゲート酸化膜として利用し、側面対向領域
をチャネル領域として利用することができ、ゲート酸化
膜５と対向する部位のチャネル１０をトレンチ２の側壁
まで伸ばすことができる。

【００２５】この際、ＰｏｌｙＳｉ部材２ｂの全てが導
電性となっているため、トレンチ２の内側の側壁酸化膜
２ａに沿ってトレンチ２の深さだけチャネル１１が形成
される。このＰｏｌｙＳｉ部材２ｂを用いたゲートで
は、しきい値電圧Ｖｔ₂はトレンチ２の側壁酸化膜２ａ
の厚さやＷｅｌｌ領域の濃度などによって決まり、この
Ｖｔ₂は例えば８Ｖ程度となる。

【００２６】この様に、本実施形態ではトレンチ２の内
側の側壁酸化膜２ａもゲート酸化膜として利用すること
で、従来のゲート酸化膜５の直下のみにチャネル１０を
形成する構成に比べて、トレンチ２の深さの２倍の長さ
だけチャネル幅を大きくすることができる。

【００２７】従って、素子面積を増加させなくてもチャ
ネル幅を大きくすることができ、素子面積を増加するこ
となく電流能力を向上させて、抵抗値を小さくすること
ができる。

【００２８】（第２実施形態）本実施形態でも、本発明
を半導体装置としてのＮｃｈＭＯＳトランジスタに適用
した例で説明する。図３はＮｃｈＭＯＳトランジスタを
上方から見た場合のレイアウトを示す図である。なお、
図３では便宜上ハッチングを施しているが、このハッチ
ングは断面を示すものではない。以下、主として第１実
施形態と異なる部分について述べ、図３中図１と同一部
分は同一符号を付して説明を省略する。

【００２９】本実施形態では、素子形成領域を囲むよう
に二重のトレンチ２１が形成されている。そして、二重
のトレンチ２１内はＰｏｌｙＳｉ部材により充填される
のではなく、絶縁物としての酸化物により充填されてい
る。ここで、この二重のトレンチ２１のうち、内側に形
成されたトレンチ２１内の酸化物が素子分離絶縁膜に相
当する。

【００３０】また、基板１のうちの二重のトレンチ２１
に挟まれた部位１ｃが素子分離絶縁膜を挟んで素子形成
領域に対する反対側の部位に相当し、素子形成領域内の
ゲート電極６とトレンチ２１に挟まれた部位１ｃとが電
気的に接続されている。ここで、各々のトレンチ２１の
幅は２μｍ程度となっている。この場合、Ｖｔ₁は１〜
２Ｖ程度であり、Ｖｔ₂は十数Ｖである。

【００３１】これにより、基板１におけるトレンチ２１
に挟まれた部位１ｃをゲート電極として利用し、内側の
トレンチ２１内の酸化物をゲート酸化膜として利用する
ことができるため、内側のトレンチ２１の側壁に沿って
チャネルを形成することができる。そのため、第１実施
形態と同様の効果を得ることができる。

【００３２】また、二重のトレンチ２１に挟まれた部位
１ｃと第３の配線８ｃとを電気的に接続しているため、
トレンチ２上の層間絶縁膜７にコンタクトホールを形成
する必要がなく、容易にゲート電極６と二重のトレンチ
２１に挟まれた部位１ｃとを電気的に接続することがで
きる。

【００３３】（第３実施形態）本実施形態では、本発明
を半導体装置としての出力用パワーＭＯＳトランジスタ
に適用した例で説明する。図４はＮｃｈＭＯＳトランジ
スタを上方から見た場合のレイアウトを示す図である。
なお、図４では便宜上ハッチングを施しているが、この
ハッチングは断面を示すものではない。以下、主として
第１実施形態と異なる部分について述べ、図４中図１と
同一部分は同一符号を付して説明を省略する。

【００３４】本実施形態では、基板１の表層部において
ドレイン領域４とソース領域３が複数個交互に配置さ
れ、各々のソース領域３とドレイン領域４の間における
基板１がチャネル領域とされ、このチャネル領域上にゲ
ート酸化膜が形成され、ゲート酸化膜上にゲート電極６
が形成されている。

【００３５】これらのドレイン領域４、ソース領域３及
びゲート電極６は複数列に配列されており、その列毎に
トレンチ２によって囲まれている。つまり、ドレイン領
域４、ソース領域３及びゲート電極６が交互に配列され
た従来のストライプ状のレイアウトに対して、この交互
に配列されたレイアウトを配列方向に貫く様にしてトレ
ンチ２が形成されている。そして、図示しないが、ゲー
ト電極６とＰｏｌｙＳｉ部材２ｂとが電気的に接続され
ている。

【００３６】この様な構成でも、第１実施形態と同様の
効果を得ることができる。具体的には、トレンチ２の間
隔を１０μｍとし、トレンチ２の幅を２μｍとし、トレ
ンチ２の深さ（素子形成基板１ｂの厚み）を１５μｍと
した場合、従来の構成のドレイン領域とソース領域とが
ストライプ状に配置されておりＰｏｌｙＳｉ部材にゲー
ト電圧を印加しないＭＯＳトランジスタと比較して、チ
ャネル幅を３．３倍にすることができる。なお、これは
チャネル領域の表面積が互いに同じ場合で比較したもの
である。その結果、パワーＭＯＳトランジスタの電流能
力及びオン抵抗を向上することができる。

【００３７】また、オン抵抗の向上により素子形成領域
の面積を小さくすることができるため、パワーＭＯＳト
ランジスタの寄生容量を小さくすることができ、高速動
作が可能となる。

【００３８】（他の実施形態）上記第２実施形態と上記
第３実施形態とを組み合わせても第１実施形態と同様の
効果を発揮することができる。つまり、図５のＭＯＳト
ランジスタのレイアウト図に示すように、ドレイン領域
４、ゲート電極６及びソース領域３が一列に交互に配列
された複数の領域の各々をトレンチ（内側のトレンチ）
２１で囲み、このトレンチ２１に囲まれた複数の領域を
他のトレンチ（外側のトレンチ）２１で囲み、基板１の
うち内側のトレンチ２１と外側のトレンチ２１に挟まれ
た部位１ｃとゲート電極６とを電気的に接続しても良
い。

【００３９】また、図５の様に内側のトレンチ２１内の
領域に複数のドレイン領域４等を形成しなくても、１組
のドレイン領域、ゲート電極及びソース領域を形成して
も良い。

【００４０】また、図６のＭＯＳトランジスタのレイア
ウト図に示すように、ゲート電極６と第３の配線８ｃと
の電気的な接続をトレンチ２の外側において行っても良
い。

【００４１】また、上記各実施形態におけるトレンチ
２、２１は、ＳＯＩ基板の埋め込み酸化膜１ａまで達す
るものであるが、素子形成基板１ｂの深さ方向の途中ま
で形成されたトレンチ（以下、シャロートレンチとい
う）により素子形成領域を絶縁分離しても良い。この
際、図７のＭＯＳトランジスタの概略断面図に示すよう
に、例えばシャロートレンチ３１の内壁に酸化膜３１ａ
を形成し、シャロートレンチ３１の内部をＰｏｌｙＳｉ
部材３１ｂにより充填することができる。

【００４２】また、ＳＯＩ基板を用いずにバルク状のウ
ェハからなる基板を用いても良い。この場合、例えば、
図７に示すシャロートレンチ３１により基板１における
素子形成領域を絶縁分離すれば良い。

【００４３】なお、図５、６では便宜上ハッチングを施
しているが、このハッチングは断面を示すものではな
い。

【００４４】また、上記各実施形態やシャロートレンチ
を用いた例では、ゲート酸化膜５の直下のチャネル１０
とトレンチ２の内側の側壁酸化膜２ａと対向する部位の
チャネル１１とが繋がっている例について示したが、こ
れらのチャネル１０、１１が互いに繋がっていなくて
も、ソース及びドレイン領域３、４と側壁酸化膜２ａに
対向する部位のチャネル１１とが繋がっていれば良い。

【図面の簡単な説明】

【図１】第１実施形態に係るＭＯＳトランジスタのレイ
アウト図である。

【図２】第１実施形態に係るＭＯＳトランジスタの概略
断面図である。

【図３】第２実施形態に係るＭＯＳトランジスタのレイ
アウト図である。

【図４】第３実施形態に係るＭＯＳトランジスタのレイ
アウト図である。

【図５】他の実施形態に係るＭＯＳトランジスタのレイ
アウト図である。

【図６】他の実施形態に係るＭＯＳトランジスタのレイ
アウト図である。

【図７】他の実施形態に係るＭＯＳトランジスタの概略
断面図である。

【符号の説明】

１…半導体基板、１ｃ…半導体基板におけるトレンチに
挟まれた部位、２、３１…トレンチ、２ａ、３１ａ…側
壁酸化膜（素子分離絶縁膜）、２ｂ、３１ｂ…Ｐｏｌｙ
Ｓｉ部材、３…ソース領域、４…ドレイン領域、５…ゲ
ート酸化膜、６…ゲート電極、２１…トレンチ（素子分
離絶縁膜）。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｈ３０１Ｒ６１７Ｎ６１８Ｃ６２１Ｆターム(参考） 5F032 AA06 AA13 AA35 AA44 AA45 AA47 AA70 BA01 BB01 CA03 CA17 DA22 5F048 AA00 AA01 AA04 AA05 AC01 BA16 BB01 BB05 BB19 BD02 BD07 BG05 BG14 5F110 AA02 AA07 CC02 DD05 DD13 EE22 EE29 GG02 GG12 GG22 GG29 HJ13 HL03 NN63 NN65 NN66 5F140 AA01 AA05 AA30 AC30 AC36 BA01 BB01 BB02 BB05 BB06 BF01 BF04 BF43 BF51 CA03 CB04 CB06 CB08 CB10 CD01

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）と、前記半導体基板に
素子形成領域を形成すべく備えられた素子分離絶縁膜
（２ａ、２１、３１ａ）と、前記素子形成領域において
少なくとも前記半導体基板の表層部に形成されたソース
領域（３）及びドレイン領域（４）と、前記ソース領域
と前記ドレイン領域との間における前記半導体基板をチ
ャネル領域として、該チャネル領域上に形成されたゲー
ト絶縁膜（５）と、前記ゲート絶縁膜上に形成されたゲ
ート電極（６）とを有してなる半導体装置において、前記素子分離絶縁膜を挟んで前記素子形成領域に対する
反対側の部位（２ｂ、１ｃ、３１ｂ）には、前記ゲート
電極へのゲート電圧が印加されるようになっていること
を特徴とする半導体装置。
【請求項２】前記素子形成領域を囲むように形成され
たトレンチ（２、３１）と、前記トレンチの側壁に形成
された側壁絶縁膜（２ａ、３１ａ）と、前記トレンチの
内部に充填されたＰｏｌｙＳｉ部材（２ｂ、３１ｂ）と
を有し、前記素子分離絶縁膜が前記側壁絶縁膜で構成され、前記
素子分離絶縁膜を挟んで前記素子形成領域に対する反対
側の部位が、前記ＰｏｌｙＳｉ部材で構成されているこ
とを特徴とする請求項１に記載の半導体装置。
【請求項３】前記素子形成領域を囲むように形成され
た二重のトレンチ（２１）と、前記二重のトレンチ内に
形成された絶縁物とを有し、前記素子分離絶縁膜が前記絶縁物で構成され、前記素子
分離絶縁膜を挟んで前記素子形成領域に対する反対側の
部位が、前記半導体基板のうち前記二重のトレンチに挟
まれた部位（１ｃ）で構成されていることを特徴とする
請求項１に記載の半導体装置。