JPH06252349A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH06252349A JPH06252349A JP3364493A JP3364493A JPH06252349A JP H06252349 A JPH06252349 A JP H06252349A JP 3364493 A JP3364493 A JP 3364493A JP 3364493 A JP3364493 A JP 3364493A JP H06252349 A JPH06252349 A JP H06252349A
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Abstract
(57)【要約】
【目的】素子分離膜の絶縁破壊のない抵抗体及び保護ダ
イオードを提供する。 【構成】半導体集積装置の入力端子の静電気等にたいす
る保護ダイオードとして、ポリシリコンを用いた抵抗体
と接するようにポリシリコンダイオードを同一ポリシリ
コン上に形成する。Ｐウェル領域３０２内にＰ型不純物
がドープされた領域３０４を形成する。ポリシリコン膜
３０９を形成後、領域３０５にＰ型不純物イオンのドー
プを行い、領域３０６にＮ型不純物イオンのドープを行
う。第２の層間絶縁膜３０７の成膜工程、前記ポリシリ
コン膜と金属配線層をコンタクトホール３１０で接続す
る。前記Ｐウェル領域は拡散層を介してＶｓｓに接続す
る。 【効果】抵抗体とＮＰ接合のポリシリコンダイオードが
同一ポリシリコン内で接しているため、素子の面積を小
さくできる。また拡散層の不純物濃度に関わりなく、保
護ダイオードの降伏電圧及び抵抗体の抵抗値を任意に設
定できる。
イオードを提供する。 【構成】半導体集積装置の入力端子の静電気等にたいす
る保護ダイオードとして、ポリシリコンを用いた抵抗体
と接するようにポリシリコンダイオードを同一ポリシリ
コン上に形成する。Ｐウェル領域３０２内にＰ型不純物
がドープされた領域３０４を形成する。ポリシリコン膜
３０９を形成後、領域３０５にＰ型不純物イオンのドー
プを行い、領域３０６にＮ型不純物イオンのドープを行
う。第２の層間絶縁膜３０７の成膜工程、前記ポリシリ
コン膜と金属配線層をコンタクトホール３１０で接続す
る。前記Ｐウェル領域は拡散層を介してＶｓｓに接続す
る。 【効果】抵抗体とＮＰ接合のポリシリコンダイオードが
同一ポリシリコン内で接しているため、素子の面積を小
さくできる。また拡散層の不純物濃度に関わりなく、保
護ダイオードの降伏電圧及び抵抗体の抵抗値を任意に設
定できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、より詳
しくは保護ダイオード及びその製造方法に関する。
しくは保護ダイオード及びその製造方法に関する。
【０００２】
【従来の技術】同一半導体基板上に複数の能動素子が集
積された半導体集積回路において図６に回路構成図、図
７に断面構造を示すように、従来は入力端子１０１から
の静電気印加に対して前記集積回路１０２を保護するた
めに、ポリシリコン２０７と拡散層からなる抵抗体１０
４とＭＯＳトランジスタの拡散領域に形成された第１導
電型層２０４と第２導電型層２０２の接合を用いた保護
ダイオード１０３を形成し、前記入力端子１０１からの
静電気印加を第２導電型層２０５に接続されたＶｓｓ配
線１０５へと逃がしていた。
積された半導体集積回路において図６に回路構成図、図
７に断面構造を示すように、従来は入力端子１０１から
の静電気印加に対して前記集積回路１０２を保護するた
めに、ポリシリコン２０７と拡散層からなる抵抗体１０
４とＭＯＳトランジスタの拡散領域に形成された第１導
電型層２０４と第２導電型層２０２の接合を用いた保護
ダイオード１０３を形成し、前記入力端子１０１からの
静電気印加を第２導電型層２０５に接続されたＶｓｓ配
線１０５へと逃がしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前記抵
抗体と前記保護ダイオードが分離されていたため、素子
面積が大きくなり半導体装置の高集積化を妨げるという
欠点を有していた。また、前記抵抗体と前記保護ダイオ
ードが分離されていたため、前記ポリシリコンの抵抗値
が大きいと静電気が印加した場合に前記ポリシリコンの
端部において高電圧が発生し、前記ポリシリコン下の素
子分離膜が絶縁破壊を起こすこともしばしばある。本発
明はこのような問題を解決するもので、その目的とする
ところは素子面積が小さく、素子分離膜の絶縁破壊のな
い抵抗体及び保護ダイオードを提供することにある。
抗体と前記保護ダイオードが分離されていたため、素子
面積が大きくなり半導体装置の高集積化を妨げるという
欠点を有していた。また、前記抵抗体と前記保護ダイオ
ードが分離されていたため、前記ポリシリコンの抵抗値
が大きいと静電気が印加した場合に前記ポリシリコンの
端部において高電圧が発生し、前記ポリシリコン下の素
子分離膜が絶縁破壊を起こすこともしばしばある。本発
明はこのような問題を解決するもので、その目的とする
ところは素子面積が小さく、素子分離膜の絶縁破壊のな
い抵抗体及び保護ダイオードを提供することにある。
【０００４】
【課題を解決するための手段】本発明による半導体装置
は保護ダイオードとして拡散層上に形成されたＮ型及び
Ｐ型半導体を用いず、同一ポリシリコン内に抵抗体と接
するようにポリシリコンダイオードを形成することを特
徴とする。
は保護ダイオードとして拡散層上に形成されたＮ型及び
Ｐ型半導体を用いず、同一ポリシリコン内に抵抗体と接
するようにポリシリコンダイオードを形成することを特
徴とする。
【０００５】
【実施例】以下に本発明の実施例を図に従って説明す
る。
る。
【０００６】図１は本発明における第１の実施例の上面
図及び断面図である。図１（ａ）は上面図、図１（ｂ）
及び図１（ｃ）はそれぞれ図１（ａ）におけるＡ−
Ａ’、Ｂ−Ｂ’方向の断面図である。まず半導体集積装
置の周辺回路部入力端子付近Ｐウェル領域３０２内に、
Ｐ型不純物が１０20〜１０21／ｃｍ3程度の高濃度にド
ープされた能動素子領域３０４を形成する。但し、前記
Ｐウェル領域は拡散層を介してＶｓｓに接続されている
ものとする。次いで前記能動素子領域上のシリコン酸化
膜のエッチング後、気相成長（ＣＶＤ）法によりポリシ
リコン膜を成膜し、前記能動素子領域内にて自己整合的
に接続する。続いてフォトレジストを用いたフォトリソ
グラフィとドライエッチング法により保護ダイオード層
としてのポリシリコン膜３０９を約３０００Å程度形成
する。次にフォトレジストをマスクとしたフォトリソグ
ラフィにより、３０５で示した領域にＰ型不純物イオン
が１０19〜１０20／ｃｍ3程度になるように例えばイオ
ン注入によりホウ素を４０Ｋｅｖで１０14〜１０15／ｃ
ｍ2のドープを行い、さらに続いて同様にフォトリソグ
ラフィにより３０６で示した領域にＮ型不純物イオンを
１０19〜１０20／ｃｍ3程度になるように例えばイオン
注入によりリンを４０Ｋｅｖで１０14〜１０15／ｃｍ2
ドープを行う。この後第２の層間絶縁膜３０７の成膜工
程、前記ポリシリコン膜と金属配線層とのコンタクトホ
ール３１０（以下、スルーホール）の開孔工程、前記金
属配線層としてのアルミニウムのスパッタ工程及びフォ
ト、エッチング工程を経て、図１のような保護ダイオー
ドを形成した。
図及び断面図である。図１（ａ）は上面図、図１（ｂ）
及び図１（ｃ）はそれぞれ図１（ａ）におけるＡ−
Ａ’、Ｂ−Ｂ’方向の断面図である。まず半導体集積装
置の周辺回路部入力端子付近Ｐウェル領域３０２内に、
Ｐ型不純物が１０20〜１０21／ｃｍ3程度の高濃度にド
ープされた能動素子領域３０４を形成する。但し、前記
Ｐウェル領域は拡散層を介してＶｓｓに接続されている
ものとする。次いで前記能動素子領域上のシリコン酸化
膜のエッチング後、気相成長（ＣＶＤ）法によりポリシ
リコン膜を成膜し、前記能動素子領域内にて自己整合的
に接続する。続いてフォトレジストを用いたフォトリソ
グラフィとドライエッチング法により保護ダイオード層
としてのポリシリコン膜３０９を約３０００Å程度形成
する。次にフォトレジストをマスクとしたフォトリソグ
ラフィにより、３０５で示した領域にＰ型不純物イオン
が１０19〜１０20／ｃｍ3程度になるように例えばイオ
ン注入によりホウ素を４０Ｋｅｖで１０14〜１０15／ｃ
ｍ2のドープを行い、さらに続いて同様にフォトリソグ
ラフィにより３０６で示した領域にＮ型不純物イオンを
１０19〜１０20／ｃｍ3程度になるように例えばイオン
注入によりリンを４０Ｋｅｖで１０14〜１０15／ｃｍ2
ドープを行う。この後第２の層間絶縁膜３０７の成膜工
程、前記ポリシリコン膜と金属配線層とのコンタクトホ
ール３１０（以下、スルーホール）の開孔工程、前記金
属配線層としてのアルミニウムのスパッタ工程及びフォ
ト、エッチング工程を経て、図１のような保護ダイオー
ドを形成した。
【０００７】本実施例における保護ダイオードは図２に
示すような回路構成を持ち、入力端子部４０１からの通
常の入力レベルに対しては抵抗体として働き、静電気等
によるＶｓｓ以上の高電位の入力がＰＮ接合ダイオード
の逆方向の降伏電圧以上となった場合には、前記保護ダ
イオードの逆方向の降伏電流を利用して前記高電位入力
を前記保護ダイオードを介してＶｓｓ配線４０３へ逃が
すことにより半導体集積装置の内部の回路４０２を保護
する効果を持つ。ここで、本実施例における保護ダイオ
ードは、図１のＮ型不純物のドープされた抵抗体３０６
とＮＰ接合のポリシリコンダイオードが同一ポリシリコ
ン３０９内で接しているため、素子の面積を小さくする
ことができる。また本実施例における保護ダイオードで
は、拡散層の不純物濃度とは別に前記ダイオードの不純
物濃度を設定することができるため、降伏電圧の設定が
容易である。例えばＰ形不純物の濃度を１０21／ｃｍ3
に設定することにより降伏電圧は８Ｖ程度となる。さら
に、前記ダイオードの不純物濃度により降伏電圧を８Ｖ
程度に設定することにより、前記抵抗体端部での高電圧
の発生を防ぐことが可能である。また、前記図１のポリ
シリコンへＰ型及びＮ型不純物のドープする領域３０
５、３０６及びウェル領域３０２及び能動領域３０４の
極性を逆にして前記ダイオードの極性を入れ換え、前記
抵抗体部分３０６をＰ型とした上で、前記ウェル領域３
０２をＶｄｄ配線に接続した場合においても同様の効果
が得られる。
示すような回路構成を持ち、入力端子部４０１からの通
常の入力レベルに対しては抵抗体として働き、静電気等
によるＶｓｓ以上の高電位の入力がＰＮ接合ダイオード
の逆方向の降伏電圧以上となった場合には、前記保護ダ
イオードの逆方向の降伏電流を利用して前記高電位入力
を前記保護ダイオードを介してＶｓｓ配線４０３へ逃が
すことにより半導体集積装置の内部の回路４０２を保護
する効果を持つ。ここで、本実施例における保護ダイオ
ードは、図１のＮ型不純物のドープされた抵抗体３０６
とＮＰ接合のポリシリコンダイオードが同一ポリシリコ
ン３０９内で接しているため、素子の面積を小さくする
ことができる。また本実施例における保護ダイオードで
は、拡散層の不純物濃度とは別に前記ダイオードの不純
物濃度を設定することができるため、降伏電圧の設定が
容易である。例えばＰ形不純物の濃度を１０21／ｃｍ3
に設定することにより降伏電圧は８Ｖ程度となる。さら
に、前記ダイオードの不純物濃度により降伏電圧を８Ｖ
程度に設定することにより、前記抵抗体端部での高電圧
の発生を防ぐことが可能である。また、前記図１のポリ
シリコンへＰ型及びＮ型不純物のドープする領域３０
５、３０６及びウェル領域３０２及び能動領域３０４の
極性を逆にして前記ダイオードの極性を入れ換え、前記
抵抗体部分３０６をＰ型とした上で、前記ウェル領域３
０２をＶｄｄ配線に接続した場合においても同様の効果
が得られる。
【０００８】本実施例においては図１のウェル領域３０
２をＶｓｓ配線に接続したが、前記能動領域３０４を用
いず前記ポリシリコン３０９上のＰ型にドープされた領
域３０５をスルーホール及び金属配線層を介してＶｓｓ
配線に接続することも可能である。また素子の微細化が
進むに従って、ゲート膜が薄くなりゲート耐圧が低下し
た場合（例えば０．５μｍルールの時、ゲート膜は１０
０Åとなりゲート耐圧は１０Ｖとなる）においては、ト
ランジスタなどの内部回路を用いて保護回路を作るとゲ
ート膜が破壊してしまうことがあるが、本発明のように
素子分離上に形成されたダイオードを用いることにより
耐圧を任意に設定できるため、ゲート膜破壊を防ぐこと
が可能となる。
２をＶｓｓ配線に接続したが、前記能動領域３０４を用
いず前記ポリシリコン３０９上のＰ型にドープされた領
域３０５をスルーホール及び金属配線層を介してＶｓｓ
配線に接続することも可能である。また素子の微細化が
進むに従って、ゲート膜が薄くなりゲート耐圧が低下し
た場合（例えば０．５μｍルールの時、ゲート膜は１０
０Åとなりゲート耐圧は１０Ｖとなる）においては、ト
ランジスタなどの内部回路を用いて保護回路を作るとゲ
ート膜が破壊してしまうことがあるが、本発明のように
素子分離上に形成されたダイオードを用いることにより
耐圧を任意に設定できるため、ゲート膜破壊を防ぐこと
が可能となる。
【０００９】図３は本発明における第２の実施例の上面
図及び断面図である。図３（ａ）は上面図、図３（ｂ）
は図３（ａ）におけるＡ−Ａ’方向の断面図である。ま
ず、半導体集積装置の周辺回路部入力端子付近Ｎウェル
領域５０２内にＮ型不純物が１０20〜１０21／ｃｍ3程
度の高濃度にドープされた能動素子領域５０４、Ｐウェ
ル領域５０３内にＰ型不純物が１０20〜１０21／ｃｍ3
程度の高濃度にドープされた能動素子領域５０５を形成
する。但し、前記Ｐウェル領域及び前記Ｎウェル領域は
拡散層を介して各々Ｖｓｓ及びＶｄｄに接続されている
ものとする。次いで前記能動素子領域上のシリコン酸化
膜のエッチング後、気相成長（ＣＶＤ）法によりポリシ
リコン膜を約３０００Å程度成膜し、前記能動素子領域
内にて自己整合的に接続する。続いてフォトレジストを
用いたフォトリソグラフィとドライエッチング法により
保護ダイオード層としてのポリシリコン膜５１１を形成
する。次にフォトレジストをマスクとしたフォトリソグ
ラフィにより、５０７で示した領域にＮ型不純物イオン
の濃度が１０19〜１０20／ｃｍ3程度となるようにイオ
ン打ち込みにより４０ＫｅＶで１０14〜１０15／ｃｍ2
のリンのドープを行い、さらに続いて同様にフォトリソ
グラフィにより５０８で示した領域にＰ型不純物イオン
の濃度が１０19〜１０20／ｃｍ3程度となるようにイオ
ン打ち込みにより４０ＫｅＶで１０14〜１０15／ｃｍ2
のホウ素のドープを行う。この後第２の層間絶縁膜５０
９の成膜工程、スルーホール５１２の開孔工程、前記金
属配線層としてのアルミニウムのスパッタ工程及びフォ
ト、エッチング工程を経て、図１のような保護ダイオー
ドを形成した。
図及び断面図である。図３（ａ）は上面図、図３（ｂ）
は図３（ａ）におけるＡ−Ａ’方向の断面図である。ま
ず、半導体集積装置の周辺回路部入力端子付近Ｎウェル
領域５０２内にＮ型不純物が１０20〜１０21／ｃｍ3程
度の高濃度にドープされた能動素子領域５０４、Ｐウェ
ル領域５０３内にＰ型不純物が１０20〜１０21／ｃｍ3
程度の高濃度にドープされた能動素子領域５０５を形成
する。但し、前記Ｐウェル領域及び前記Ｎウェル領域は
拡散層を介して各々Ｖｓｓ及びＶｄｄに接続されている
ものとする。次いで前記能動素子領域上のシリコン酸化
膜のエッチング後、気相成長（ＣＶＤ）法によりポリシ
リコン膜を約３０００Å程度成膜し、前記能動素子領域
内にて自己整合的に接続する。続いてフォトレジストを
用いたフォトリソグラフィとドライエッチング法により
保護ダイオード層としてのポリシリコン膜５１１を形成
する。次にフォトレジストをマスクとしたフォトリソグ
ラフィにより、５０７で示した領域にＮ型不純物イオン
の濃度が１０19〜１０20／ｃｍ3程度となるようにイオ
ン打ち込みにより４０ＫｅＶで１０14〜１０15／ｃｍ2
のリンのドープを行い、さらに続いて同様にフォトリソ
グラフィにより５０８で示した領域にＰ型不純物イオン
の濃度が１０19〜１０20／ｃｍ3程度となるようにイオ
ン打ち込みにより４０ＫｅＶで１０14〜１０15／ｃｍ2
のホウ素のドープを行う。この後第２の層間絶縁膜５０
９の成膜工程、スルーホール５１２の開孔工程、前記金
属配線層としてのアルミニウムのスパッタ工程及びフォ
ト、エッチング工程を経て、図１のような保護ダイオー
ドを形成した。
【００１０】本実施例においては前記第１の実施例の特
徴に加えて図４の回路構成の概念図に示すように、ＰＮ
接合ダイオード及びＮＰ接合ダイオードの両方が形成さ
れているため、正負両方の静電気に対しても保護効果を
持つ。
徴に加えて図４の回路構成の概念図に示すように、ＰＮ
接合ダイオード及びＮＰ接合ダイオードの両方が形成さ
れているため、正負両方の静電気に対しても保護効果を
持つ。
【００１１】前記第１及び第２の実施例に記載された半
導体装置は以下に述べるような製造方法を用いても製造
が可能である。ここでは第１の実施例を用いて説明す
る。
導体装置は以下に述べるような製造方法を用いても製造
が可能である。ここでは第１の実施例を用いて説明す
る。
【００１２】図５は本発明における第３の実施例の工程
説明図である。まず、図５（ａ）のように半導体集積装
置の周辺回路部入力端子付近Ｎウェル領域内にＮ型不純
物が１０20〜１０21／ｃｍ3程度の高濃度にドープされ
た能動素子領域７０１を形成する。但し、前記Ｎウェル
領域は拡散層を介してＶｄｄに接続されているものとす
る。次いで前記能動素子領域上のシリコン酸化膜のエッ
チング後、プロセスガスにモノシラン（ＳｉＨ３）とホ
スフィン（ＰＨ３）を用いた気相成長（ＣＶＤ）法によ
り予めＮ型不純物としてリンが１０19〜１０20／ｃｍ3
程度ドープされたポリシリコン膜を約３０００Å成膜
し、前記能動素子領域内にて自己整合的に接続する。続
いてフォトレジストを用いたフォトリソグラフィとドラ
イエッチング法により図５（ｂ）のような保護ダイオー
ド層としてのポリシリコン膜７０２を形成する。次にフ
ォトレジストをマスクとしたフォトリソグラフィによ
り、図５（ｃ）に７０４で示した領域にイオン打ち込み
により１０16／ｃｍ2程度のホウ素をドープしてＰ型不
純物イオン濃度が１０19〜１０20／ｃｍ3程度となるよ
うにする。この後第２の層間絶縁膜の成膜工程、スルー
ホール７０５の開孔工程、前記金属配線層としてのアル
ミニウムのスパッタ工程及びフォト、エッチング工程を
経て、図５（ｄ）のような保護ダイオードを形成した。
説明図である。まず、図５（ａ）のように半導体集積装
置の周辺回路部入力端子付近Ｎウェル領域内にＮ型不純
物が１０20〜１０21／ｃｍ3程度の高濃度にドープされ
た能動素子領域７０１を形成する。但し、前記Ｎウェル
領域は拡散層を介してＶｄｄに接続されているものとす
る。次いで前記能動素子領域上のシリコン酸化膜のエッ
チング後、プロセスガスにモノシラン（ＳｉＨ３）とホ
スフィン（ＰＨ３）を用いた気相成長（ＣＶＤ）法によ
り予めＮ型不純物としてリンが１０19〜１０20／ｃｍ3
程度ドープされたポリシリコン膜を約３０００Å成膜
し、前記能動素子領域内にて自己整合的に接続する。続
いてフォトレジストを用いたフォトリソグラフィとドラ
イエッチング法により図５（ｂ）のような保護ダイオー
ド層としてのポリシリコン膜７０２を形成する。次にフ
ォトレジストをマスクとしたフォトリソグラフィによ
り、図５（ｃ）に７０４で示した領域にイオン打ち込み
により１０16／ｃｍ2程度のホウ素をドープしてＰ型不
純物イオン濃度が１０19〜１０20／ｃｍ3程度となるよ
うにする。この後第２の層間絶縁膜の成膜工程、スルー
ホール７０５の開孔工程、前記金属配線層としてのアル
ミニウムのスパッタ工程及びフォト、エッチング工程を
経て、図５（ｄ）のような保護ダイオードを形成した。
【００１３】本実施例においては前記第１及び第２の実
施例の特徴に加えて、ＣＶＤ法によって形成されるポリ
シリコン７０２に予めＮ型不純物がドープされているた
め、フォトリソグラフィを用いた不純物ドープの工程が
１回で済み、前記第１及び第２の実施例に比べて工程の
短縮が可能となる。また本実施例においてはフォト、イ
オン打ち込み工程が１回であるため、第１導電型部分と
第２導電型部分が自己整合的に形成されるので、アライ
メントずれ等により不純物濃度の不均一な領域が形成さ
れ難いという利点を持つ。本実施例においては前記ポリ
シリコンの成膜時に同時に不純物ドープを行ったが、ポ
リシリコン成膜後全面イオンインプラ工程、あるいは不
純物を含むガスを導入しての熱処理等を用いてドープし
てもよい。
施例の特徴に加えて、ＣＶＤ法によって形成されるポリ
シリコン７０２に予めＮ型不純物がドープされているた
め、フォトリソグラフィを用いた不純物ドープの工程が
１回で済み、前記第１及び第２の実施例に比べて工程の
短縮が可能となる。また本実施例においてはフォト、イ
オン打ち込み工程が１回であるため、第１導電型部分と
第２導電型部分が自己整合的に形成されるので、アライ
メントずれ等により不純物濃度の不均一な領域が形成さ
れ難いという利点を持つ。本実施例においては前記ポリ
シリコンの成膜時に同時に不純物ドープを行ったが、ポ
リシリコン成膜後全面イオンインプラ工程、あるいは不
純物を含むガスを導入しての熱処理等を用いてドープし
てもよい。
【００１４】
【発明の効果】以上述べたように本発明による保護ダイ
オードでは、Ｎ型不純物のドープされた抵抗体とＮＰ接
合のポリシリコンダイオードが同一ポリシリコン内で接
しているため、素子の面積を小さくすることが可能であ
る。また素子の微細化が進むに従って、ゲート膜が薄く
なりゲート耐圧が低下した場合においては、トランジス
タなどの内部回路を用いて保護回路を作るとゲート膜が
破壊してしまうことがあるが、本発明のように素子分離
上に形成されたダイオードを用いることにより耐圧を任
意に設定できるため、ゲート膜破壊を防ぐことが可能と
なる。
オードでは、Ｎ型不純物のドープされた抵抗体とＮＰ接
合のポリシリコンダイオードが同一ポリシリコン内で接
しているため、素子の面積を小さくすることが可能であ
る。また素子の微細化が進むに従って、ゲート膜が薄く
なりゲート耐圧が低下した場合においては、トランジス
タなどの内部回路を用いて保護回路を作るとゲート膜が
破壊してしまうことがあるが、本発明のように素子分離
上に形成されたダイオードを用いることにより耐圧を任
意に設定できるため、ゲート膜破壊を防ぐことが可能と
なる。
【図１】本発明における第１の実施例の上面図及び断面
図。
図。
【図２】本発明における第１の実施例の回路構成の概念
図。
図。
【図３】本発明における第２の実施例の上面図及び断面
図。
図。
【図４】本発明における第２の実施例の回路構成の概念
図。
図。
【図５】本発明における第３の実施例の工程説明図。
【図６】従来技術における保護ダイオードの回路構成の
概念図。
概念図。
【図７】従来技術における保護ダイオードの断面構造の
概念図。
概念図。
入力端子 １０１、４０１、
６０１ 半導体集積装置の内部回路 １０２、４０２、
６０２ 保護ダイオード １０３ 抵抗体 １０４ Ｖｄｄ配線 ６０３ Ｖｓｓ配線 １０５、４０３、
６０４ 単結晶シリコン基板 ２０１、３０１、
５０１ Ｐウェル領域 ３０２ Ｎウェル領域 ２０２ 高濃度Ｐ型拡散領域 ２０５、３０４、
５０３、７０４ 高濃度Ｎ型拡散領域 ２０４、５０２、
７０１、７０３ 素子分離領域 ２０３、３０３、
５０６ ゲート電極 ２０６ ポリシリコン層 ２０７、３０９、
５１１ Ｐ型にドープされたポリシリコン層 ３０５、５０５、
５０８ Ｎ型にドープされたポリシリコン層 ３０６、５０４、
５０７、７０２ 第１の層間絶縁膜層 ２０８、３０７、
５０９ スルーホール ３１０、５１２、
７０５ 金属配線層 ２０９、３１１、
５１３、７０６ 保護膜 ２１０、３０８、
５１０
６０１ 半導体集積装置の内部回路 １０２、４０２、
６０２ 保護ダイオード １０３ 抵抗体 １０４ Ｖｄｄ配線 ６０３ Ｖｓｓ配線 １０５、４０３、
６０４ 単結晶シリコン基板 ２０１、３０１、
５０１ Ｐウェル領域 ３０２ Ｎウェル領域 ２０２ 高濃度Ｐ型拡散領域 ２０５、３０４、
５０３、７０４ 高濃度Ｎ型拡散領域 ２０４、５０２、
７０１、７０３ 素子分離領域 ２０３、３０３、
５０６ ゲート電極 ２０６ ポリシリコン層 ２０７、３０９、
５１１ Ｐ型にドープされたポリシリコン層 ３０５、５０５、
５０８ Ｎ型にドープされたポリシリコン層 ３０６、５０４、
５０７、７０２ 第１の層間絶縁膜層 ２０８、３０７、
５０９ スルーホール ３１０、５１２、
７０５ 金属配線層 ２０９、３１１、
５１３、７０６ 保護膜 ２１０、３０８、
５１０
Claims (3)
- 【請求項１】同一半導体基板上に複数の能動素子が集積
された半導体装置において、入力端子にポリシリコンか
らなる抵抗体が形成され、かつ前記抵抗体に接するよう
にポリシリコンからなるダイオードが形成されているこ
とを特徴とする半導体装置。 - 【請求項２】同一半導体基板上に複数の能動素子が集積
された半導体装置において、第１導電型と第２導電型の
ポリシリコンからなる抵抗体が並列に接続されており、
前記第１導電型及び前記第２導電型ポリシリコンに接す
るように各々第２導電型及び第１導電型ポリシリコンか
らなるダイオードが形成されていることを特徴とする半
導体装置。 - 【請求項３】同一半導体基板上に複数の能動素子が集積
された半導体装置において、第１導電型の不純物がドー
プされたポリシリコン層を形成する工程と、フォトリソ
グラフィを用いて前記ポリシリコン層に第２導電型の不
純物をドープし、抵抗体とダイオードとを形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364493A JPH06252349A (ja) | 1993-02-23 | 1993-02-23 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364493A JPH06252349A (ja) | 1993-02-23 | 1993-02-23 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252349A true JPH06252349A (ja) | 1994-09-09 |
Family
ID=12392161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3364493A Pending JPH06252349A (ja) | 1993-02-23 | 1993-02-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356622A (ja) * | 2003-04-18 | 2004-12-16 | St Microelectron Srl | 接合型電子部品および前記電子部品を含む集積された電力装置 |
| CN102629756A (zh) * | 2011-02-03 | 2012-08-08 | 夏普株式会社 | 二极管保护电路、lnb以及天线系统 |
-
1993
- 1993-02-23 JP JP3364493A patent/JPH06252349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356622A (ja) * | 2003-04-18 | 2004-12-16 | St Microelectron Srl | 接合型電子部品および前記電子部品を含む集積された電力装置 |
| CN102629756A (zh) * | 2011-02-03 | 2012-08-08 | 夏普株式会社 | 二极管保护电路、lnb以及天线系统 |
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