JPS6131633B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路中に集積化される抵抗
体及びアイソレーシヨン層の製造方法に関するも
のである。

更に詳述すれば絶縁ゲート型電界効果トランジ
スタ（MIST）の集積される半導体集積回路にお
いて、抵抗値のばらつきが少なく、安定な高抵抗
を実現しながらも抵抗体製造の為のみの余分な工
程を必要としない抵抗体の製造方法の提供に関す
るものである。

ところで電子時計は通常時間標準としての水晶
発振回路、分周回路、時刻表示回路等の電子回路
が、低パワーのメリツトから相補接続された
MIST集積回路に集積化される。通常相補型
MIST集積回路は第１図の如く、低濃度N^-基板１
上にＮ型トランジスタの基板のため低濃度P^-ウ
エル２を形成し、ついでＰ型トランジスタのソー
ス３、ドレイン４とＮ型トランジスタのアイソレ
ーシヨン層５及びP^-ウエルの電位をとるために
サブストレートコンタクト層６を高濃度Ｐ型拡散
層で形成し、次にＮ型トランジスタのソース７、
ドレイン８とＰ型トランジスタのアイソレーシヨ
ン層９及びN^-基板の電位をとるサブストレート
コンタクト層１０が高濃度Ｎ型拡散層で形成され
る。１１はゲート絶縁膜、１２はフイールド絶縁
膜、１３は配線用金属例えばアルミニウムであ
る。この集積回路中において10⁴〜10⁶Ωの抵抗の
とれる層としてはP^-ウエル層があり、それを
MIST集積回路において抵抗体として使用するの
は周知である。ところがP^-ウエルを抵抗体とし
て使用したのでは、そもそもP^-ウエルは拡散深
さxjが大きく、マスク上での抵抗幅ｗを小さくし
ても実際には抵抗幅wj＝ｗ＋rxj（ｒ〓0.8〜
0.9）となるため抵抗長Ljを大きくとらなければ
ならず抵抗体形成にまつわるMIST集積回路上の
スペースの増大はもとより、抵抗体に寄生する
〓〓〓〓
P^-N^-接合容量の増大も難点であつた。しかも電
子時計において、例えばクロノグラフ、アラー
ム、電池寿命表示、太陽電池充電回路等付加機能
の増大に伴い、集積回路上の素子集積密度を高め
て行こうとする時、寄生容量が少なく、寸法が小
さく、かつ安定でばらつきの少ない抵抗体が望ま
れる。

本発明はこのことに鑑み上記抵抗体を抵抗体製
造のためのみの工程を増すことなく集積回路上に
実現しようとするものである。

第１図MIST集積回路においてP^-ウエル２の他
に抵抗体として使用し得るのは第一に、アイソレ
ーシヨン層５若しくは９である。まずアイソレー
シヨン層５を高濃度拡散でなく、イオン打ち込み
による浅い層１４の形成に同時に抵抗体を形成し
たものが本発明の第一例でありこれを第３図に示
す。Ｎ型トランジスタ間の素子分離はアイソレー
シヨンのＰ型層とトランジスタのＮ型層との間の
PN接合の逆バイアスでなされるから、アイソレ
ーシヨン打ち込みとしてはアクセプタイオン例え
ば″Ｂ＋によつてなされる。このイオン打ち込み
により浅く形成されたアイソレーシヨン層１４は
Ｐ型トランジスタの形成される領域に同時に形成
することにより抵抗体１５となる。この抵抗体の
金属とのコンタクトはまず高濃度Ｐ型拡散層の１
６と、１５とをオーミツクに接続させ、ついで１
６と金属１３とのアロイを形成することで果され
る。

このイオン打ち込みにより形成された抵抗体が
高抵抗となり得るのは、アイソレーシヨン層が達
成される範囲において打ち込み量を制御し、比抵
抗を上げられることの他、深さxjを１μ以下にも
できる為P^-ウエルの10μ程度に比して、xj減少
から来る等価的なシート抵抗の増大があるためで
ある。又P^-ウエルにおいて小さくすることの難
しいwjもイオン打ち込みではxjが小さいためｗ
〓wjとなつてほぼマスク通りに制御できること
もあり、総じて抵抗体を形成する寸法を小さくで
きさらに、抵抗体とN^-との接合面積が小さいこ
とから寄生容量を小さくできる。又イオン打ち込
みによればドース量も、抵抗体のプロフアイルも
容易に制御でき、集積回路の形成されるICチツ
プ若しくはウエハー間での絶対値のばらつきを小
さくほぼ均一にできることも利点であり、さらに
アイソレーシヨン層を高濃度拡散から比較的低濃
度のイオン打ち込みによるアイソレーシヨン層と
したことにより素子、アイソレーシヨン間の間隔
を狭く例えば間隔０にもできることから素子−素
子間の間隔に冗長な余裕をとる必要がなく全体と
してアイソレーシヨンに占めるスペースを減少さ
せ集積密度を向上させることができる。第４図は
高濃度N^-アイソレーシヨン層拡散層９を、比較
的低濃度Ｎ型アイソレーシヨン打ち込み層１７に
より形成し、同時にP^-ウエル上に打ち込んで抵
抗体１８を形成したもので、その意図は第３図と
同様である。たゞアイソレーシヨン打ち込みとし
てはドナイオン例えば³¹P⁺によつてなされる。当
然第３図と第４図とを混合して使用することも可
能であるし、又一部のアイソレーシヨン層を、サ
ブストレートコンタクト層と同様に高濃度拡散層
のままにしておくことも可能である。

第１図MIST集積回路において他の抵抗体とし
て使用し得るのはソース・ドレイン拡散層である
が、これを第５図の如くゲート金属層にオフ・セ
ツトされた形成で形成し、オフ・セツト部分にゲ
ート金属層上からイオン打ち込みによりゲートセ
ルフアラインする時、同時に抵抗体を形成したも
のが本発明の第二例である。

第５図における２０，２１がそのセルフアライ
ン打ち込みされたソース、若しくはドレイン部で
あり同時に形成されたＮ型トランジスタ領域の抵
抗体２２が本発明の抵抗体である。このＮ型トラ
ンジスタのセルフアライン打ち込みはソース・ド
レイン拡散層と同型のイオン、即ちドナイオン例
えば、³¹P⁺であり、抵抗体２２と金属とのコンタ
クトは第３図と同様、まず高濃度Ｎ型拡散層１９
と２２をオーミツクに接触させ、ついで１９と金
属とのアロイを形成することで果される。イオン
打ち込みによるためxj，wjが小さく制御できる
こと、寄生容量が小さいこと、抵抗値のばらつき
が小さく均一なことはアイソレーシヨン打ち込み
による抵抗体形成と同様である。セルフアライン
構造のためゲート金属とソース・ドレインとの重
なりを第１図の如くとる必要がないので、第５図
形式においては、素子寸法を小さくでき集積密度
を向上させられるし、さらに、ゲートとドレイン
若しくはゲートとサブストレート（ソース）との
容量を小さくできることも利点である。

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第６図はソース・ドレイン拡散層３，４をゲー
ト金属とオフ・セツトさせ、セルフアラインイオ
ン打ち込みによるソース・ドレイン２３，２４に
よりセルフアラインし、同時にＰ型トランジスタ
領域に抵抗体２５を形成したものであり、その意
図は第５図と同様である。たゞセルフアラインの
打ち込みとしてはアクセブタイオン例えば¹¹B⁺に
よつてなされる。当然第５図と第６図とを混混合
して使用することも可能であるし、又一部のトラ
ンジスタをセルフアライン構造でなく第１図の如
き重なりのついたゲート構造とすることも可能で
ある。

又、第５，６図においてはセルフアラインされ
たソース・ドレイン領域の他、ゲートが多結晶シ
リコンで構成されるシリコンゲートトランジスタ
を集積した回路においては、セルフアラインドー
ピングされた多結晶シリコン層を抵抗体として形
成できる。

本願は以上の第３図から第６図までの構造を作
成する製造方法である。

このような製造方法によると、イオン打込みの
不純物濃度の精度に正確さを問わないアイソレー
シヨン層、ソース・ドレイン層と高抵抗層を同一
工程で作成できるため、従来６工程必要とされて
いた製造方法が、わずか２工程で済むこととな
る。さらにイオン打込みによると、高抵抗で安定
した抵抗が得られるので、それはそのままアイソ
レーシヨン層にもソース・ドレイン層にも用いる
ことができ、そのイオン打込みによる利点はアイ
ソレーシヨン層、ソース・ドレイン層にも及び、
極めて簡単な安定した製造工程を供給できる。

【図面の簡単な説明】

第１図は相補接続絶縁ゲート型電界効果トラン
ジスタの集積回路断面図。第２図は集積回路上に
構成される抵抗体プロフアイル。第３図乃至第６
図は本発明の絶縁ゲート型電界効果トランジスタ
集積回路における抵抗体構成図。 〓〓〓〓

Claims (1)

1. 【特許請求の範囲】 １ (a) 第１の導伝型よりなる第１の領域に対し
   て第２の導伝型の不純物を拡散して第２の領域
   を形成する工程と、 (b) 前記第２の領域に第１の導伝型の不純物を拡
   散して第１のトランジスタ群のオフ・セツトさ
   れたソース及びドレインを形成する工程と、 (c) 前記第１と第２の領域にイオン打込みにより
   第１の導伝型の不純物拡散を行ない、前記第１
   の領域の第２の導伝型よりなる第２のトランジ
   スタ群を分離するためのアイソレーシヨン層
   と、前記第２の領域の前記第１のトランジスタ
   群のセルフアラインによるソース・ドレイン層
   と前記第２の領域に高抵抗層を形成する工程と
   からなることを特徴とする半導体集積回路の製
   造方法。