JPH0770692B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0770692B2 JPH0770692B2 JP59109469A JP10946984A JPH0770692B2 JP H0770692 B2 JPH0770692 B2 JP H0770692B2 JP 59109469 A JP59109469 A JP 59109469A JP 10946984 A JP10946984 A JP 10946984A JP H0770692 B2 JPH0770692 B2 JP H0770692B2
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- gate array
- section
- resistance
- array section
- resistance element
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- 238000000034 method Methods 0.000 description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ部とメモリ部とが１つのチップ上
に形成される半導体記憶装置に関する。
に形成される半導体記憶装置に関する。
１つの半導体チップ上にメモリセル，読出し書込み回
路，デコーダ等から成るランダムアクセスメモリ（RA
M）部と、基本素子を任意に接続して複数のゲートを形
成するゲートアレイ部とを構成した半導体記憶装置にお
いては、RAM部に用いる抵抗素子とゲートアレイ部に用
いる抵抗素子とが同一の工程で形成される。ただし、メ
モリセルの負荷抵抗等メモリセルの周辺に使用する抵抗
素子は別工程で形成される。
路，デコーダ等から成るランダムアクセスメモリ（RA
M）部と、基本素子を任意に接続して複数のゲートを形
成するゲートアレイ部とを構成した半導体記憶装置にお
いては、RAM部に用いる抵抗素子とゲートアレイ部に用
いる抵抗素子とが同一の工程で形成される。ただし、メ
モリセルの負荷抵抗等メモリセルの周辺に使用する抵抗
素子は別工程で形成される。
メモリセル周辺を除くRAM部の抵抗素子とゲートアレイ
部の抵抗素子とが同一工程で形成されていたので、各抵
抗素子の面積抵抗率は同一となり、従って電源電流をRA
M部とゲートアレイ部とで別別に制御することができな
かった。
部の抵抗素子とが同一工程で形成されていたので、各抵
抗素子の面積抵抗率は同一となり、従って電源電流をRA
M部とゲートアレイ部とで別別に制御することができな
かった。
例えば、ゲートアレイ部に設けられるゲート数が少ない
場合は消費電力に余裕が生じるためこのゲートアレイ部
の抵抗素子の面積抵抗率を小さくとって抵抗値を下げ処
理速度を速くすることが考えられるが、従来技術では、
同時にRAM部の抵抗値も小さくなってしまうため、総電
力が著しく大となって許容値を超えてしまう。抵抗素子
の抵抗値は面積抵抗率を変える他にその長さ，幅等を変
えれば可変制御できるが、後者の場合、パターンが変っ
てしまうのでパターン設計を最初からやり直す必要があ
り、またマスクも変更する必要がある等非常に煩雑とな
る。
場合は消費電力に余裕が生じるためこのゲートアレイ部
の抵抗素子の面積抵抗率を小さくとって抵抗値を下げ処
理速度を速くすることが考えられるが、従来技術では、
同時にRAM部の抵抗値も小さくなってしまうため、総電
力が著しく大となって許容値を超えてしまう。抵抗素子
の抵抗値は面積抵抗率を変える他にその長さ，幅等を変
えれば可変制御できるが、後者の場合、パターンが変っ
てしまうのでパターン設計を最初からやり直す必要があ
り、またマスクも変更する必要がある等非常に煩雑とな
る。
従って本発明は上述の問題を解決するものであり、複数
の基本素子を任意に接続して得た複数のゲートを含むゲ
ートアレイ部と複数のメモリセル及び各メモリセルの駆
動回路を含むメモリ部とを備えた半導体記憶装置におい
て、前記ゲートアレイ部に形成される抵抗素子の面積抵
抗率と前記メモリ部に形成される抵抗素子の面積抵抗率
とを互いに異なる値に設定したことを特徴としている。
の基本素子を任意に接続して得た複数のゲートを含むゲ
ートアレイ部と複数のメモリセル及び各メモリセルの駆
動回路を含むメモリ部とを備えた半導体記憶装置におい
て、前記ゲートアレイ部に形成される抵抗素子の面積抵
抗率と前記メモリ部に形成される抵抗素子の面積抵抗率
とを互いに異なる値に設定したことを特徴としている。
ゲートアレイ部の抵抗素子の面積抵抗率とメモリ部の抵
抗素子の面積抵抗率とを互いに異なる値に設定している
ため、ゲートアレイ部の処理速度に余裕があるときはこ
のゲートアレイ部の抵抗素子の抵抗値を大きくし、一方
RAM部の抵抗素子の抵抗値を小さくしてスピードアップ
を図ることあるいはその逆ができるのである。
抗素子の面積抵抗率とを互いに異なる値に設定している
ため、ゲートアレイ部の処理速度に余裕があるときはこ
のゲートアレイ部の抵抗素子の抵抗値を大きくし、一方
RAM部の抵抗素子の抵抗値を小さくしてスピードアップ
を図ることあるいはその逆ができるのである。
以下図面を用いて本発明の実施例を説明する。第２図は
本発明の一実施例の配置を示しており、半導体チップ10
には、RAM部12とその周囲に配置されたゲートアレイ部1
4とが設けられている。
本発明の一実施例の配置を示しており、半導体チップ10
には、RAM部12とその周囲に配置されたゲートアレイ部1
4とが設けられている。
ゲートアレイ部14は第３図に示す如く、外部入力ピン16
及び外部出力ピン18とRAM12との間に設けられた例えば
ラッチ回路等のロジック回路，比較回路等で構成されて
いる。このゲートアレイ部14は、いわゆるマスタスライ
ス法によって形成されたものであり、あらかじめ用意さ
れた基本素子を任意の配線パターンで接続することによ
り所望のゲートを形成するようにしたものである。
及び外部出力ピン18とRAM12との間に設けられた例えば
ラッチ回路等のロジック回路，比較回路等で構成されて
いる。このゲートアレイ部14は、いわゆるマスタスライ
ス法によって形成されたものであり、あらかじめ用意さ
れた基本素子を任意の配線パターンで接続することによ
り所望のゲートを形成するようにしたものである。
第４図はゲートアレイ部14の一部を表わしており、
（Ａ）は配線パターンを形成する前の各基本素子の構
成、（Ｂ）は（Ａ）に対してアルミニウムの配線パター
ンを作成してオアゲートを構成した例を示している。同
図のIN1，IN2はオアゲートの入力端子、OUTは出力端
子、Vrefは基準電圧、Vbiasはバイアス電圧をそれぞれ
示している。このようなゲートアレイにおいて、各抵抗
素子Ra1〜Ra5は、その面積抵抗率がRAM部12の抵抗素子
の面積抵抗率と異なるようにRAM部の抵抗素子とは別の
工程で作成される。
（Ａ）は配線パターンを形成する前の各基本素子の構
成、（Ｂ）は（Ａ）に対してアルミニウムの配線パター
ンを作成してオアゲートを構成した例を示している。同
図のIN1，IN2はオアゲートの入力端子、OUTは出力端
子、Vrefは基準電圧、Vbiasはバイアス電圧をそれぞれ
示している。このようなゲートアレイにおいて、各抵抗
素子Ra1〜Ra5は、その面積抵抗率がRAM部12の抵抗素子
の面積抵抗率と異なるようにRAM部の抵抗素子とは別の
工程で作成される。
第５図はRAM部12の一部を表わしている。同図におい
て、20は１つのメモリセル、22はメモリセル20の接続さ
れているワード線、24は同じくビット線、26は各ビット
線に接続される書込み回路、28は同じく読出し回路、30
はワード線22に関するワード線駆動回路、32はデコー
ダ、34はゲート、36は例えば第４図（Ｂ）に示すゲート
アレイ部の出力端子OUTに接続される入力端子である。
各ビット線にはそれぞれが前述のワード線駆動回路30と
同様の構成のビット線駆動回路38が接続れており、前述
のデコーデ32及びゲート34と同様の構成のビット線ゲー
ト及びデコーダ40がこのビット線駆動回路38に接続され
ている。このようなメモリ部において、各ワード線及び
ビット線に接続される駆動回路30及び38、ゲート及びデ
コーダ32,34及び40の抵抗素子、例えばワード線駆動回
路30,デコーダ32及びゲート34の場合であれば抵抗端子R
m1〜Rm7は、面積抵抗率がゲートアレイ部の抵抗素子Ra1
〜Ra5の場合と異なるように別の工程で作成されるので
ある。
て、20は１つのメモリセル、22はメモリセル20の接続さ
れているワード線、24は同じくビット線、26は各ビット
線に接続される書込み回路、28は同じく読出し回路、30
はワード線22に関するワード線駆動回路、32はデコー
ダ、34はゲート、36は例えば第４図（Ｂ）に示すゲート
アレイ部の出力端子OUTに接続される入力端子である。
各ビット線にはそれぞれが前述のワード線駆動回路30と
同様の構成のビット線駆動回路38が接続れており、前述
のデコーデ32及びゲート34と同様の構成のビット線ゲー
ト及びデコーダ40がこのビット線駆動回路38に接続され
ている。このようなメモリ部において、各ワード線及び
ビット線に接続される駆動回路30及び38、ゲート及びデ
コーダ32,34及び40の抵抗素子、例えばワード線駆動回
路30,デコーダ32及びゲート34の場合であれば抵抗端子R
m1〜Rm7は、面積抵抗率がゲートアレイ部の抵抗素子Ra1
〜Ra5の場合と異なるように別の工程で作成されるので
ある。
第１図は上述の実施例における各抵抗素子の構造例及び
不純物量特性を示しており、42はｐ形基板、44はｎ形の
アイソレーション領域、46はｐ形不純物を選択拡散する
ことによって形成された抵抗層、48は電極である。抵抗
素子の抵抗値Ｒは、抵抗層の長さl,幅W,面積抵抗率
ρｓ、及び補正項δにより次式で定まる。
不純物量特性を示しており、42はｐ形基板、44はｎ形の
アイソレーション領域、46はｐ形不純物を選択拡散する
ことによって形成された抵抗層、48は電極である。抵抗
素子の抵抗値Ｒは、抵抗層の長さl,幅W,面積抵抗率
ρｓ、及び補正項δにより次式で定まる。
補正項δは抵抗パターンの曲げ，端子部の形状，電極と
の接触抵抗等によって定まる値であり、この補正項δ，
長さl,及び幅ｗは一定に保たれる。このため、パターン
設計の変更，マスクの変更等は全く不要となる。
の接触抵抗等によって定まる値であり、この補正項δ，
長さl,及び幅ｗは一定に保たれる。このため、パターン
設計の変更，マスクの変更等は全く不要となる。
面積抵抗率ρｓはシート抵抗とも称されるもので、体積
抵抗率ρｍを有する厚さｄの層から成る正方形の平板の
抵抗値に等価である。即ち、 で与えられ、これは抵抗層に含まれる不純物量に反比例
する。一般にシリコン半導体の抵抗率はドーピングされ
ている不純物の量が多いほど小さく、深さ方向に変化す
る不純物濃度を考慮した平均抵抗率が体積抵抗率ρｍと
して表わされている。
抵抗率ρｍを有する厚さｄの層から成る正方形の平板の
抵抗値に等価である。即ち、 で与えられ、これは抵抗層に含まれる不純物量に反比例
する。一般にシリコン半導体の抵抗率はドーピングされ
ている不純物の量が多いほど小さく、深さ方向に変化す
る不純物濃度を考慮した平均抵抗率が体積抵抗率ρｍと
して表わされている。
RAM部12の抵抗素子とゲートアレイ部14の抵抗素子との
形成工程を別の工程とし、例えば第１図に示す如くゲー
トアレイ部14の各抵抗層の不純物量Qsaが少なくなり、R
AM部12の各抵抗層の不純物量Qsmが多くなるように形成
すれば、RMA部12の抵抗素子の抵抗値が低下し、ゲート
アレイ部14の抵抗素子の抵抗値が増大することとなる。
実際の形成工程としては、例えば、ゲートアレイ部とRA
M部とを共に同一の工程でドーピングした後、RAM部のみ
をさらにドーピングする工程を付加するかあるいは全く
別個の工程を行う等の方法が考えられる。
形成工程を別の工程とし、例えば第１図に示す如くゲー
トアレイ部14の各抵抗層の不純物量Qsaが少なくなり、R
AM部12の各抵抗層の不純物量Qsmが多くなるように形成
すれば、RMA部12の抵抗素子の抵抗値が低下し、ゲート
アレイ部14の抵抗素子の抵抗値が増大することとなる。
実際の形成工程としては、例えば、ゲートアレイ部とRA
M部とを共に同一の工程でドーピングした後、RAM部のみ
をさらにドーピングする工程を付加するかあるいは全く
別個の工程を行う等の方法が考えられる。
このようにRAM部12とゲートアレイ部14とが別個の工程
を経ることにより互いに別個の抵抗値に任意に設定する
ことができるので、次の如き利便が得られる。
を経ることにより互いに別個の抵抗値に任意に設定する
ことができるので、次の如き利便が得られる。
ゲートアレイ部14の使用ゲート数が少ない場合は総電力
に余裕が生じるため、このゲートアレイ部14の抵抗素子
の抵抗値を低減させることにより、ゲートアレイ部14の
処理速度を大幅に上昇させることができる。
に余裕が生じるため、このゲートアレイ部14の抵抗素子
の抵抗値を低減させることにより、ゲートアレイ部14の
処理速度を大幅に上昇させることができる。
またゲートアレイ部14に処理速度上の余裕があるとき
は、ゲートアレイ部14の抵抗を大きくし、RAM部12の抵
抗を小さくすることにより、同一の消費電力でRAM部12
のスピードアップを図ることができる。
は、ゲートアレイ部14の抵抗を大きくし、RAM部12の抵
抗を小さくすることにより、同一の消費電力でRAM部12
のスピードアップを図ることができる。
これとは逆にRAM部12に処理速度上の余裕があるとき
は、RAM部12の抵抗を大きくし、ゲートアレイ部14の抵
抗を小さくすることにより、ゲートアレイ部14のスピー
ドアップを同一の消費電力で図ることができる。
は、RAM部12の抵抗を大きくし、ゲートアレイ部14の抵
抗を小さくすることにより、ゲートアレイ部14のスピー
ドアップを同一の消費電力で図ることができる。
以上説明したように本発明によれば、ゲートアレイ部の
抵抗素子の面積抵抗率とメモリ部の抵抗素子の面積抵抗
率とを互いに異なる値に設定しているので、一定の消費
電力内でゲートアレイ部あるいはメモリ部のスピードア
ップを図ることができ、特性の向上を図ることができ
る。しかも、パターン変更及びマスク変更等を行うこと
なく別工程を行うのみで容易にこれを行うことができ
る。
抵抗素子の面積抵抗率とメモリ部の抵抗素子の面積抵抗
率とを互いに異なる値に設定しているので、一定の消費
電力内でゲートアレイ部あるいはメモリ部のスピードア
ップを図ることができ、特性の向上を図ることができ
る。しかも、パターン変更及びマスク変更等を行うこと
なく別工程を行うのみで容易にこれを行うことができ
る。
第１図は本発明の一実施例における抵抗素子の構造例及
び不純物量特性を表わす図、第２図はチップにおけるRA
M部とゲートアレイ部の配置図、第３図はRAM部及びゲー
トアレイ部の回路例を表わすブロック図、第４図はゲー
トアレイ部の一部の回路図、第５図はRAM部の一部の回
路図である。 10……半導体チップ、12……RAM部、14……ゲートアレ
イ部、20……メモリセル、22……ワード線、24……ビッ
ト線、30……ワード線駆動回路、32……デコーダ、34…
…ゲート、38……ビット線駆動回路、40……ビット線ゲ
ート及びデコーダ、42……ｐ形基板、44……アイソレー
ション領域、46……抵抗層、48……電極。
び不純物量特性を表わす図、第２図はチップにおけるRA
M部とゲートアレイ部の配置図、第３図はRAM部及びゲー
トアレイ部の回路例を表わすブロック図、第４図はゲー
トアレイ部の一部の回路図、第５図はRAM部の一部の回
路図である。 10……半導体チップ、12……RAM部、14……ゲートアレ
イ部、20……メモリセル、22……ワード線、24……ビッ
ト線、30……ワード線駆動回路、32……デコーダ、34…
…ゲート、38……ビット線駆動回路、40……ビット線ゲ
ート及びデコーダ、42……ｐ形基板、44……アイソレー
ション領域、46……抵抗層、48……電極。
Claims (2)
- 【請求項１】複数の基本素子を任意に接続して得た複数
のゲートを含むゲートアレイ部と、複数のメモリセル及
び各メモリセルの駆動回路とを含むメモリ部とを備えた
半導体記憶装置において、 前記ゲートアレイ部に形成される抵抗素子の面積抵抗率
と、前記駆動回路に形成される抵抗素子の面積抵抗率と
を互いに異なる値に設定したことを特徴とする半導体記
憶装置。 - 【請求項２】前記ゲートアレイ部及び駆動回路に形成さ
れる抵抗素子の面積抵抗率を、前記ゲートアレイ部の使
用ゲート数に応じてそれぞれ設定する特許請求の範囲第
１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109469A JPH0770692B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109469A JPH0770692B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254652A JPS60254652A (ja) | 1985-12-16 |
| JPH0770692B2 true JPH0770692B2 (ja) | 1995-07-31 |
Family
ID=14511018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109469A Expired - Lifetime JPH0770692B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770692B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452483A (en) * | 1977-10-03 | 1979-04-25 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS56118363A (en) * | 1980-02-22 | 1981-09-17 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
-
1984
- 1984-05-31 JP JP59109469A patent/JPH0770692B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254652A (ja) | 1985-12-16 |
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