JPS60254652A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60254652A JPS60254652A JP59109469A JP10946984A JPS60254652A JP S60254652 A JPS60254652 A JP S60254652A JP 59109469 A JP59109469 A JP 59109469A JP 10946984 A JP10946984 A JP 10946984A JP S60254652 A JPS60254652 A JP S60254652A
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- 238000000034 method Methods 0.000 abstract description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダートアレイ部とメモリ部とが１つのチップ上
に形成される半導体記憶装置に関する。
に形成される半導体記憶装置に関する。
１つの半導体チップ上にメモリセル、読出し書込み回路
、デコーダ等から成るランダムアクセスメモＩＪ（ＲＡ
Ｍ）部と、基本素子を任意に接続して複数のダートを形
成するゲートアレイ部とを構成した半導体記憶装置にお
いては、ＲＡＭ部に用いる抵抗素子とゲートアレイ部に
用いる抵抗素子とが同一の工程で形成される。ただし、
メモリセルの負荷抵抗等メモリセルの周辺に使用する抵
抗素子は別工程で形成される。
、デコーダ等から成るランダムアクセスメモＩＪ（ＲＡ
Ｍ）部と、基本素子を任意に接続して複数のダートを形
成するゲートアレイ部とを構成した半導体記憶装置にお
いては、ＲＡＭ部に用いる抵抗素子とゲートアレイ部に
用いる抵抗素子とが同一の工程で形成される。ただし、
メモリセルの負荷抵抗等メモリセルの周辺に使用する抵
抗素子は別工程で形成される。
メモリセル周辺を除（ＲＡＭ部の抵抗素子とゲートアレ
イ部の抵抗素子とが同一工程で形成されていたので、各
抵抗素子の面積抵抗率は同一となシ、従って電源電流を
ＲＡＭ部とゲートアレイ部とで態別に制御することがで
きなかった。
イ部の抵抗素子とが同一工程で形成されていたので、各
抵抗素子の面積抵抗率は同一となシ、従って電源電流を
ＲＡＭ部とゲートアレイ部とで態別に制御することがで
きなかった。
例えば、ゲートアレイ部に設けられるダート数が少ない
場合は消費電力に余裕が生じるためこのゲートアレイ部
の抵抗素子の面積抵抗率を小さくとって抵抗値を下げ処
理速度を速くする仁とが考見られるが、従来技術では、
同時に〜招部の抵抗値も小さくなってしまうため、総電
力が著しく大となって許容値を超えてしまう。抵抗素子
の抵抗値は面積抵抗率を変える他にその長さ２幅等を変
えれば可変制御できるが、後者の場合、・ククーンが変
ってしまうのでパターン設計を最初からやり直す必要が
あシ、またマスクも変更する必要がある等非常に煩雑と
なる。
場合は消費電力に余裕が生じるためこのゲートアレイ部
の抵抗素子の面積抵抗率を小さくとって抵抗値を下げ処
理速度を速くする仁とが考見られるが、従来技術では、
同時に〜招部の抵抗値も小さくなってしまうため、総電
力が著しく大となって許容値を超えてしまう。抵抗素子
の抵抗値は面積抵抗率を変える他にその長さ２幅等を変
えれば可変制御できるが、後者の場合、・ククーンが変
ってしまうのでパターン設計を最初からやり直す必要が
あシ、またマスクも変更する必要がある等非常に煩雑と
なる。
従って本発明は上述の問題を解決するものであシ、複数
の基本素子を任意に接続して得た複数のダートを含むゲ
ートアレイ部と複数のメモリセル及び各メモリセルの駆
動回路を含むメモリ部とを備えた半導体記憶装置におい
て、前記ゲートアレイ部に形成される抵抗素子の面積抵
抗率と前記メモリ部に形成される抵抗素子の面積抵抗率
とを互いに異なる値に設定したことを特徴としている。
の基本素子を任意に接続して得た複数のダートを含むゲ
ートアレイ部と複数のメモリセル及び各メモリセルの駆
動回路を含むメモリ部とを備えた半導体記憶装置におい
て、前記ゲートアレイ部に形成される抵抗素子の面積抵
抗率と前記メモリ部に形成される抵抗素子の面積抵抗率
とを互いに異なる値に設定したことを特徴としている。
ゲートプレイ部の抵抗素子の面積抵抗率とメモリ部の抵
抗素子の面積抵抗率とを互いに異なる値に設定している
ため、ゲートアレイ部の処理速度に余裕があるときはこ
のゲートアレイ部の抵抗素子の抵抗値を大きくし、一方
ＲＡＭ部の抵抗素子の抵抗値を小さくしてスピードアッ
プを図ることあるいはその逆ができるのである。
抗素子の面積抵抗率とを互いに異なる値に設定している
ため、ゲートアレイ部の処理速度に余裕があるときはこ
のゲートアレイ部の抵抗素子の抵抗値を大きくし、一方
ＲＡＭ部の抵抗素子の抵抗値を小さくしてスピードアッ
プを図ることあるいはその逆ができるのである。
以下図面を用いて本発明の詳細な説明する。
第２図は本発明の一実施例の配置を示しておシ、半導体
チップ１０には、ＲＡＭ部１２とその周囲に配置された
ｒ−）アレイ部１４とが設けられている。
チップ１０には、ＲＡＭ部１２とその周囲に配置された
ｒ−）アレイ部１４とが設けられている。
ゲートアレイ部１４は第３図に示す如く、外部入力ピン
１６及び外部用カビ／１８とＲＡＭ １２との間に設け
られた例えはラッチ回路等のロジック回路、比較回路等
で構成されている。このゲートアレイ部１４は、いわゆ
るマスタスライス法によって形成されたものであシ、あ
らかじめ用意された基本素子を任意の配線パターンで接
続することによシ所望のダートを形成するようにしたも
のである。
１６及び外部用カビ／１８とＲＡＭ １２との間に設け
られた例えはラッチ回路等のロジック回路、比較回路等
で構成されている。このゲートアレイ部１４は、いわゆ
るマスタスライス法によって形成されたものであシ、あ
らかじめ用意された基本素子を任意の配線パターンで接
続することによシ所望のダートを形成するようにしたも
のである。
第４図はゲートアレイ部１４の一部を表わしており、囚
は配線パターンを形成する前の各基本素子の構成、■）
は（ト）に対してアルミニウムの配線ノ４ターンを作成
してオアゲートを構成した例を示している。同図のＩＮ
ｌ、ＩＮ、はオアゲートの入力端子、ｏ’ｏ’ｒは出力
端子、Ｖｒｅｆは基準電圧、′ｖｂｉａ８はバイアス電
圧をそれぞれ示している。このようなゲートアレイにお
いて、各抵抗素子Ｒａ１〜１Ｒａ Ｓ杜、その面積抵抗
率が〜ｙ部１２の抵抗素子の面積抵抗率と異なる。よう
にＢ、ＡＭ部の抵抗素子とは別の工程で作成される。
は配線パターンを形成する前の各基本素子の構成、■）
は（ト）に対してアルミニウムの配線ノ４ターンを作成
してオアゲートを構成した例を示している。同図のＩＮ
ｌ、ＩＮ、はオアゲートの入力端子、ｏ’ｏ’ｒは出力
端子、Ｖｒｅｆは基準電圧、′ｖｂｉａ８はバイアス電
圧をそれぞれ示している。このようなゲートアレイにお
いて、各抵抗素子Ｒａ１〜１Ｒａ Ｓ杜、その面積抵抗
率が〜ｙ部１２の抵抗素子の面積抵抗率と異なる。よう
にＢ、ＡＭ部の抵抗素子とは別の工程で作成される。
第５図はＲＡＭ部１２の一部を表わしている。同図にお
いて、２０は１つのメモリセル、２２はメモリセル２０
の接続されているワード線、２４は同じくビット線、２
６は各ビット線に接続される書込み回路、２８は同じく
読出し回路、３０はワード線２２に関するワード線駆動
回路、３２はデコーダ、３４はダート、３６は例えば第
４図Φ）に示すゲートアレイ部の出力端子ＯＵＴに接続
される入力端子であふ。各ビット線にはそれぞれが前述
のワードｍ駆動回路３０と同様の構成のビット線駆動回
路３８が接続されており、前述のデコーダ３２及びゲー
ト３４と同様の構成のビット線ダート及びデコーダ４０
がこのビット線駆動回路３８に接続されている。このよ
うなメモリ部において、各ワード線及びビット線に接続
される駆動回路３０及び３８、ダート及びデコーダ３２
．３４及び４０の抵抗素子、例えばワード線駆動回路３
０゜デコーダ３２及びゲート３４の場合でおれば抵抗素
子Ｒｒｎ１〜Ｒｎ１７は、面積抵抗率がダートアレイ部
の抵抗素子Ｒａ１〜Ｒａ５の場合と異なるように別の工
程で作成されるのである。
いて、２０は１つのメモリセル、２２はメモリセル２０
の接続されているワード線、２４は同じくビット線、２
６は各ビット線に接続される書込み回路、２８は同じく
読出し回路、３０はワード線２２に関するワード線駆動
回路、３２はデコーダ、３４はダート、３６は例えば第
４図Φ）に示すゲートアレイ部の出力端子ＯＵＴに接続
される入力端子であふ。各ビット線にはそれぞれが前述
のワードｍ駆動回路３０と同様の構成のビット線駆動回
路３８が接続されており、前述のデコーダ３２及びゲー
ト３４と同様の構成のビット線ダート及びデコーダ４０
がこのビット線駆動回路３８に接続されている。このよ
うなメモリ部において、各ワード線及びビット線に接続
される駆動回路３０及び３８、ダート及びデコーダ３２
．３４及び４０の抵抗素子、例えばワード線駆動回路３
０゜デコーダ３２及びゲート３４の場合でおれば抵抗素
子Ｒｒｎ１〜Ｒｎ１７は、面積抵抗率がダートアレイ部
の抵抗素子Ｒａ１〜Ｒａ５の場合と異なるように別の工
程で作成されるのである。
第１図は上述の実施例における各抵抗素子の構造例及び
不純物量特性を示しておシ、４２はｐ形基板１４４は°
ｎ形のアイソレーション領域、４６はｐ形不純物を選択
拡散することによりて形成された抵抗層、４８は電極で
ある。抵抗素子の抵抗値Ｒは、抵抗層の長さｔ１幅Ｗ９
面積抵抗率ρ８、及び補正項δによシ次式で定まる。
不純物量特性を示しておシ、４２はｐ形基板１４４は°
ｎ形のアイソレーション領域、４６はｐ形不純物を選択
拡散することによりて形成された抵抗層、４８は電極で
ある。抵抗素子の抵抗値Ｒは、抵抗層の長さｔ１幅Ｗ９
面積抵抗率ρ８、及び補正項δによシ次式で定まる。
Ｒ＝ρ８（−＋δ）
補正項δは抵抗パターンの曲げ、端子部の形状。
電極との接触抵抗等によって定まる値であシ、この補正
項δ、長さｔ、及び幅Ｗは一定に保たれる。
項δ、長さｔ、及び幅Ｗは一定に保たれる。
このだめ、パターン設計の変更、マスクの変更等は全く
不要となる。
不要となる。
面積抵抗率ρ８はシート抵抗とも称されるもので、体積
抵抗率ρ□を有する厚さｄの層から成る正方形の平板つ
抵抗値に等価である。即ち、ρ、＝ｅ匹で与えられ、こ
れは抵抗層に含まれる不純物量に反比例する。一般にシ
リコン半導体の抵抗率はドーピングされている不純物の
量が多いほど小さく、深さ方向に変化する不純物濃度を
考慮した平均抵抗率が体積抵抗率ρ。とじて表わされて
いる。
抵抗率ρ□を有する厚さｄの層から成る正方形の平板つ
抵抗値に等価である。即ち、ρ、＝ｅ匹で与えられ、こ
れは抵抗層に含まれる不純物量に反比例する。一般にシ
リコン半導体の抵抗率はドーピングされている不純物の
量が多いほど小さく、深さ方向に変化する不純物濃度を
考慮した平均抵抗率が体積抵抗率ρ。とじて表わされて
いる。
調部１２の抵抗素子とゲートアレイ部１４の抵抗素子と
の形成工程を別の工程とし、例えば第１図に示す如くダ
ートアレイ部１４の各抵抗層の不純物量Ｑ□が少なく外
シ、ＲＡＭＡｌＢ１２抵抗層の不純物量Ｑａｍが多くな
るように形成すれば、ＲＡＭＡｌＢ１２抗素子の抵抗値
が低下し、ダートアレイ部Ｊ４の抵抗素子の抵抗値が増
大することとなる。実際の形成工程としては、例えば、
ダートアレイ部とＲＡＭ部とを共に同一の工程でドーピ
ングした後、ＲＡＭ部のみをさらにドーピングする工程
を付加するかあるいは４く別個の工程を行う等の方法が
考えられる。
の形成工程を別の工程とし、例えば第１図に示す如くダ
ートアレイ部１４の各抵抗層の不純物量Ｑ□が少なく外
シ、ＲＡＭＡｌＢ１２抵抗層の不純物量Ｑａｍが多くな
るように形成すれば、ＲＡＭＡｌＢ１２抗素子の抵抗値
が低下し、ダートアレイ部Ｊ４の抵抗素子の抵抗値が増
大することとなる。実際の形成工程としては、例えば、
ダートアレイ部とＲＡＭ部とを共に同一の工程でドーピ
ングした後、ＲＡＭ部のみをさらにドーピングする工程
を付加するかあるいは４く別個の工程を行う等の方法が
考えられる。
このように調部１２とケ゛−ドアレイ部１４とが別個の
工程を経ることにより互いに別個の抵抗値に任意に設定
することができるので、次の如き利便が得られる。
工程を経ることにより互いに別個の抵抗値に任意に設定
することができるので、次の如き利便が得られる。
ゲートアレイ部１４の使用ゲート数が少ない場合は総電
力に余裕が生じるため、とのダートアレイ部１４の抵抗
素子の抵抗値を低減させることによシ、ケ°−ドアレイ
部１４の処理速度を大幅に上昇させることができる。
力に余裕が生じるため、とのダートアレイ部１４の抵抗
素子の抵抗値を低減させることによシ、ケ°−ドアレイ
部１４の処理速度を大幅に上昇させることができる。
またｅ−）アレイ部１４に処理速度上の余裕があるとき
は、ゲートアレイ部１４の抵抗を大きくし、ＲＡＭＡｌ
Ｂ１２抗を小さくすることによシ、同一の消費電力でＲ
ＡＭＡｌＢ１２ピードアップを図ることができる。
は、ゲートアレイ部１４の抵抗を大きくし、ＲＡＭＡｌ
Ｂ１２抗を小さくすることによシ、同一の消費電力でＲ
ＡＭＡｌＢ１２ピードアップを図ることができる。
これとは逆にＲＡＭＡｌＢ１２理速度上の余裕があると
きは、ＲＡＭＡｌＢ１２抗を大きくシ、ゲートアレイ部
１４の抵抗を小さくすることにより、ゲートアレイ部１
４のスピードアップを同一の消費電力で図ることができ
る。
きは、ＲＡＭＡｌＢ１２抗を大きくシ、ゲートアレイ部
１４の抵抗を小さくすることにより、ゲートアレイ部１
４のスピードアップを同一の消費電力で図ることができ
る。
以上説明したように本発明によれば、ゲートアレイ部の
抵抗素子の面積抵抗率とメモリ部の抵抗素子の面積抵抗
率とを互いに異なる値に設定しているので、一定の消費
電力内でゲートアレイ部ちるいはメモリ部のスピードア
ップを図ることができ、特性の向上を図ることができる
。しかも、ノやターン変更及びマスク変更等を行うこと
なく別工程を行うのみで容易にこれを行うことができる
。
抵抗素子の面積抵抗率とメモリ部の抵抗素子の面積抵抗
率とを互いに異なる値に設定しているので、一定の消費
電力内でゲートアレイ部ちるいはメモリ部のスピードア
ップを図ることができ、特性の向上を図ることができる
。しかも、ノやターン変更及びマスク変更等を行うこと
なく別工程を行うのみで容易にこれを行うことができる
。
第１図は本発明の一実施例における抵抗素子の構造例及
び不純物量特性を表わす図、第２図はチップにおけるＮ
Ｗ部とゲートアレイ部の配置図、第３図はＲＡＭ部及び
ダートアレイ部の回路例を表わすブロック図、第４図は
ゲートアレイ部の一部の回路図、第５図はＲＡＭ部の一
部の回路図である。 １０−・・半、浮体チップ、１２ 、＝ ＲＡＭ部、１
４＝−ｒ−ドアレイ部、２０・・・メモリセル、２２・
・・ワード線、２４・・・ビット締、３０・・・ワード
線駆動回路、３２・・・デコーダ、３４・・・ケ”−）
、３８・・・ピッ） Ｋｔ？駆動回路、４０・・・ビッ
ト綜ダート及びデコーダ、４２・・・ｐ形基板、４４・
・・アインレーション領域、４６・・・抵抗層、４８・
・・電極。 特許出願人 索十通株式会社 特許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
び不純物量特性を表わす図、第２図はチップにおけるＮ
Ｗ部とゲートアレイ部の配置図、第３図はＲＡＭ部及び
ダートアレイ部の回路例を表わすブロック図、第４図は
ゲートアレイ部の一部の回路図、第５図はＲＡＭ部の一
部の回路図である。 １０−・・半、浮体チップ、１２ 、＝ ＲＡＭ部、１
４＝−ｒ−ドアレイ部、２０・・・メモリセル、２２・
・・ワード線、２４・・・ビット締、３０・・・ワード
線駆動回路、３２・・・デコーダ、３４・・・ケ”−）
、３８・・・ピッ） Ｋｔ？駆動回路、４０・・・ビッ
ト綜ダート及びデコーダ、４２・・・ｐ形基板、４４・
・・アインレーション領域、４６・・・抵抗層、４８・
・・電極。 特許出願人 索十通株式会社 特許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 １、複数の基本素子を任意に接続して得た複数のダート
を含むダートアレイ部と複数のメモリセル及び各メモリ
セルの駆動回路とを含むメモリ部とを備えた半導体記憶
装置において、前記ｆ−）プレイ部に形成される抵抗素
子の面積抵抗率と前記メモリ部に形成される抵抗素子の
面積抵抗率とを互いに異なる値に設定したことを特徴と
する半導体記憶装置。 ２、前記ゲートアレイ部及びメモリ部に形成される抵抗
素子の面積抵抗率を前記ゲートアレイ部の使用ダート数
に応じてそれぞれ設定する特許請求の範囲第１項記載の
半導体記憶装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109469A JPH0770692B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109469A JPH0770692B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254652A true JPS60254652A (ja) | 1985-12-16 |
| JPH0770692B2 JPH0770692B2 (ja) | 1995-07-31 |
Family
ID=14511018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109469A Expired - Lifetime JPH0770692B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770692B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452483A (en) * | 1977-10-03 | 1979-04-25 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS56118363A (en) * | 1980-02-22 | 1981-09-17 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
-
1984
- 1984-05-31 JP JP59109469A patent/JPH0770692B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452483A (en) * | 1977-10-03 | 1979-04-25 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS56118363A (en) * | 1980-02-22 | 1981-09-17 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770692B2 (ja) | 1995-07-31 |
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