KR940005739B1 - 기준전압발생용 다이오드 및 그 제조방법 - Google Patents
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Abstract
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Description
제 1 도는 종래의 기준전압발싱용 다이오드의 단면도.
제 2 도는 이 발명에 따른 기준전압발생용 다이오드의 단면도.
제 3 (a)도~제 3 (c)도는 이 발명에 따른 기준전압발생용 다이오드의 제조공정이다.
이 발명은 반도체장치의 기준전압발생용 다이오드 및 그 제조방법에 관한 것으로, 특히 열처리시간에 무관하게 원하는 커트인 전압(Cut in voltage)을 가지는 기준전압발생용 다이오드 및 그 제조방법에 관한 것이다.
반도체 기억장치를 형성하는 회로구성에는 기준전압 발생기(Reference Voltage generator) 사용이 필수적인데 외부의 전원전압에 대응하여 내부회로가 감지할 수 있는 전압으로의 변환시 변환방향 (0V 또는 Vcc)은 특정기준전압과 비교하여 걸정되는 것으로 이 기준전압을 발생하는 회로구성을 기준전압 발생기라 한다.
일반적으로 기준전압발생기는 주로 MOS 트랜지스터형으로 구성되었다. 그러나 MOS 트랜지스터가 온도의 변화에 따라 캐리어(carrier)의 이동도가 변화하므로 상기 MOS 트랜지스터형 기준전압발생기는 온도변화에 따라 기준전압이 변하게 된다. 그러므로 온도변화에 민감하지 않은 다이오드(diode)를 이용한 기준전압발생기를 사용하게 되었다.
제 1 도는 종래의 기준전압발생용 다이오드의 단면도이다. 상기 기준전압발생용 다이오드는 CMOS 트랜지스터와 동일한 반도체기판의 상부에 형성되는 것으로 구조를 간단히 설명한다. P형의 반도체기판(1)상에 N형의 웰영역(3)이 형성되어 있다. 상기 웰영역(3)의 내부 소정부분에 P형 확산영역(5)이 이 P형 확산영역(5)의 내부에 N형 확산영역(7)이 형성되어 있다. 상기 P형 N형 확산영역들(5), (7)은 C모스트랜지스터의 제조공정중 P 및 N 모스트랜지스터의 소오스 및 드레인영역을 형성할 때 형성되는 것으로 PN 접합 다이오드를 이룬다. 상기에서 P형 확산영역(5)은 보론(Boron) 또는 BF2가 N형 확산영역(7)은 아세닉(Arsenic)이 이온주입되어 형성된다. 또한, 상기 영역들(3),(4),(7) 사이의 표면에 절연막(9)이 형성되어 있으며, 상기 N 웰영역(3)과 P형 확산영역(5)의 상부에는 전원전압단과 연결되는 금속도전 및 (11)이, 상기 N형 확산영역(7)의 상부에는 접지단과 연결되는 금속도전막(12)이 형성되어 있다. 상술한 PN 접합 다이오드에서 쇼트베이스(Short base)를 방지하여 충분한 커드인전압(Cut in Voltage)을 유지하기 위해서는 N형 확산영역(7)을 충분히 깊게 하여야 한다.
그러나 반도체장치가 고집적화 됨에 따라 모스트랜지스터의 펀치 스루우 브레이크 다운(punch through break down) 현상을 방지하고 비트라인 캐패시턴스를 줄이기 위하여 소스 및 드레인영역이 얕은 접합(shallow junction)을 이루도록 하여야 한다. 상기에서 모스트랜지스터의 소오스 및 드레인영역이 얕은 접합을 이루도록 하기 위해서는 불순물의 이온주입에너지를 낮게하고, 주입된 불순물을 확산시키기 위한 열처리시간을 줄인다.
그러나 기준전압발생용 다이오드를 이루는 확산영역들을 모스트랜지스터의 소오스 및 드레인영역이 형성될때 동시에 형성되므로 얕은 접합을 이루게되어 충분한 확산영역을 확보하기 어려우며, 이는 기준전압발생용 다이오드가 쇼트베이스화되어 다이오드를 통해 흐르는 전류가 증가되므로 원하는 커트인전압을 유지하기 어려운 문제점이 있었다. 따라서 이 발명의 목적은 모스트랜지스터의 얕은 접합과 무관하게 원하는 커트인전압을 가지는 기준전압발생용 다이오드를 제공함에 있다.
이 발명의 다른 목적은 상기와 같은 기준전압발생용 다이오드의 제조방법을 제공함에 있다. 상기 목적을 달성하기 위하여 이 발명은 제 1 도전형의 반도체기판과, 반도체기판의 소정부분에 형성된 제 2 도전형의 웰영역과, 상기 웰영역의 소정부분에 형성된 제 1 도전형의 제 1확산영역과, 상기 제 1 확산영역의 소정부분에 얕은 접합을 이루며 형성된 제 2 도전형의 제 2 확산영역과, 상기 영역들 사이의 표면에 적층되어 있는 제 1 및 제 2 절연막과, 제 2 도전형의 불순물이 함유되며 상기 제 2 확산영역의 노출된 부분과 접촉된 다결정실리콘층과, 상기 웰영역 및 제 1 확산영역과 접촉된 제 1 금속도전막과, 상기 다결정실리콘층과 접촉된 제 2 금속도전막을 구비함을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 이 발명은 제 1 도전형의 반도체기판의 소정부분에 제 2 도전형의 웰영역을 형성하는 공정과, 웰영역의 소정부분에 제 1 도전형의 제 1 확산영역을 형성하는 공정과, 전술한 구조의 전표면에 제 1 절연막을 형성하는 공정과, 상기 제 1 확산영역의 소정부분상부의 제 1 절연막을 제거하고 제 2 도전형의 불순물을 함유한 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층의 불순물을 확산시켜 제 2 도전형의 제 2 확산영역을 형성하는 공정과, 상기 제 1 절연막과 다결정실리콘층의 표면상에 제 2 절연막을 형성하는 공정과, 상기 웰영역과 제 1 확산영역의 소정부분상에 제 1 및 제 2 절연막을 제거함과 동시에 상기 다결정실리콘층 상부의 제 2 절연막을 제거하는 공정과, 상기 웰영역 및 제 1 확산영역과 접촉하는 제 1 금속도전막과 상기 다결정실리콘층과 접촉하는 제 2 금속도전막을 형성하는 공정을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제 2 도는 이 발명의 일실시예에 따른 기준전압발생용 다이오드의 단면도이다. 상기 기준전압발생용 다이오드는 씨모스트랜지스터 뿐만 아니라 P 또는 N 모스트랜지스터와 동일한 반도체기판의 상부에 형성되는 것으로 구조를 간단히 설명한다. P형의 반도체기판(21)상에 N형의 웰영역(23)이 형성되어있으며 , 상기 웰영역(23)의 내부 소정부분에 P형의 제 1 확산영역(25)이, 이 제 1 확산영역(25) 내부의 소정부분에 얕은 접합을 이루는 N형의 제 2 확산영역(31)이 각각 형성되어 있다. 상기에서 웰영역을 P형의 반도체기판으로 형성하였으나 N형이 반도체기판에 형성할 수 있다. 또한 상기 영역들(23),(25),(31) 사이의 표면에 제 1 및 제 2 절연막(27),(33)이 적층되어 있으며, 상기 제 2 확산영역(31)의 표면에 양쪽 끝부분이 상기 제 1 및 제 2 절연막(27),(33) 사이에 위치하는 인(Phosphorus)또는 아세닉등의 N형 불순물이 도핑된 다결정실리콘층(27)이 형성되어 있다.
또한, 상기 제 1 확산영역(23)은 모스트랜지스터의 소오스 및 드레인영역과 동시에 형성되는 것으로 보론 또는 BF2등의 P형 불순물이 이온주입되어 형성되며, 제 2 확산영역(31)은 상기 다결정실리콘층(29)에 주입되어 있던 불순물이 열처리에 의해 확산되어 자기정합되어 얕은 접합을 이루며 형성된다. 상기에서 제 2 확산영역(31)이 다이오드를 형성하는데 충분하지 않으나 동일한 N형의 다결정실리콘층(29)을 직접 접촉시킴으로 N형 영역을 충분히 확보하게 되어 쇼트베이스가 발생되지 않는다. 또한, 상기 웰영역(23)과 제 1 확산영역(25)은 전원전압단과 연결되는 제 1 금속도전막(35)과, 상기 다결정실리콘층(29)은 접지단과 연결되는 제 2 도전막(36)과 각각 접촉되어 있다.
제3(a)도~제3(c)도는 이 발명에 따른 기준전압발생용 다이오드의 제조공정도이다.
제3(a)도를 참조하면, P형의 반도체기판(21)의 소정부분에 N형의 웰영역(23)을 형성한다. 그 다음 P모스트랜지스터의 소오스 및 드레인영역을 형성하는 것과 동시에 상기 웰영역(23)의 내부 소정부분이 P형의 제 1 확산영역(25)을 형성한다. 계속해서, 전술한 구조의 전표면에 제 1 절연막(27)를 형성한다.
제3(b)도를 참조하면, 상기 제 1 확산영역(25)의 소정부분상에 형성된 제 1 절연막(27)를 통상의 포토리소그래피방법에 의해 제거한다. 그 다음, 상기 노출된 제 1 확산영역(25)의 표면상에 인 또는 아세닉등의 N형 불순물 함유한 다결정실리콘층(29)을 상기 제 1 절연막(27)과 중첩되도록 형성한다. 계속해서, 열처리하여 상기 다결정실리콘층(29)에 도핑되어 있던 N형의 불순물을 확산시켜 제 2 확산영역(31)을 형성한다. 상기 제 2 확산영역(31)은 상기 다결정실리콘층(29)에 자기정합되어 상기 제 1 확산영역(25)과 PN 접합을 이루며, 제 2확산영역(31)이 얕은 접합을 이루어도 상기 다결정실리콘층(29)과 접촉되므로 N형 영역을 충분히 확보할 수 있다.
제3(c)도를 참조하면, 상기 제 1 절연막(27)과 다결정실리콘층(29)의 전표면에 제 2 절연막(33)을 형성한다. 그 다음, 통상의 포토리소그래피 방법에 의해 상기 다결정실리콘층(29)을 노출시킨다. 이때, 상기 웰영역(23)과 제 1 확산영역(25)의 소정부분도 노출시킨다. 계속해서, 상기 웰영역(23)과 제 1 확산영역(25)의 상부에는 전원전압단과 접촉하는 제 1 금속도전막(35)을, 상기 다결정실리콘층(29)의 상부에는 제 2 금속도전막(36)을 형성한다.
상술한 바와같이 P형 확산영역과 얕은 접합을 이루는 N형 확산영역이 N형 불순물이 함유되어 있던 다결정실리콘층과 자기정합되어 형성되므로 열처리시간과 무관하게 N형 영역을 충분히 확보할 수 있어 쇼트베이스를 방지한다. 따라서 이 발명은 충분한 불순물 영역에 의해 쇼트베이스를 방지하고 원하는 커트인 전압을 얻을 수 있는 잇점이 있다.
Claims (7)
- 반도체 기억장치에 있어서, 제 1 도전형의 반도체기판과, 반도체기판의 소정부분에 형성된 제 2 도전형의 웰영역과, 상기 웰영역의 소정부분에 형성된 제 1 도전형의 제 1 확산영역과, 상기 제 1확산영역의 소정부분에 얕은 접합을 이루며 형성된 제 2 도전형의 제 2 확산영역과, 상기 영역들 사이의 표면에 적층되어 있는 제 1 및 제 2 절연막과 제 2 도전형의 불순물이 함유되며, 상기 제 2 확산영역의 노출된 부분과 접촉된 다결정 실리콘층과, 상기 웰영역 및 제 1 확산영역과 접촉된 제 1 급속도전막과, 상기 다결정실리콘층과 접촉된 제 2 금속도전막을 구비한 기준전압발생용 다이오드.
- 제 1 항에 있어서, 상기 제 1 도전형이 P형이고 제 2 도전형이 N형인 기준전압발생용 다이오드.
- 제 1 항에 있어서, 상기 다이오드를 P, N 또는 씨모스트랜지스터중 어느 하나와 동일한 반도체기판에 형성된 기준전압발생용 다이오드.
- 제 1 항에 있어서, 상기 제 2 확산영역은 상기 다결정실리콘층과 자기정합된 기준전압발생용 다이오드.
- 제 4 항에 있어서, 상기 제 1 금속도전막이 전원전압단에, 제 2 금속도전막이 접지단에 각각 연결된 기준전압발생용 다이오드.
- 반도체장치의 제조방법에 있어서, 제 1 도전형의 반도체기판의 소정부분에 제 2 도전형의 웰영역을 형성하는 공정과, 웰영역의 소정부분에 제 1 도전형의 제 1 확산영역을 형성하는 공정과, 전술한 구조의 전표면에 제 1 절연막을 형성하는 공정과, 상기 제 1확산영역의 소정부분 상부의 제 1 절연막을 제거하고 제 2 도전형의 불순물을 함유한 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층의 불순물을 확산시켜 제 2 도전형의 제 2 확산영역을 형성하는 공정과, 상기 제 1 절연막과 다결정실리콘층의 표면상에 제 2 절연막을 형성하는 공정과, 상기 웰영역과 제 1 확산영역의 소정부분상에 제 1 및 제 2 절연막을 제거함과 동시에 상기 다결정실리콘층 상부의 제 2 절연막을 제거하는 공정과, 상기 웰영역 및 제 1 확산영역과 접촉하는 제 1 금속도전막과 상기 다결정실리콘층과 접촉하는 제 2 금속도전막을 형성하는 공정을 구비한 기준전압발생용 다이오드의 제조방법.
- 제 6 항에 있어서, 상기 제 1 확산영역을 제 1 도전형 모스트랜지스터의 소오스 및 드레인영역과 동시에 형성하는 기준전압발생용 다이오드의 제조방법.
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