JPS63142669A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタティックＭＯＳランダムアクセスメモＩＪ
（ＲＡＭ）に係り、特に微細なメモリセルに好適な半導
体記憶装置に関する。

〔従来の技術〕

従来％第２図に示されているスタティック形ＭＯＳメモ
リセルの負荷抵抗Ｒｔ、Ｒｚには高抵抗多結晶シリコン
が最も一般的に用いられていた。

この多結晶シリコンは減圧気相化学成長法（ＬＰＣＶＤ
）による堆積と、ホトリソグラフィおよびドライエツチ
ングを用いた微細加工を行なうことによシ、第３図に示
されているように例えばＭＯＳ）ランジスタ上の眉間絶
縁膜７上に形成されていた。また、高抵抗多結晶シリコ
ンの抵抗値はメモリの待機時の消費電力を小さくするた
めに１０１°〜１０１３ｇに高くする要求がちシ、高抵
抗部の多結晶シリコンにはイオン打込み等により１０１
６〜１０１″ａｎ−”のどわくわずかの不純物を添加す
るか、または不純物をまったく添加しないで上記の高抵
抗値が達成されていた。また同図に示されているように
、高抵抗多結晶シリコン膜８ｂの両端には高抵抗部と同
一の多結晶シリコン膜に１０１Ｑ〜１０．２°ｃｒｎ−
”の濃度で不純物を添加し低抵抗部ｇａ、９ｃが形成さ
れており、ＭＯＳトランジスタの拡散層３ａに接続する
配線や、アルミニウム等の金属電極９に接続する下地電
極が構成されていた。多結晶シリコン膜の高抵抗部８ｂ
と低抵抗部ｇａ、８ｃは、ホトリソグラフイとイオン打
込み法や不純物の熱拡散法を用いて高濃度不純物領を限
定することによ多形成されていた。なお、この種の装置
に関連するものＫは例えば特開昭５５−７２０６９号が
挙げられる。

一方、メモリの高集積化を目的とするメモリセル面積の
低減のためには、高抵抗素子に関して述べれば高抵抗部
の長さｔ１幅Ｗを縮小することが必要である。なお、高
抵抗部の長さＬを短くすると高抵抗素子の抵抗値が低下
するが１幅Ｗもほぼ同じ割合で縮小することによりｔ／
Ｗが一定となシ抵抗値の低下を防ぐことができた。

〔発明が解決しようとする問題点〕

上記従来技術では高抵抗多結晶シリコンの長さを短くす
る場合に高抵抗多結晶シリコン両端の低抵抗部に印加さ
れる電圧によシ高抵抗多結晶シリコン内に延びた空乏層
が他端に到達しいわゆるパンチスルー現象を起こし過大
な電流が高抵抗多結晶シリコンに流れるという問題があ
った。この問題を解決するために２層の高抵抗多結晶シ
リコン膜を用いてそれぞれの膜を端部で接続することに
よ）高抵抗多結晶シリコンの実効的な長さを長くするこ
とが可能になり、しかも高抵抗素子の所要面積を縮小す
ることが可能となった。この種の装置としては％願昭６
０−１２４２４１で既に示されている。ところが、上記
従来例による高抵抗素子では下層の高抵抗多結晶シリコ
ンの抵抗値は上層の多結晶シリコンからの電界の影響を
受けて変動するという問題があシ、このような電界効果
を低減するためには上層の多結晶シリコン膜と下層の多
結晶シリコン膜の層間絶縁膜を厚くすることが必要にな
シメモリセルの縦構造における段差を高くするという問
題がある。

一方ｉ　配線材料のアルミニウムやパッシベーション膜
のプラズマシリコン屋化膜など上層膜からの電界効果に
よシ高抵抗多結晶シリコンのしきい値電圧が低下するた
めに、高抵抗多結晶シリコン膜の一部にホウ素などの不
純物をイオン打込みによシ添加し、しきい値電圧を高く
する方法が特開昭５８−１０８６３等で既に公知である
。ところが。

この方法を用いても高抵抗素子の飛躍的な縮小は困難で
あシ、高抵抗素子寸法を短くするとパンチスルー現象を
起こし過大な電流が高抵抗多結晶シリコンに流れ、スタ
ティックメモリの負荷抵抗としての機能を失うことが問
題であった。

本発明の目的は上記問題点を解決し、配線材料＋７）フ
ルミニラムやパッシベーション膜に用イルフラズマ窒化
膜からの電界の影響が少なく安定な抵抗値を有し、しか
も微小な所要面積を有する高抵抗多結晶シリコンを用い
た高集積、低消費電力のスタティックＭＯ８ランダムア
クセスメモリを提供することにある。

〔問題点を解決するための手段〕

上記目的は、第１層目の多結晶シリコンにホウ素などの
ｐ型不純物を添加し、第２層目の多結晶シリコンの高抵
抗部を第１層目の多結晶シリコンに接続することによシ
達成される。

〔作用〕

第１層目の多結晶シリコン中に添加されたｐ型不純物は
、上層の第２層目の多結晶シリコンや上層部のアルミニ
ウム配線等をゲート電極とし第１層目多結晶シリコン膜
両端の低抵抗部をンース。

ドレイン領域とするＭＯ８トランジスタ構造において、
しきい値電圧？高くするためにチャネル部となる第２層
目の多結晶シリコン膜ヘイオン打込みを行なうチャネル
ドーピングであ）、これにより第１層目および第２層目
の多結晶シリコンの上部に形成されたＡｔ電極配線など
からの電界による影響を低減できるので、高抵抗に流れ
る電流が増大することはない。

〔実施例〕

以下１本発明を実施例を用いて詳細に説明する。

実施例１ 第１図は本実施例によるスタティック形ＭＯＳメモリセ
ルの断面構造を示したものである。同図においてメモリ
セルを構成しているｎチャネルＭＯＳトランジスタは、
ｎ形シリコン基板１中に形成されたｐ形つェル２内に形
成されており、多結晶シリコンや金属ポリサイド、シリ
サイドなどのゲート電極５ａ、５ｂから成る。スタティ
ックＭＯＳメモリの高抵抗素子はゲート電極６ａから成
る転送ＭＯＳトランジスタとゲート電極６ｂから成る駆
動ＭＯＳトランジスタの共通なソース・ドレイン領域３
ａに接続されている。高抵抗素子は上記ＭＯＳトランジ
スタ上に形成された低抵抗多結晶シリコン８ａと高抵抗
多結晶シリコン８ｂから成る第１層目多結晶シリコン膜
と低抵抗多結晶シリコン１２ａと高抵抗多結晶シリコン
１２ｂから成る多結晶シリコン膜の２層の多結晶シリコ
ン膜によシ形成されており、それぞれの高抵抗多結晶シ
リコン８ｂ、１２ｂは端部の接続孔１１を通して端部で
接続されている。また高抵抗多結晶シリコン８ｂにはイ
オン打込み法などにより１０１２〜１０１３ａｎ−”の
打込み量でホウ素などのｐ型不純物がわずかに添加され
ている。低抵抗多結晶シリコン８ａ、１２ａには例えば
イオン打込み法などで例えばヒ素などのｎ形不純物が１
０１５〜１０１６ｃｒｎ−”の打込み量で添加されてお
り、低抵抗多結晶シリコン８ａは転送ＭＯ８）ランジス
タと駆動ＭＯ８Ｉ−ランジスタ共通なソース・ドレイン
拡散層３ａに接続されている。また、低抵抗多結晶シリ
コン１２ａには電源電圧Ｖ　ｃ　ｃが供給されており。

スタティック動作に必要な微小電流は上記高抵抗素子１
２ｂ、ｓｂ’を通してソース・ドレイン拡散層３ａに接
続されている。

本実施例によれば、電源電圧ＶＣＣが印加されている上
層の低抵抗多結晶シリコン１２ａからの電界効果によシ
低抵抗多結晶シリコン８ｂの層間絶縁膜７付近の表面層
に電子担体から成るチャネル層が形成されるが、このチ
ャネル層を形成するのに必要な低抵抗多結晶シリコン１
２Ｈにかかる電圧はｐ形不純物金添加することによシ、
添加量に相当する電荷と反対の導電型の電荷すなわち電
子を同等の電荷量だけ銹起しなければならない分高くす
る必要がある。したがってこの値が低抵抗多結晶シリコ
ンに印加する電源電圧Ｖｃｃよシ十分高くなるように高
抵抗多結晶シリコンに添加するｐ形不純物の量を決めれ
ば抵抗値の安定した高抵抗素子を得ることができる。な
お上記電界効果は低抵抗多結晶シリコン１２Ｈに印加さ
れている電源電圧Ｖｃｃによるものであるが、この種の
電界効果は下層のＭＯＳトランジスタのゲート電極６ｂ
や。

上層のアルミニウム電極１７に加わる電位や層間絶縁膜
７．１６およびその他チップのコーティング材料などに
帯電した電荷による場合も同様であり本実施例により安
定した抵抗値を有する高抵抗素子を形成することができ
る。なお第１図で４はフィールド酸化膜、５はゲート酸
化膜である。

次に上記実施例によるスタティックＭＯ８メモリの平面
レイアウトについて第４図Ａ、Ｂ’に用いて説明する。

同図Ａ、　　Ｂばそれぞれ同一のメモリセルの平面レイ
アウト図であり、ＡはＭＯＳトランジスタ部、Ｂは高抵
抗素子部の平面レイアウト図を示している。同図ＡでＴ
Ｉ、Ｔ２は転送ＭＯＳトランジスタ＊　Ｔ３　ｒ　Ｔ４
は駆動ＭＯＳトランジスタであり、転送ＭＯＳトランジ
スタＴｔ　、　Ｔｚの拡散層３ａ、３ｃのゲート酸化膜
の一部に接続孔１８ａ、１８ｂが設けられており、それ
ぞれに駆動ＭＯＳトランジスタＴ４．Ｔ３のゲート電極
６Ｃ，６ｂが直接接続されている。さらに駆動ＭＯＳト
ランジスタＴ４のゲート電極６Ｃは駆動ＭＯＳトランジ
スタＴ３のドレイン拡散層３ｆに接続孔１８Ｃを介して
直接接続されており、フリップフロップ回路を構成して
いる。さらに駆動ＭＯＳトランジスタＴ３．Ｔ４のソー
スはそれぞれ拡散層３ｅにより接続されておりメモリセ
ルの接地電位の配線として用いている。高抵抗素子は接
続孔１９ａ、１９ｂを介してフリップフロップ回路の各
ノードとなる拡散層３ａ、３ｃにそれぞれ接続される。

同図Ｂで、高抵抗素子は第１層目の高抵抗多結晶シリコ
ン８ｂ、８ｄと第２層目の高抵抗多結晶シリコン１２　
ｂ、　　１２　ｃから成る。

ｐ形不純物が添加された第１層目の高抵抗多結晶の一方
の端部は低抵抗多結晶シリコン８ａ、８ｃとなっており
、他方の端部は接続孔２１　ａ、　２１ｂを介して第２
層目の高抵抗素子部シリコン１２ｂ。

１２Ｃにそれぞれ接続されている。さらに第２層目の低
抵抗多結晶シリコン１２ａはメモリセルへの電源電圧Ｖ
ＣＣの給電用配線となっている。メモリセルのデータ線
はアルミニウム電極２２ａ。

２２ｂによシコンタクトホール２０ａ、２０ｂを介して
転送ＭＯＳトランジスタＴｌ、Ｔｚの拡散層３ｂ、３ｄ
に接続されている。本実施例によれば高抵抗素子の長さ
はそれぞれ高抵抗多結晶シリコン８ｂと１２ｂ、８ｄと
１２Ｃの長さの和であυ、しかも高抵抗多結晶シリコン
８ｂと１２ｂ。

８ｄと１２Ｃはそれぞれ重なるようにレイアウトされて
いるためメモリセル内の所要面積が小さくしかも高抵抗
多結晶シリコンの実効的な長さが長い微細な高抵抗素子
を有するメモリセルが実現できる。

次に第５図を用いて本実施例によるスタティックＭＯＳ
メモリの製造工程を説明する。本実施例ではメモリセル
内に用いられているＭＯＳトランジスタは全てｐウェル
内のｎチャネルＭＯＳトランジスタであり、メモリの周
辺回路にはダブルウェルを用いた相補形ＭＯ８（０ＭＯ
８）回路？用いているが、ｐウェルまたはｎウェルの単
一ウェル構造でもよい。本実施例ではメモリセル部の製
造工程について述べるが、ＣＭＯ８回路の製造工程につ
いては既に公知の技術を用いることができる。

まず、比抵抗１０Ωｍ程度のｎ型シリコン基板１表面に
シリコン酸化膜（８ｉ０□膜）２３を形成し、５ｉ０２
膜２３をイオン打込みのマスクにしてｐウェルとなる領
域にボロン原子を打込み、熱拡散によりｐウェル２を形
成する（第５図人）。

次に一度上記５ｉ０２膜２３を除去し新たに５ｊ０２膜
２４を形成した後能動素子領域となる部分に８ｊｓＮ４
膜２５をホトエツチング？用いて加工し、Ｓｉ３Ｎ４膜
２５ｅイオン打込みのマスクにしボロン原子を打込みチ
ャネルストッパ層２６を形成すると同時に、素子分離領
域に選択的に厚さ３０００−１Ｏ００ｎの厚いフィール
ド８！Ｏｚ膜４を形成する（第５図Ｂ）。

次に一度５ｔ０２膜２４．Ｓ　ｉ、Ｎ４膜２５１を除去
しプレ酸化を行なった後、厚さ５〜１００１ｍのゲート
酸化膜５を形成し、ゲート電極と拡散層を接続する接続
孔１８ａをホトエツチングによシ形成した後、ＭＯＳト
ランジスタのしきい値電圧を調整するためのボロンイオ
ン打込みを全面に行ないタングステンポリサイド電極を
被着した後。

ホトエツチングを用いてゲート電極２７のパターニング
を行なう（第５図Ｃ）。

次にｎチャネルＭＯＳトランジスタのソース。

ドレイン領域を形成するためにイオン打込み法によシヒ
素原子を１０１５〜１０”　ｃｍ−”の打込み量で打込
み窒素雰囲気中でアニールを行ないｎ０拡散層３ａ、３
ｂｉ形成した後、公知の減圧気相化学成長法ｔＬＰＣＶ
Ｄ法）を用いて５ｉＱ２膜７を５０〜ｓｏｏｎｍの厚さ
に堆積し、ｎゝ拡散層３ａもしくはゲート電極２７上の
一部のＳ！Ｏｘ膜７をホトエツチングすることにより接
続孔１９ａを開孔する（第５図Ｄ）。

次にＬＰＣＶＤ法を用いて多結晶シリコン８ｆ！：５０
〜２００ｎｍの厚さに堆積し、ホトエツチングによりパ
ターニングした後全面にボロ／原子をＩＱｌｌ〜１０”
　ｃｍ−”の打込み量でイオン打込みを行ない、さらに
ホトリソグラフィによるレジストをイオン打込みのマス
クとしてヒ素原子を高濃度に打込み低抵抗多結晶シリコ
ン８ａとボロンが添加された高抵抗多結晶シリコンＢｂ
ｌ形成する（第５図Ｅ）。

次にＬＰＣＶＤ法により厚さ１０〜５００ｎｍの５ｉＯ
ｚ膜１０を被着し、高抵抗多結晶シリコン８ｂの端部の
８ｊ０２膜１０には接続孔１１を開口し、さらにＬＰＣ
ＶＤ法を用いて多結晶シリコン１２を５０〜２００ｎｍ
の厚さに堆積し、ホトエツチングによシバターニングし
た後さらにホトリソグラフィによるレジストをイオン打
込みのマスクとしてヒ素原子を高濃度に打込むことによ
シ、低抵抗多結晶シリコン１２ａと高抵抗多結晶シリコ
ン１２ｂを形成する（第５図Ｆ）゛。

次に、ＰＳＧ膜から高抵抗部にリンが拡散するのを防ぐ
ため厚さ５０〜５００ｎｍの５ｉ０２膜２８をＬＰＣＶ
Ｄ法を用いて被着し、つづいて４ｍａｔ％のリンを含む
ＰＳＧ膜２９をＣＶＤ法乞用いて１００〜１１０００ｎ
の厚さで被着し　ｎ　＋　拡散層３ｂ上の５ｊＯｚ膜７
，１０．２８とＰＳＧ膜２９にホトエツチングを用いて
接続孔を開孔し。

３ｉを含むアルミニウム電極１７を被着しホトエツチン
グによりパターニングする（第５図Ｇ）。

実施例２ 本実施例は高抵抗素子とｎ９拡散層との接続方法に関す
る。第６図は本実施例によるスタティックＭＯＳメモリ
セルの断面構造を示す図である。

同図で、第１層目の高抵抗多結晶シリコン８にはイオン
打込み法によシ全面にボロン原子が１０１２〜１０１３
ａｙ＋−”の打込み量で打込まれており、上記多結晶シ
リコン８には低抵抗多結晶シリコンが接続することなく
、直接ＭＯ８）ランジスタの蓄積ノードであるｎ０拡散
層に接続されている。したがって上記接続部にはｐ型子
結晶シリコンとｎ＋拡散層とでダイオード接続になるが
、高抵抗多結晶シリコン８には通常圧の電圧が印加され
るため上記ダイオードは順方向バイアスとなるためダイ
オードのビルトイン障壁の高さがこの接合部で電位降下
するだけであるから、高抵抗部での電位降下に比べれば
十分小さく問題はない。したがって本実施例によれば、
第１層目の高抵抗多結晶シリコンの端に低抵抗多結晶シ
リコンを形成しないため所要面積のより小さな高抵抗素
子が実現でき。

しかも前記実施例に比べ製造工程が少なくなる。

〔発明の効果〕

本発明によれば、高抵抗負荷を用いたスタティックＭＯ
Ｓメモリにおいて高抵抗素子の所要面積を小さくでき、
しかも抵抗値の安定した高抵抗素子が提供できるため、
大容量、藁集積のスタティックＭＯＳメモリに適用する
ことができる。

【図面の簡単な説明】

第１図および第３図、第５図Ａ−Ｇ、第６図は本発明に
よる実施例の断面構造図、第２図はスタティックＭＯＳ
メモリセルの等価回路図、第４図Ａ、Ｂは本発明による
実施例の平面レイアウト図である。 １・・・ｎ形シリコン基板、２・・・ｐ形つェル、３ａ
。 ３ｂ、３ｃ、３ｄ、３ｅ、３ｆ・−ｎ”拡散層、４゜７
．１０，１６．２８・・・８ｉ０意、５・・・ゲート酸
化膜、６ａ、６ｂ、６ｃｍ・・ゲート電極、８ａ。 ８Ｃ，１２ａ・・・低抵抗多結晶シリコン、１１゜１８
ａ、１８ｂ、１８Ｃ，１９ａ、１９ｂ、２０ａ。 ２０ｂ、２１ａ、２１ｂ−・・接続孔、　８ｂ、　　８
ｄ。 １２ｂ、１２ｃ・・・高抵抗多結晶シリコン、１３゜１
３′・・・データ線、１４・・・ワード線、１５，１７
゜２２ａ、２２ｂ・・・アルミニウム電極、２９・・・
且ノ ￥ｊ／Ｉ！１ 囁２区

Claims (1)

【特許請求の範囲】
1. １、第１の多結晶シリコン中にはホウ素などのｐ型不純
   物が添加され、該第１の多結晶シリコンは少なくとも一
   部で第２の多結晶シリコンに接続されており、該第１お
   よび第２の多結晶シリコンによりスタティックＭＯＳラ
   ンダムアクセスメモリの高抵抗素子が形成されているこ
   とを特徴とする半導体記憶装置。