CN102770743A - 压力传感器 - Google Patents
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Abstract
一种压力传感器，在单一的半导体基板上形成将压力转换为电信号的压力转换部、和对该压力转换部所转换的电信号进行处理的信号处理电路而成。上述压力转换部包括使上述半导体基板部分地变薄而成的隔膜、和形成在该隔膜的表面的多个压电电阻元件，上述信号处理电路由形成在p型导电型区域的CMOS集成电路构成，该p型导电型区域设置在上述半导体基板表面中的上述隔膜的周围，上述压电电阻元件通过在设置于上述隔膜的表面的p型导电型区域中形成因n型的杂质扩散而产生的n型的导电型区域、并且使p型的杂质扩散至该n型导电型区域而形成。
Description
技术领域
本发明涉及一种压力传感器，本发明尤其涉及一种在单一的半导体基板上形成有将压力转换为电信号的压力转换部、和对由该压力转换部所转换的电信号进行处理的信号处理电路的压力传感器。
背景技术
以往，已提供有各种压力传感器，该压力传感器在单一的半导体基板上形成有由隔膜（diaphragm）及压电电阻元件构成的压力转换部、和对压力转换部所转换的电信号进行处理的信号处理电路。
例如，专利文献1所揭示的压力传感器，在单晶硅基板上形成隔膜及压电电阻元件，并且在该隔膜的周围形成有信号处理电路。在该以往例中，通过同时进行形成压电电阻元件的工序与形成信号处理电路的工序，可减小制造成本。
[专利文献1]日本特开平8-97439号公报
然而，在专利文献1所揭示的以往例中，在p型的单晶硅基板的主表面侧形成n型的外延硅层，在该n型的外延硅层形成由p型的杂质扩散区域构成的压电电阻元件。而且，在n型的外延硅层形成p阱区域，在该p阱区域内形成信号处理电路的n沟道型MOS（Metal OxideSemiconductor，金属氧化物半导体）构造，并且在n型的外延硅层内同时形成p沟道型MOS构造，从而构成CMOS（Complementary MetalOxide Semiconductor，互补金属氧化物半导体）集成电路。
然而，当如上述以往例般，在n型的外延硅层形成p阱区域、进而在该p阱区域内形成n沟道型MOS构造时，会产生如下的问题：n沟道型MOS构造的专有面积增加了与p阱区域相当的量；若在n型的外延硅层形成p阱区域，则p阱的浓度变得过高，使n沟道型MOS构造的性能降低。
发明内容
发明概要
本发明是鉴于上述情形而做出的，本发明提供一种能够实现信号处理电路相对于半导体基板的专有面积减少和性能提高的压力传感器。
根据本发明的一个方式，提供一种压力传感器，在单一的半导体基板上形成将压力转换为电信号的压力转换部、和对由该压力转换部所转换的电信号进行处理的信号处理电路而成，上述压力转换部包括使上述半导体基板部分地变薄而成的隔膜、和形成在该隔膜的表面的多个压电电阻元件，上述信号处理电路由形成在p型导电型区域的CMOS集成电路构成，该p型导电型区域设置在上述半导体基板表面中的上述隔膜的周围，上述压电电阻元件通过在设置于上述隔膜的表面的p型导电型区域中形成因n型的杂质扩散而产生的n型的导电型区域、并且使p型的杂质扩散至该n型导电型区域而形成。
根据如上所述的构成，上述信号处理电路形成于在上述半导体基板中在隔膜的周围的表面设置的p型的导电型区域，在该p型导电型区域形成因n型的杂质扩散而产生的n型的导电型区域，并且通过在n型导电型区域扩散p型的杂质而形成上述压电电阻元件，因此，与在n型的导电型区域中形成压电电阻元件以及信号处理电路的以往例相比，可实现信号处理电路相对于半导体基板的专有面积减少和性能提高。
对上述压力转换部而言，可以在上述压电电阻元件的形成区域以外将在上述信号处理电路的制造工序中形成于表面侧的薄膜层除去。
根据如上所述的构成，可抑制由于薄膜层引起的压力转换部的灵敏度降低。
对上述压力转换部而言，可以将包含上述压电电阻元件的形成区域在内的上述薄膜层除去。
由此，可进一步抑制由于薄膜层引起的压力转换部的灵敏度降低。
也可以在上述隔膜的表面形成保护膜和用以对该保护膜的应力进行调整的应力调整膜。
由此，可利用应力调整膜的应力来将产生在保护膜的应力抵消。
也可以在上述压电电阻元件的表面形成绝缘薄膜层，在上述绝缘薄膜层的表面形成导体薄膜层。
由此，导体薄膜层成为屏蔽（shield），从而可抑制由外部电场所引起的压电电阻元件的电阻值变化。
上述导体薄膜层也可与供电至上述信号处理电路的电源电压的高电位侧或低电位侧电连接。
上述压电电阻元件也可通过杂质扩散区域与其它压电电阻元件以及上述信号处理电路电连接，该杂质扩散区域具有比该压电电阻元件的电阻值更低的电阻值、并形成在上述半导体基板表面。
由此，可使压电电阻元件以外的部分的电阻值变化的影响减小，使检测精度提高。
形成有上述压电电阻元件的上述n型导电型区域也可与供电至上述信号处理电路的电源电压的高电位侧电连接。
上述压力转换部也可被由绝缘体薄膜构成的保护膜覆盖。
由此，可电气性、化学性、及物理性地保护压力转换部。
附图说明
本发明的目的以及特征基于与以下的附图一起被提供的后述的优选的实施方式的说明而变得明确。
图1表示本发明的实施方式1，图1（a）是俯视图，图1（b）是侧视剖视图，图1（c）是主要部分剖视图。
图2是上述实施方式1中的信号处理电路的电路构成图。
图3表示本发明的实施方式2，图3（a）是俯视图，图3（b）是将图3（a）的一部分予以省略的A-A线剖面箭视图，图3（c）是将图3（a）的一部分予以省略的B-B线剖面箭视图。
图4表示本发明的实施方式3，图4（a）是俯视图，图4（b）是将图4（a）的一部分予以省略的A-A线剖面箭视图，图4（c）是将图4（a）的一部分予以省略的B-B线剖面箭视图。
图5表示本发明的实施方式4，图5（a）是适用于实施方式1的主要部分剖视图，图5（b）是适用于实施方式2的主要部分剖视图，图5（c）是适用于实施方式3的主要部分剖视图。
图6是本发明的实施方式5的主要部分剖视图。
图7是表示形成有本发明的实施方式6中的压电电阻元件的区域的主要部分俯视图。
具体实施方式
以下，参照图式来详细地对本发明的实施方式进行说明。在附图整体中，对相同或类似的部分标记相同的部件符号且省略与此相关的重复说明。
（实施方式1）
图1（a）是本实施方式的压力传感器的俯视图，图1（b）是本实施方式的压力传感器的剖视图，图1（c）是本实施方式的压力传感器的主要部分剖视图。该压力传感器具备压力转换部10（参照图2），该压力转换部10在由单晶硅基板构成的半导体基板1的隔膜2的主表面侧（图1（b）中的上表面侧），形成四个压电电阻元件（以下简称为压电电阻）R1、R2、R3、R4。隔膜2通过利用各向异性蚀刻技术等，在半导体基板1的背面侧（图1（b）中的下表面侧）设置侧面观察时大致呈角锥台形状的凹处1A而形成。再者，以下将半导体基板1中具有均匀的厚度的隔膜2的外侧的部分称为框架3。
四个压电电阻R1、R2、R3、R4从半导体基板1的厚度方向（图1（b）中的上下方向）观察时，配置在隔膜2的四个边的大致中央。并且如图2所示，压力转换部10在电路方面是由四个压电电阻R1、R2、R3、R4的桥接电路构成。
通过信号处理电路B来对压力转换部10的输出电压Vs进行放大。信号处理电路B具备：运算放大器OP1，其非反转输入端子与压力转换部10的一个输出端即压电电阻R3和压电电阻R4的连接点连接；以及运算放大器OP2，其非反转输入端子与压力转换部10的另一个输出端即压电电阻R1和压电电阻R2的连接点连接。通过另外的运算放大器OP3来对这两个运算放大器OP1、OP2的输出进行差动放大。信号处理电路B由上述三个运算放大器OP1、OP2、OP3、电阻R11～R14、以及电阻R12'～R14'构成。此处，电阻R12与电阻R12'被设计为成为相同的电阻值，同样地，电阻R13与电阻R13'被设计为成为相同的电阻值，电阻R14与电阻R14'被设计为成为相同的电阻值。再者，压力转换部10经由在半导体基板1的主表面侧形成的未图示的焊垫电极等而与电源VDD和接地GND连接。
因此，图2所示的信号处理电路B的输出电压Vout为，Vout＝Vs（1＋2R12/R11）×（R14/R13）（Vs为施加至运算放大器OP1、OP2的非反转输入端子的输入电压差）。并且，信号处理电路B是按照所期望的传感器特性，在数百PPm至数千PPm的范围内，分别适当地对电阻R11以及电阻R12的电阻温度系数进行设定（概括地说，使电阻R11与电阻R12的电阻温度系数有所不同），从而利用电阻R11与电阻R12来构成温度补偿电路。同样地，利用电阻R11与电阻R12'来构成温度补偿电路。也就是说，信号处理电路B具有对压力转换部10的输出进行放大的功能与进行温度补偿的功能。并且，上述信号处理电路B的电阻R11～R14、电阻R12'～R14'由扩散电阻构成。进而，上述各运算放大器OP1～OP3分别由MOSFET（Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管）等构成。但是，上述信号处理电路B的功能以及电路构成分别仅为一例，当然亦可追加其它功能，或利用另外的电路构成来实现相同的功能。
然而，如图1（c）所示，上述信号处理电路B包含通过以往已众所周知的CMOS工序而形成在半导体基板1的主表面侧的CMOS集成电路。再者，信号处理电路B仅形成在半导体基板1中的与框架3相对应的区域X（参照图1（a）以及图1（c））。
如图1（c）所示，在半导体基板1的整个主表面侧形成p型导电型区域（例如，p型的外延硅层）20，进而将形成在p型导电型区域20的氧化膜22图案化（patterning），在利用图案化除去氧化膜22的部分的p型导电型区域20内形成n型的杂质扩散区域21A、21B。接着，上述n型杂质扩散区域（n型导电型区域）21A、21B中扩散p型的杂质，由此，在一个n型导电型区域21A中形成构成压电电阻Ri（i=1、2、3、4）的p型杂质扩散区域24A，在另一个n型导电型区域21B中形成成为p型MOSFET的漏极区域及源极区域的p型杂质扩散区域24B、24C。再者，在p型杂质扩散区域24B、24C所夹持的n型导电型区域21B的表面侧（图1（a）～图1（c）中的上表面侧），形成成为上述p型MOSFET的栅极区域的多晶硅层25。如此，可通过CMOS工序同时形成压电电阻R1～R4与信号处理电路B。其中，虽省略图示，但在p型导电型区域20中亦同时形成有n型的MOSFET构造。另外，形成有压电电阻Ri的n型导电型区域21A通过后述的层间布线38等而与电源VDD的高电位侧连接。
而且，在p型导电型区域20的表面侧形成有布线用的薄膜层30。该薄膜层30包括：由硅氧化膜构成的第1～第4绝缘薄膜层31～34、由形成在第1～第3绝缘薄膜层31～33的表面（与第2～第4绝缘薄膜层32～34的界面）的金属薄膜构成的第1～第3导体薄膜层35～37、以及将上述第1～第3导体薄膜层35～37彼此电连接的层间布线38。再者，压电电阻Ri与信号处理电路B经由层间布线38，通过第1导体薄膜层35而电连接。
这里，在专利文献1所揭示的以往例中，在p型的半导体基板的主表面侧形成n型的导电型区域（n型的外延硅层），在该n型导电型区域形成有压电电阻元件以及CMOS集成电路。因此，存在如下的问题：n沟道型MOS构造的专有面积增加；若在n型导电型区域中形成p阱区域，则p阱的浓度变得过高，n沟道型MOS构造的性能降低。
相对在此，在本实施方式中，如上所述，在半导体基板1的主表面侧形成p型导电型区域20，在该p型导电型区域20形成CMOS集成电路，在该p型导电型区域20形成因n型的杂质扩散而产生的n型导电型区域21A，并且在该n型导电型区域21A通过p型的杂质扩散而形成有上述压电电阻Ri，因此，可解决专利文献1的以往例中的上述问题，实现信号处理电路B相对半导体基板1的专有面积减少和性能提高。
（实施方式2）
在实施方式1中，包含隔膜2在内，在半导体基板1的整个主表面侧形成有薄膜层30。在该情形时，会产生如下所述的问题。
1）隔膜2的实质性厚度因薄膜层30而增加，因此，隔膜2难以弯折，检测灵敏度降低。
2）通过在压电电阻Ri上设置薄膜层30等，从压力传感器的垂直剖面观察，压电电阻Ri位在中间附近的位置，因此，与压电电阻Ri位于压力传感器的表面时相比较，对于相同压力的弯折量变小，检测灵敏度降低。
3）即使在未自外部施加压力时，隔膜2也由于薄膜层30的内部应力而弯折，因此，导致压力转换部10的输出电压Vs的偏移（offs et）变大。
4）由于薄膜层30的内部应力的影响，压力转换部10的输出电压Vs不与自外部施加的压力的大小成比例。
因此，在本实施方式中，如图3所示，利用蚀刻等适当的方法将形成在隔膜2的主表面侧的薄膜层30中、压电电阻Ri的形成区域以外的薄膜层30（图3（a）中的斜线部分）除去。亦即，对压力转换部10而言，如图3（b）所示，仅压电电阻Ri的形成区域被薄膜层30覆盖，如图3（c）所示，在除去压电电阻Ri的形成区域以外的隔膜2的主表面侧露出有p型导电型区域20。
而且，通过将隔膜2的主表面侧的薄膜层30除去，可解决上述1）～4）的全部的问题。然而，为了电气性、化学性、及物理性地保护隔膜2，优选地是如后述的图4（b）以及图4（c）所示，利用由绝缘体薄膜（氧化膜）构成的保护膜，将露出至隔膜2的主表面侧的p型导电型区域20覆盖。
（实施方式3）
在实施方式2中，将形成在隔膜2的主表面侧的薄膜层30中、压电电阻Ri的形成区域以外的薄膜层30除去。相对在此，本实施方式的特征在于：如图4所示，包含压电电阻Ri的形成区域在内，将形成在隔膜2的主表面侧的薄膜层30（图4（a）中的斜线部分）除去。而且，如上所述，通过将压电电阻Ri的形成区域的薄膜层30除去，可进一步改善上述1）、2）的问题。其中，为了电气性、化学性、及物理性地保护隔膜2以及压电电阻、薄膜层30的端面，优选的是利用由绝缘体薄膜（氧化膜）构成的保护膜40将隔膜2以及压电电阻、薄膜层30的端面覆盖（参照图4（b）、图4（c））。
（实施方式4）
如已经说明的那样，当在隔膜2的主表面侧形成薄膜层30时，由在薄膜层30的绝缘薄膜层31～34产生的压缩应力而产生如下的问题：
3）即使在未自外部施加压力时，隔膜2也由于薄膜层30的内部应力而弯折，因此，导致压力转换部10的输出电压Vs的偏移变大；
4）由于薄膜层30的内部应力的影响，压力转换部10的输出电压Vs不与自外部施加的压力的大小成比例。再者，上述3）、4）的问题也会因介于薄膜层30与p型导电型区域20之间的氧化膜22而产生。
因此，在本实施方式中，如图5（a）所示，为了将产生在薄膜层30的绝缘薄膜层31～34或氧化膜22的压缩应力抵消，而在与隔膜2对置的绝缘薄膜层31～34的层间形成产生拉伸应力的应力调整膜41。再者，可使用氮化硅膜作为应力调整膜41，根据该氮化硅膜形成时的条件或膜厚来对拉伸应力的大小进行调整。并且，有时会由于为了电气性、化学性、及物理性地保护隔膜2以及压电电阻、薄膜层30的剖面而设置的保护膜40而产生应力，本实施方式的应力调整膜41也可抵消由保护膜40产生的应力。
如上所述，根据本实施方式，通过产生在应力调整膜41的拉伸应力来将产生在保护膜40、绝缘薄膜层31～34或氧化膜22的压缩应力抵消，从而可解决上述3）、4）的问题。再者，应力调整膜41不仅可为图5（a）所示的实施方式1的构造，而且可为图5（b）所示的实施方式2的构造以及图5（c）所示的实施方式3的构造中的任一个构造。例如，如图5（b）所示，可在压电电阻与将氧化膜22覆盖的绝缘膜层31之间形成应力调整膜41，或如图5（c）所示，可在压电电阻与将氧化膜22和隔膜2的上侧覆盖的保护膜40之间设置应力调整膜41。
（实施方式5）
然而，当将外部电场（在外部电源VDD的供电路径的周围产生的电场或外来噪声等）施加在压力转换部10的压电电阻Ri时，有可能压电电阻Ri的电阻值发生变化而产生检测误差。
因此，在本实施方式中，如图6所示，在压电电阻Ri的表面（上表面）形成绝缘薄膜层43，并且在该绝缘薄膜层43的表面（上表面）形成导体薄膜层42。而且，将该导体薄膜层42与供电至信号处理电路B的电源电压VDD的高电位侧或低电位侧（GND）电连接。
而且，导体薄膜层42能够成为屏蔽而抑制由外部电场的影响所引起的压电电阻Ri的电阻值变化，并防止压力传感器的检测误差（输出变动）。再者，本实施方式的构造不仅可适用于图6所示的实施方式1的构造，而且亦可适用于实施方式2～4中的任一个的构造。
（实施方式6）
如图7所示，实际的压电电阻Ri为如下的构成，即，一个以上的压电电阻元件部50通过元件间连接部51而电气串联连接，并且通过一对电路连接部52而与信号处理电路B以及电源（VDD）、接地（GND）电连接。此处，元件间连接部51或电路连接部52作为导电路径而发挥功能，因此，优选地是施加压力时产生的电阻值的变化少。
因此，在本实施方式中，使形成元件间连接部51及电路连接部52的杂质扩散区域的杂质浓度充分地高于压电电阻元件部50的杂质浓度，使元件间连接部51及电路连接部52的电阻值下降。结果，由在元件间连接部51及电路连接部52的电阻值在压电电阻Ri的电阻值中所占的比例降低，因此，可使压力传感器的检测灵敏度提高。再者，本实施方式的构造可适用于实施方式1～5的全部的构造。
以上，对本发明的优选实施方式进行了说明，但本发明并不限于这些特定的实施方式，可进行不脱离权利要求的范畴的各种变更以及变形，这些变更以及变形亦属在本发明的范畴内。
Claims (9)
1.一种压力传感器，在单一的半导体基板上形成将压力转换为电信号的压力转换部、和对由该压力转换部所转换的电信号进行处理的信号处理电路而成，
上述压力转换部包括使上述半导体基板部分地变薄而成的隔膜、和形成在该隔膜的表面的多个压电电阻元件，
上述信号处理电路由形成在p型导电型区域的CMOS集成电路构成，该p型导电型区域设置在上述半导体基板表面的上述隔膜的周围，
上述压电电阻元件通过在设置于上述隔膜的表面的p型导电型区域中形成因n型的杂质扩散而产生的n型的导电型区域、并且使p型的杂质扩散至该n型导电型区域而形成。
2.如权利要求1所述的压力传感器，
在上述压电电阻元件的形成区域以外将在上述信号处理电路的制造工序中形成于表面侧的薄膜层除去而形成上述压力转换部。
3.如权利要求2所述的压力传感器，
将包含上述压电电阻元件的形成区域在内的上述薄膜层除去而形成上述压力转换部。
4.如权利要求1～3中任一项所述的压力传感器，
在上述隔膜的表面形成有保护膜和用以对该保护膜的应力进行调整的应力调整膜。
5.如权利要求1～3中任一项所述的压力传感器，
在上述压电电阻元件的表面形成绝缘薄膜层，在上述绝缘薄膜层的表面形成有导体薄膜层。
6.如权利要求5所述的压力传感器，
上述导体薄膜层与供电至上述信号处理电路的电源电压的高电位侧或低电位侧电连接。
7.如权利要求1～6中任一项所述的压力传感器，
上述压电电阻元件通过杂质扩散区域与其它压电电阻元件以及上述信号处理电路电连接，该杂质扩散区域具有比该压电电阻元件的电阻值更低的电阻值、并形成在上述半导体基板表面。
8.如权利要求1～7中任一项所述的压力传感器，
形成有上述压电电阻元件的上述n型导电型区域与供电至上述信号处理电路的电源电压的高电位侧电连接。
9.如权利要求1～8中任一项所述的压力传感器，
上述压力转换部被由绝缘体薄膜构成的保护膜覆盖。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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