WO2012080811A1 - 半導体圧力センサ - Google Patents
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Definitions
- the present invention relates to a semiconductor pressure sensor that detects a pressure applied to a diaphragm using a Wheatstone bridge circuit constituted by a piezoresistive element formed on the diaphragm.
- piezoresistive elements strain gauge resistance elements
- a piezoresistive element constitutes a Wheatstone bridge circuit, so that bending occurs in the diaphragm part when pressure is applied.
- a semiconductor pressure sensor that detects a change in output voltage of a Wheatstone bridge circuit with respect to an applied bias accompanying a change in resistance value of a piezoresistive element.
- the offset voltage the output voltage value of the Wheatstone bridge circuit when no pressure is applied to the sensor
- a possible cause of this phenomenon is that the movable ions present on the sensor surface move to the surface of the piezoresistive element after the power is turned on, thereby changing the resistance value of the piezoresistive element.
- a conductor film shield thin film
- a predetermined potential for example, the lowest potential given to the Wheatstone bridge circuit is given to the conductor film.
- the shield thin film is connected to the substrate potential via the connection film outside the thick part of the substrate, that is, the diaphragm, and the resistance value of the piezoresistive element is stabilized by controlling and holding the shield thin film at the substrate potential.
- the output voltage drift was suppressed.
- the shield thin film was connected to the substrate potential via the connection film outside the diaphragm, in order to avoid interference with the wiring for electrically connecting each piezoresistive element, The layout area was increased. As a result, the configuration of the sensor is increased in size, leading to problems such as an increase in product cost.
- each shield thin film (shield metal film) corresponding to each piezoresistive element employs a configuration in which the shield potential can be arbitrarily selected from the highest potential, intermediate potential, and lowest potential of the Wheatstone bridge circuit. ing. That is, all the shield thin films were fixed in common to any one of the above potentials.
- the piezoresistive element connected to the highest potential side of the Wheatstone bridge circuit and the piezoresistive element connected to the lowest potential side differ in the potential difference generated at both ends of the resistor, that is, the potential of the resistor itself.
- the potential difference between the piezoresistive element connected to the highest potential side and the shield thin film, and the piezoresistive element connected to the lowest potential side and the shield This is different from the potential difference with the thin film.
- the degree of electrical influence of the piezoresistive element from the shield thin film is different, the resistance value and temperature characteristics of the piezoresistive element vary, and the offset voltage and offset drift can deteriorate.
- the present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor pressure sensor capable of achieving downsizing of the configuration and simplification of the manufacturing process. Another object of the present invention is to provide a semiconductor pressure sensor capable of improving the offset voltage and offset drift of a Wheatstone bridge circuit composed of piezoresistive elements.
- the present invention relates to each of a plurality of n-type semiconductor regions formed in a diaphragm portion that is a pressure-receiving portion by partially thinning a semiconductor substrate, and each n-type semiconductor region.
- a piezoresistive element formed in the n-type semiconductor region, and a conductive shield thin film layer formed on each piezoresistive element via an insulating thin film layer, and the plurality of piezoresistive elements are Wheatstone bridges
- the n-type semiconductor region and the shield thin film layer formed on the piezoresistive element formed in the n-type semiconductor region are electrically connected by a contact portion, It is formed in the diaphragm part.
- the present invention provides a diaphragm portion in which a part of a semiconductor substrate is thinned to become a pressure receiving portion, a plurality of piezoresistive elements formed in the diaphragm portion, and an insulator thin film layer
- a semiconductor pressure sensor in which the plurality of piezoresistive elements form a Wheatstone bridge circuit, a high-level power source of the Wheatstone bridge circuit is provided.
- the shield thin film layer formed on each connected piezoresistive element is electrically connected to each other, and the shield thin film layer formed on each piezoresistive element connected to the lower power supply of the Wheatstone bridge circuit is Are electrically connected to each other.
- the n-type semiconductor region since the n-type semiconductor region formed piezoresistive element shield film layer formed on the are electrically connected in the diaphragm portion, n-type A predetermined potential can be applied to the shield thin film layer through the semiconductor region. This eliminates the need for a wiring for applying a predetermined potential to the shield thin film layer, thereby achieving downsizing of the configuration and simplification of the manufacturing process.
- the shield thin film layers formed on each piezoresistive element connected to the high-level power supply of the Wheatstone bridge circuit are electrically connected to each other, and on each piezoresistive element connected to the low-level power supply. The formed shield thin film layers are electrically connected to each other.
- each piezoresistive element can have substantially the same degree of electrical influence from the shield thin film layer, and can improve the offset voltage and offset drift of the Wheatstone bridge circuit.
- FIGS. 1A and 1B are diagrams showing a configuration of a semiconductor pressure sensor according to Embodiment 1 of the present invention, in which FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line 1B-1B in FIG. 1A. 1A and 1B, the semiconductor pressure sensor 11 according to the first embodiment of the present invention includes a thin diaphragm portion 12 having a rectangular shape, for example, a single crystal as shown in FIGS. 1A and 1B.
- a semiconductor substrate 13 made of a silicon substrate and piezoresistive elements R1 to R4 formed in the surface region of the semiconductor substrate 13 inside each side of the diaphragm portion 12 are provided.
- One end of each of the piezoresistive element R1 and the piezoresistive element R2 is connected through, for example, a diffusion wiring, and the connection point is connected to an output terminal Vout1 of a Wheatstone bridge circuit described later.
- the other end of the piezoresistive element R1 is connected to a high-level power supply Vdd serving as a bias voltage applied to the Wheatstone bridge circuit.
- the other end of the piezoresistive element R2 is connected to a ground potential (ground potential) GND serving as a low potential power source.
- each of the piezoresistive element R3 and the piezoresistive element R4 is connected through, for example, a diffusion wiring, and the connection point is connected to an output terminal Vout2 of a Wheatstone bridge circuit described later.
- the other end of the piezoresistive element R3 is connected to the high level power supply Vdd.
- the other end of the piezoresistive element R4 is connected to the ground potential GND.
- 2A is an enlarged plan view of a portion where the piezoresistive elements R1 to R4 are formed (portion indicated by reference numeral a in FIG. 1A), and FIG. 2B is a cross-sectional view taken along line 2B-2B in FIG. 2A. .
- a plurality of n-type semiconductor regions 21 into which n-type impurities are selectively introduced are independently provided on the semiconductor substrate 13 of the diaphragm portion 12 corresponding to the piezoresistive elements R1 to R4.
- Piezoresistive elements R1 to R4 are formed in the surface layer portion of each n-type semiconductor region 21 by, for example, selectively diffusing impurities at a low concentration.
- a conductive shield thin film layer 23 is independently formed through an insulating thin film layer 22 such as an oxide film.
- Each shield thin film layer 23 insulated from the piezoresistive elements R1 to R4 by the insulator thin film layer 22 is electrically connected to the n-type semiconductor region 21 located below the shield thin film layer 23 at the contact portion 24.
- a contact portion 24 that electrically connects the shield thin film layer 23 and the n-type semiconductor region 21 is formed in the region of the rectangular diaphragm portion 12.
- the conductive shield thin film layer 23 is made of, for example, polycrystalline silicon having a linear expansion coefficient close to that of the diaphragm portion 12.
- the shield thin film layer 23 corresponding to each of the piezoresistive elements R1 to R4 provides a predetermined potential independently set individually, for example, an intermediate potential output to the high-level power supply Vdd and the output terminals Vout1 and Vout2, Functions as an electrical shield.
- the potential applied to the shield thin film layer 23 is applied via the n-type semiconductor region 21. Therefore, a configuration such as a dedicated wiring for directly supplying a predetermined potential to the shield thin film layer 23 is not provided.
- the piezoresistive elements R1 to R4 form a Wheatstone bridge circuit as shown in FIG.
- One end of the piezoresistive element R1 is connected to the high-level power supply Vdd, and the other end is connected to the first output terminal Vout1 of the Wheatstone bridge circuit.
- One end of the piezoresistive element R2 is connected to the ground potential GND, and the other end is connected to the first output terminal Vout1 of the Wheatstone bridge circuit.
- One end of the piezoresistive element R3 is connected to the high-level power supply Vdd, and the other end is connected to the second output terminal Vout2 of the Wheatstone bridge circuit.
- One end of the piezoresistive element R4 is connected to the ground potential GND, and the other end is connected to the second output terminal Vout2 of the Wheatstone bridge circuit.
- the semiconductor pressure sensor 11 having such a configuration, when pressure is applied to one surface of the diaphragm portion 12, a differential pressure is generated between the upper surface and the lower surface of the diaphragm portion 12, thereby causing the diaphragm portion 12 to bend, Due to this bending, the crystals forming the piezoresistive elements R1 to R4 are distorted and the resistance value changes. Then, changes in the resistance values of the piezoresistive elements R1 to R4 are detected from the first output terminal Vout1 and the second output terminal Vout2 as voltage changes with respect to the high-level power supply Vdd using a Wheatstone bridge circuit.
- the pressure applied to the semiconductor pressure sensor 11 is converted into an electric signal and taken out, and the pressure is detected based on the taken out electric signal.
- the conductive shield thin film layer 23 can be fixed to a predetermined potential by the potential applied through the n-type semiconductor region 21. Therefore, each of the piezoresistive elements R1 to R4 is It can be electrically shielded to reduce offset drift.
- the n-type semiconductor region 21 and the shield thin film layer 23 are electrically connected via the contact portion 24, a predetermined potential can be applied to the shield thin film layer 23 via the n-type semiconductor region 21.
- FIG. 4 is a diagram showing the configuration of the semiconductor pressure sensor according to the second embodiment of the present invention, and corresponds to FIG. 3 of the first embodiment.
- the structures and arrangements of the piezoresistive elements R1 to R4 are the same as those of the first embodiment shown in FIGS. 1A and 1B, 2A, and 2B, and a description thereof will be omitted.
- each n-type semiconductor region 21 in which each of the piezoresistive elements R1 to R4 is formed is a wiring composed of a diffusion layer or a metal. 41 is connected in common and connected to the high-level power supply Vdd of the Wheatstone bridge circuit.
- FIG. 5 is a diagram showing a configuration of a semiconductor pressure sensor according to the third embodiment of the present invention, and corresponds to FIG. 3 of the first embodiment.
- the structures and arrangements of the piezoresistive elements R1 to R4 are the same as those of the first embodiment shown in FIGS. 1A and 1B, 2A, and 2B, and a description thereof will be omitted.
- the feature of the third embodiment is that, in contrast to the first embodiment, each n-type semiconductor region 21 in which the piezoresistive elements R1 and R3 having one end connected to the high-level power supply Vdd is formed is a diffusion layer. Alternatively, they are connected to each other by a wiring 51 made of metal or the like.
- the n-type semiconductor region 21 in which the piezoresistive elements R2 and R4, one end of which is connected to the ground potential GND is connected to each other by a wiring 52 made of a diffusion layer or metal.
- each n-type semiconductor region 21 in which the piezoresistive elements R1 and R3 are formed and each n-type semiconductor region in which the piezoresistive elements R2 and R4 are formed It is possible to apply a different potential to 21.
- the shield thin film layer 23 that shields the piezoresistive elements R1 and R3 and the shield thin film layer 23 that shields the piezoresistive elements R2 and R4 can be kept at different potentials.
- FIG. 6 is a diagram showing a configuration of a semiconductor pressure sensor according to the fourth embodiment of the present invention, and corresponds to FIG. 3 of the first embodiment.
- the structures and arrangements of the piezoresistive elements R1 to R4 are the same as those of the first embodiment shown in FIGS. 1A and 1B, 2A, and 2B, and a description thereof will be omitted.
- each n-type semiconductor region 21 in which the piezoresistive elements R1 and R3 having one end connected to the high-level power supply Vdd is formed is a diffusion layer.
- they are connected to each other by a wiring 61 made of metal or the like and commonly connected to a high-level power supply Vdd of the Wheatstone bridge circuit.
- the n-type semiconductor region 21 in which the piezoresistive element R2 whose one end is connected to the ground potential GND is formed is connected to the output terminal Vout1 of the Wheatstone bridge circuit by the wiring 62 made of a diffusion layer or metal, This is because the n-type semiconductor region 21 in which the piezoresistive element R4 whose one end is connected to the ground potential GND is formed is connected to the output terminal Vout2 of the Wheatstone bridge circuit by the wiring 63 made of a diffusion layer or metal.
- the shield thin film layer 23 that shields the piezoresistive elements R1 and R3 and the shield thin film layer 23 that shields the piezoresistive elements R2 and R4 can be kept at different potentials. That is, the potential of the shield thin film layer 23 that shields the piezoresistive elements R1 and R3 is fixed to the high potential power supply Vdd, and the potential of the shield thin film layer 23 that shields the piezoresistive elements R2 and R4 is set to the high potential power supply Vdd and the ground potential GND. It can be fixed at an intermediate potential.
- FIG. 7A and 7B are views showing a configuration of a semiconductor pressure sensor according to Embodiment 5 of the present invention, FIG. 7A is a plan view, and FIG. 7B is a cross-sectional view taken along line 7B-7B in FIG. 7A.
- the semiconductor pressure sensor 11 includes a thin diaphragm portion 12 having a rectangular shape, for example, a single crystal, as shown in FIGS. 7A and 7B.
- a semiconductor substrate 13 made of a silicon substrate and piezoresistive elements R1 to R4 formed in the surface region of the semiconductor substrate 13 inside each side of the diaphragm portion 12 are provided.
- One end of each of the piezoresistive element R1 and the piezoresistive element R2 is connected through, for example, a diffusion wiring, and the connection point is connected to an output terminal Vout1 of a Wheatstone bridge circuit described later.
- the other end of the piezoresistive element R1 is connected to a high level power supply Vdd that supplies a bias voltage to be applied to the Wheatstone bridge circuit.
- the other end of the piezoresistive element R2 is connected to a ground potential (ground potential) GND serving as a low potential power source.
- One end of each of the piezoresistive element R3 and the piezoresistive element R4 is connected through, for example, a diffusion wiring, and the connection point is connected to an output terminal Vout2 of a Wheatstone bridge circuit described later.
- the other end of the piezoresistive element R3 is connected to the high level power supply Vdd.
- the other end of the piezoresistive element R4 is connected to the ground potential GND.
- FIG. 8A is an enlarged plan view of a portion where the piezoresistive elements R1 to R4 are formed (portion indicated by reference numeral b in FIG. 7A), and FIG. 8B is a cross-sectional view taken along line 8B-8B in FIG. 8A. . 8A and 8B, in the semiconductor substrate 13 of the diaphragm portion 12, piezoresistive elements R1 to R4 are formed in the surface layer portion by selectively diffusing impurities, for example, at a low concentration.
- a conductive shield thin film layer 25 is independently formed through an insulating thin film layer 22 such as an oxide film.
- the shield thin film layer 25 is insulated from the piezoresistive elements R1 to R4 by the insulator thin film layer 22.
- the shield thin film layer 25 is made of, for example, polycrystalline silicon having a linear expansion coefficient close to that of the diaphragm portion 12.
- Each shield thin film layer 25 corresponding to each piezoresistive element R1 to R4 provides a predetermined potential, for example, a high potential power supply Vdd or an intermediate potential between the high potential power supply Vdd and the ground potential GND as an electric shield. Function.
- the piezoresistive elements R1 to R4 form a Wheatstone bridge circuit as shown in FIG.
- One end of the piezoresistive element R1 is connected to the high level power supply Vdd, and the other end is connected to the output terminal Vout1 of the Wheatstone bridge circuit.
- One end of the piezoresistive element R2 is connected to the ground potential GND, and the other end is connected to the output terminal Vout1 of the Wheatstone bridge circuit.
- One end of the piezoresistive element R3 is connected to the high-level power supply Vdd, and the other end is connected to the output terminal Vout2 of the Wheatstone bridge circuit.
- the piezoresistive element R4 has one end connected to the ground potential GND and the other end connected to the output terminal Vout2 of the Wheatstone bridge circuit.
- the shield thin film layer 25 formed on the piezoresistive element R1 and the shield thin film layer 25 formed on the piezoresistive element R3 are electrically connected by a wiring 31 made of a diffusion layer or metal. Both can be fixed at the same potential set in advance.
- the shield thin film layer 25 formed on the piezoresistive element R2 and the shield thin film layer 25 formed on the piezoresistive element R4 are electrically connected by a wiring 32 made of a diffusion layer or metal, etc. Can be fixed at the same potential set in advance.
- the potential applied to the shield thin film layer 25 formed on the piezoresistive elements R1 and R3 connected to the high-potential power supply Vdd side and the piezoresistive elements R2 and R4 connected to the ground potential GND side are formed.
- the potential applied to the shield thin film layer 25 can be set to a different potential. It should be noted that the potential applied to the shield thin film layer 25 can be determined by an experiment using an actual machine so that the degree of electrical influence received by the piezoresistive elements R1 to R4 is approximately the same.
- the semiconductor pressure sensor 11 having such a configuration, when pressure is applied to one surface of the diaphragm portion 12, a differential pressure is generated between the upper surface and the lower surface of the diaphragm portion 12, thereby causing the diaphragm portion 12 to bend, Due to this bending, the crystals forming the piezoresistive elements R1 to R4 are distorted and the resistance value changes. Then, changes in the resistance values of the piezoresistive elements R1 to R4 are detected from the output terminals Vout1 and Vout2 as voltage changes with respect to the high-level power supply Vdd using a Wheatstone bridge circuit. Thereby, the pressure applied to the semiconductor pressure sensor 11 is converted into an electric signal and taken out, and the pressure is detected based on the taken out electric signal.
- the potential applied to the shield thin film layer 25 formed on R2 and R4 can be set to a different potential.
- each potential can be set appropriately, and each of the piezoresistive elements R1 to R4 can have substantially the same degree of electrical influence received from the corresponding shield thin film layer 25. .
- the offset voltage and offset drift of the Wheatstone bridge circuit can be improved.
- FIG. 10 is a diagram showing a configuration of a semiconductor pressure sensor according to the sixth embodiment of the present invention, and corresponds to FIG. 9 of the previous fifth embodiment.
- the structures and arrangements of the piezoresistive elements R1 to R4 are the same as those of the fifth embodiment shown in FIGS. 7A and 7B, FIG. 8A, and FIG.
- each shield thin film layer 25 formed on the piezoresistive elements R1 and R3 connected to the high-level power supply Vdd side is used as the high-level power supply Vdd.
- the shield thin film layer 25 formed on the piezoresistive elements R2 and R4 connected in common and connected to the ground potential GND side is commonly connected to the output terminal Vout1.
- a high power supply potential is applied to each shield thin film layer 25 formed on the piezoresistive elements R1 and R3 connected to the high power supply Vdd side so that they are the same. The potential can be fixed.
- FIG. 11 is a diagram showing a configuration of a semiconductor pressure sensor according to the seventh embodiment of the present invention, and corresponds to FIG. 9 of the previous fifth embodiment.
- the structures and arrangements of the piezoresistive elements R1 to R4 are the same as those of the fifth embodiment shown in FIGS. 7A and 7B, FIG. 8A, and FIG.
- the feature of this seventh embodiment is that, in contrast to the previous sixth embodiment, instead of the intermediate potential obtained at the output terminal Vout1, the intermediate potential obtained by the resistors r1 and r2 is connected to the ground potential GND side. In other words, it is applied to each shield thin film layer 25 formed on the piezoresistive elements R2 and R4.
- Each shield thin film layer 25 formed on the piezoresistive elements R1 and R3 connected to the high-level power supply Vdd side is connected to the high-level power supply Vdd and given a high-level power supply potential as in the sixth embodiment. ing.
- the resistors r1 and r2 are connected in series between the high-level power supply Vdd and the ground potential GND, and the series connection point S1 is a shield formed on the piezoresistive elements R2 and R4 connected to the ground potential GND side. Connected to the thin film layer 25.
- the resistance values of the resistors r1 and r2 are individually set independently, and the potential obtained at the series connection point S1 is set to an arbitrary intermediate potential between the high-level power supply Vdd and the ground potential GND. This intermediate potential can be determined by an experiment using an actual machine so that the degree of electrical influence received by the piezoresistive elements R1 to R4 is approximately the same.
- a high power supply potential is applied to each shield thin film layer 25 formed on the piezoresistive elements R1 and R3 connected to the high power supply Vdd side to make them both the same.
- the potential can be fixed.
- an intermediate potential between the high-level power supply Vdd and the ground potential GND is applied to each shield thin film layer 25 formed on the piezoresistive elements R2 and R4 connected to the ground potential GND side, so that both are made the same potential.
- each of the piezoresistive elements R1 to R4 can have substantially the same degree of electrical influence received from the corresponding shield thin film layer 25.
- the offset voltage and offset drift of the Wheatstone bridge circuit can be improved.
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Abstract
Description
このような半導体圧力センサでは、ホイートストンブリッジ回路に電源を投入した際にオフセット電圧(センサに圧力が印加されていない時のホイートストンブリッジ回路の出力電圧値)が変動する現象が起きる。
この現象が起きる原因として、センサ表面上に存在する可動イオンが電源投入後にピエゾ抵抗素子表面に移動することによりピエゾ抵抗素子の抵抗値が変化することが考えられる。このような背景から、絶縁膜を介してピエゾ抵抗素子表面上に導電体膜(シールド薄膜)を形成し、この導電体膜に所定の電位、例えばホイートストンブリッジ回路に与えられる最低電位を与えることにより、いわゆる電気シールドを設けてこの可動イオンによるピエゾ抵抗素子の抵抗値の変化を抑制する方法が提案されている(特許文献1、2参照)。
このように、シールド薄膜は、ダイヤフラムの外側で接続膜を介して基板電位に接続されていたので、各ピエゾ抵抗素子を電気的に接続するための配線との干渉を避けるために、接続膜の配置面積が増大していた。これにより、センサの構成が大型化し、製品コストが上昇するといった不具合を招いていた。また、シールド薄膜を基板電位に接続するための接続膜が必要となり、接続膜を形成するための製造工程が必要となり、製造工程の増加や製造コストの上昇を招いていた。
上記特許文献2では、各ピエゾ抵抗素子に対応した各シールド薄膜(シールド金属膜)は、そのシールド電位がホイートストンブリッジ回路の最高電位、中間電位、最低電位のうちの任意に選択できる構成を採用している。すなわち、すべてのシールド薄膜が上記いずれか1つの電位に共通に固定されていた。
一方、ホイートストンブリッジ回路の最高電位側に接続されたピエゾ抵抗素子と、最低電位側に接続されたピエゾ抵抗素子とは、抵抗の両端に生じる電位差、すなわち抵抗自体の電位が異なる。このため、すべてのシールド薄膜が同一の電位に固定されていると、最高電位側に接続されたピエゾ抵抗素子とシールド薄膜との間の電位差と、最低電位側に接続されたピエゾ抵抗素子とシールド薄膜との間の電位差とでは、相違することになる。これにより、ピエゾ抵抗素子がシールド薄膜から受ける電気的な影響の度合いが異なり、ピエゾ抵抗素子の抵抗値や温度特性にばらつきが生じ、オフセット電圧やオフセットドリフトが悪化し得る。
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、構成の小型化、製造工程の簡略化を達成し得る半導体圧力センサを提供することにある。
本発明の他の目的は、ピエゾ抵抗素子で構成されるホイートストンブリッジ回路のオフセット電圧ならびにオフセットドリフトを改善できる半導体圧力センサを提供することにある。
上記他の目的を達成するために、本発明は、半導体基板の一部が薄肉化されて受圧部となるダイヤフラム部と、前記ダイヤフラム部に形成された複数のピエゾ抵抗素子と、絶縁体薄膜層を介して前記各ピエゾ抵抗素子上に形成された導電性のシールド薄膜層とを有し、前記複数のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、前記ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続され、前記ホイートストンブリッジ回路の低位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続されていることを特徴とする。
発明の効果
本発明によれば、n型半導体領域と、このn型半導体領域に形成されたピエゾ抵抗素子上に形成されたシールド薄膜層とがダイヤフラム部において電気的に接続されるので、n型半導体領域を介してシールド薄膜層に所定の電位を与えることが可能となる。これにより、シールド薄膜層に所定の電位を与える配線が不要となり、構成の小型化、製造工程の簡略化を達成することことができる。
また、本発明によれば、ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層は互いに電気的に接続され、低位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層は互いに電気的に接続される。これにより、高位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層と、低位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層とは異なる電位に固定することが可能となる。この結果、各ピエゾ抵抗素子は、シールド薄膜層から受ける電気的な影響の度合いを概ね同程度にすることが可能となり、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
(実施形態1)
図1Aおよび図1Bは本発明の実施形態1に係る半導体圧力センサの構成を示す図であって、図1Aは平面図、図1Bは図1Aの1B−1B線に沿った断面図である。図1Aおよび図1Bにおいて、本発明の実施形態1となる半導体圧力センサ11は、図1Aおよび図1Bに示すように、矩形形状の薄肉化されたダイヤフラム部12が形成された、例えば単結晶のシリコン基板からなる半導体基板13と、ダイヤフラム部12の各辺内側の半導体基板13の表面領域に形成されたピエゾ抵抗素子R1~R4とを備えている。
ピエゾ抵抗素子R1とピエゾ抵抗素子R2のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Vout1に接続されている。ピエゾ抵抗素子R1の他端は、ホイートストンブリッジ回路に印加するバイアス電圧となる高位電源Vddに接続されている。ピエゾ抵抗素子R2の他端は、低位電源となる接地電位(グランド電位)GNDに接続されている。
ピエゾ抵抗素子R3とピエゾ抵抗素子R4のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Vout2に接続されている。ピエゾ抵抗素子R3の他端は、高位電源Vddに接続されている。ピエゾ抵抗素子R4の他端は、接地電位GNDに接続されている。
図2Aは各ピエゾ抵抗素子R1~R4が形成された部分(図1Aの符号aで示す部分)を拡大した平面図であり、図2Bは図2Aの2B−2B線に沿った断面図である。図2Aおよび図2Bにおいて、ダイヤフラム部12の半導体基板13には、n型の不純物が選択的に導入されたn型半導体領域21が、各ピエゾ抵抗素子R1~R4に対応して複数それぞれ独立して個別に形成されている。それぞれのn型半導体領域21の表層部には、例えば不純物を低濃度に選択的に拡散させてピエゾ抵抗素子R1~R4が形成されている。各ピエゾ抵抗素子R1~R4の上部には、例えば酸化膜などの絶縁体薄膜層22を介してそれぞれ独立して個別に導電性のシールド薄膜層23が形成されている。絶縁体薄膜層22によってピエゾ抵抗素子R1~R4と絶縁された各シールド薄膜層23は、コンタクト部24でシールド薄膜層23の下部に位置するn型半導体領域21と電気的に接続されている。シールド薄膜層23とn型半導体領域21とを電気的に接続するコンタクト部24は、矩形状のダイヤフラム部12の領域内に形成されている。
この導電性のシールド薄膜層23は、ダイヤフラム部12と線膨張係数が近い例えば多結晶シリコンで構成される。各ピエゾ抵抗素子R1~R4に対応したシールド薄膜層23は、それぞれ独立して個別に予め設定した所定の電位、例えば高位電源Vddや出力端子Vout1,Vout2に出力される中間電位を与えることで、電気シールドとして機能する。シールド薄膜層23に与えられ電位は、n型半導体領域21を介して与えられる。したがって、シールド薄膜層23に直接所定の電位を供給する専用の配線などの構成は、設けられていない。
このような構成を有する半導体圧力センサ11では、ピエゾ抵抗素子R1~R4は図3に示すようなホイートストンブリッジ回路を構成している。ピエゾ抵抗素子R1は、その一端が高位電源Vddに接続され、他端がホイートストンブリッジ回路の第1の出力端子Vout1に接続されている。ピエゾ抵抗素子R2は、その一端が接地電位GNDに接続され、他端がホイートストンブリッジ回路の第1の出力端子Vout1に接続されている。ピエゾ抵抗素子R3は、その一端が高位電源Vddに接続され、他端がホイートストンブリッジ回路の第2の出力端子Vout2に接続されている。ピエゾ抵抗素子R4は、その一端が接地電位GNDに接続され、他端がホイートストンブリッジ回路の第2の出力端子Vout2に接続されている。
このような構成を有する半導体圧力センサ11では、ダイヤフラム部12の一方の表面に圧力が加わると、ダイヤフラム部12の上面と下面との間に差圧が生じることによってダイヤフラム部12に撓みが生じ、この撓みによってピエゾ抵抗素子R1~R4を形成する結晶が歪んで抵抗値が変化する。そして、ピエゾ抵抗素子R1~R4の抵抗値の変化をホイートストンブリッジ回路を利用して高位電源Vddに対する電圧変化として第1の出力端子Vout1,第2の出力端子Vout2から検出する。これにより、半導体圧力センサ11に印加された圧力を電気信号に変換して取り出し、取り出した電気信号に基づいて圧力を検出する。
このように、上記実施形態1では、導電性のシールド薄膜層23は、n型半導体領域21を介して与えられる電位により所定の電位に固定することができるので、各ピエゾ抵抗素子R1~R4は電気的にシールドされて、オフセットドリフトを軽減することができる。
また、コンタクト部24を介してn型半導体領域21とシールド薄膜層23とを電気的に接続したので、n型半導体領域21を介してシールド薄膜層23に所定の電位を与えることができる。これにより、シールド薄膜層23に電位を供給するための配線などが不要となり、チップサイズ(構成)を小型化することができることに加えて、製造工程を簡略化することができる。
さらに、ダイヤフラム部12において、コンタクト部24が形成されているので、すなわちダイヤフラム部12の内側でn型半導体領域21とシールド薄膜層23とが接続されている。これにより、各ピエゾ抵抗素子R1~R4において、ヒステリシスが軽減され、温度特性が良好となり、熱応力の影響を受けにくくなるといった、効果を得ることができる。
シールド薄膜層23を多結晶シリコンで構成することで、アルミや銅などの金属薄膜を用いた場合に比べて、熱履歴によるヒステリシスが生じにくくなる。また、CMOSを製造するプロセスによって半導体圧力センサ11が製造される場合には、MOSFETのゲート電極に用いられる多結晶シリコンの形成工程と共通の工程でシールド薄膜層23を形成することが可能となる。これにより、製造工程の簡略化ならびに製造コストの低減を図ることができる。
(実施形態2)
図4は本発明の実施形態2に係る半導体圧力センサの構成を示す図であり、先の実施形態1の図3に対応した図である。なお、各ピエゾ抵抗素子R1~R4の構造や配置は先の実施形態1の図1Aおよび図1B、図2Aおよび図2Bと同様であるので、その説明は省略する。
この実施形態2の特徴とするところは、先の実施形態1と対比して、各ピエゾ抵抗素子R1~R4が形成されている各n型半導体領域21を拡散層もしくは金属などで構成された配線41で共通接続し、かつホイートストンブリッジ回路の高位電源Vddに接続したことにある。
このような特徴を備えたことで、この実施形態2では、n型半導体領域21を介してシールド薄膜層23に高位電源電位を与えることが可能となる。これにより、シールド薄膜層23は、その電位を一定の高位電源Vddに同時に固定することができるので、各ピエゾ抵抗素子R1~R4に対する電気的なシールド効果は均一となり、オフセットドリフトの軽減効果を高めることができる。
(実施形態3)
図5は本発明の実施形態3に係る半導体圧力センサの構成を示す図であり、先の実施形態1の図3に対応した図である。なお、各ピエゾ抵抗素子R1~R4の構造や配置は先の実施形態1の図1Aおよび図1B、図2Aおよび図2Bと同様であるので、その説明は省略する。
この実施形態3の特徴とするところは、先の実施形態1と対比して、一端が高位電源Vddに接続されたピエゾ抵抗素子R1,R3が形成されている各n型半導体領域21を拡散層もしくは金属などで構成された配線51で互いに接続する。さらに、一端が接地電位GNDに接続されたピエゾ抵抗素子R2,R4が形成されているn型半導体領域21を拡散層もしくは金属などで構成された配線52で互いに接続したことにある。
このような特徴を備えたことで、この実施形態3では、ピエゾ抵抗素子R1,R3が形成されている各n型半導体領域21とピエゾ抵抗素子R2,R4が形成されている各n型半導体領域21とに異なる電位を与えることが可能となる。これにより、ピエゾ抵抗素子R1,R3をシールドするシールド薄膜層23とピエゾ抵抗素子R2,R4をシールドするシールド薄膜層23を異なる電位に保つことが可能となる。この結果、各ピエゾ抵抗素子R1~R4とシールド薄膜層23との間の電位差を小さくして各ピエゾ抵抗素子R1~R4がシールド薄膜層23から受ける電気的な影響の度合いを等しくすることができ、オフセット電圧を低減できる上にオフセットドリフトを改善することができる。
(実施形態4)
図6は本発明の実施形態4に係る半導体圧力センサの構成を示す図であり、先の実施形態1の図3に対応した図である。なお、各ピエゾ抵抗素子R1~R4の構造や配置は先の実施形態1の図1Aおよび図1B、図2Aおよび図2Bと同様であるので、その説明は省略する。
この実施形態4の特徴とするところは、先の実施形態1と対比して、一端が高位電源Vddに接続されたピエゾ抵抗素子R1,R3が形成されている各n型半導体領域21が拡散層もしくは金属などで構成された配線61で互いに接続し、かつホイートストンブリッジ回路の高位電源Vddに共通接続したことにある。さらに、一端が接地電位GNDに接続されたピエゾ抵抗素子R2が形成されているn型半導体領域21を拡散層もしくは金属などで構成された配線62で、ホイートストンブリッジ回路の出力端子Vout1に接続し、一端が接地電位GNDに接続されたピエゾ抵抗素子R4が形成されているn型半導体領域21を拡散層もしくは金属などで構成された配線63で、ホイートストンブリッジ回路の出力端子Vout2に接続したことにある。
このような特徴を備えたことで、この実施形態4では、ピエゾ抵抗素子R1,R3が形成されている各n型半導体領域21とピエゾ抵抗素子R2,R4が形成されている各n型半導体領域21とに異なる電位を与えることが可能となる。これにより、ピエゾ抵抗素子R1,R3をシールドするシールド薄膜層23とピエゾ抵抗素子R2,R4をシールドするシールド薄膜層23を異なる電位に保つことが可能となる。すなわち、ピエゾ抵抗素子R1,R3をシールドするシールド薄膜層23の電位を高位電源Vddに固定し、ピエゾ抵抗素子R2,R4をシールドするシールド薄膜層23の電位を高位電源Vddと接地電位GNDとの間の中間電位に固定することができる。この結果、ピエゾ抵抗素子R1~R4とシールド薄膜層23との間の電位差を小さくして各ピエゾ抵抗素子R1~R4がシールド薄膜層23から受ける電気的な影響の度合いを等しくすることができ、オフセット電圧を低減できる上にオフセットドリフトを改善することができる。
(実施形態5)
図7Aおよび図7Bは本発明の実施形態5に係る半導体圧力センサの構成を示す図であり、図7Aは平面図、図7Bは図7Aの7B−7B線に沿った断面図である。図7Aおよび図7Bにおいて、本発明の実施形態5となる半導体圧力センサ11は、図7Aおよび図7Bに示すように、矩形形状の薄肉化されたダイヤフラム部12が形成された、例えば単結晶のシリコン基板からなる半導体基板13と、ダイヤフラム部12の各辺内側の半導体基板13の表面領域に形成されたピエゾ抵抗素子R1~R4とを備える。
ピエゾ抵抗素子R1とピエゾ抵抗素子R2のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Vout1に接続されている。ピエゾ抵抗素子R1の他端は、ホイートストンブリッジ回路に印加するバイアス電圧を供給する高位電源Vddに接続されている。ピエゾ抵抗素子R2の他端は、低位電源となる接地電位(グランド電位)GNDに接続されている。
ピエゾ抵抗素子R3とピエゾ抵抗素子R4のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Vout2に接続されている。ピエゾ抵抗素子R3の他端は、高位電源Vddに接続されている。ピエゾ抵抗素子R4の他端は、接地電位GNDに接続されている。
図8Aは各ピエゾ抵抗素子R1~R4が形成された部分(図7Aの符号bで示す部分)を拡大した平面図であり、図8Bは図8Aの8B−8B線に沿った断面図である。図8Aおよび図8Bにおいて、ダイヤフラム部12の半導体基板13には、その表層部に例えば不純物を低濃度に選択的に拡散させて各ピエゾ抵抗素子R1~R4が形成されている。各ピエゾ抵抗素子R1~R4の上部には、例えば酸化膜などの絶縁体薄膜層22を介してそれぞれ独立して個別に導電性のシールド薄膜層25が形成されている。このシールド薄膜層25は、絶縁体薄膜層22によって各ピエゾ抵抗素子R1~R4と絶縁されている。シールド薄膜層25は、ダイヤフラム部12と線膨張係数が近い例えば多結晶シリコンなどで構成される。
各ピエゾ抵抗素子R1~R4に対応した各シールド薄膜層25は、予め設定した所定の電位、例えば高位電源Vddや高位電源Vddと接地電位GNDとの間の中間電位を与えることで、電気シールドとして機能する。
このような構成を有する半導体圧力センサ11では、ピエゾ抵抗素子R1~R4は図9に示すようなホイートストンブリッジ回路を構成している。ピエゾ抵抗素子R1は、その一端が高位電源Vddに接続され、他端がホイートストンブリッジ回路の出力端子Vout1に接続されている。ピエゾ抵抗素子R2は、その一端が接地電位GNDに接続され、他端がホイートストンブリッジ回路の出力端子Vout1に接続されている。ピエゾ抵抗素子R3は、その一端が高位電源Vddに接続され、他端がホイートストンブリッジ回路の出力端子Vout2に接続されている。ピエゾ抵抗素子R4は、その一端が接地電位GNDに接続され、他端がホイートストンブリッジ回路の出力端子Vout2に接続されている。
また、ピエゾ抵抗素子R1上に形成されたシールド薄膜層25と、ピエゾ抵抗素子R3上に形成されたシールド薄膜層25とは、拡散層もしくは金属などで構成された配線31により電気的に接続され、両者を予め設定した同一の電位に固定することが可能に構成されている。ピエゾ抵抗素子R2上に形成されたシールド薄膜層25と、ピエゾ抵抗素子R4上に形成されたシールド薄膜層25とは、拡散層もしくは金属などで構成された配線32により電気的に接続され、両者を予め設定した同一の電位に固定することが可能に構成されている。したがって、高位電源Vdd側に接続されたピエゾ抵抗素子R1,R3上に形成されたシールド薄膜層25に与えられる電位と、接地電位GND側に接続されたピエゾ抵抗素子R2,R4上に形成されたシールド薄膜層25に与えられる電位とが、異なる電位に設定できるように構成されている。なお、シールド薄膜層25に与える電位は、ピエゾ抵抗素子R1~R4が受ける電気的な影響の度合いが概ね同程度になるように実機による実験などによって定めることができる。
このような構成を有する半導体圧力センサ11では、ダイヤフラム部12の一方の表面に圧力が加わると、ダイヤフラム部12の上面と下面との間に差圧が生じることによってダイヤフラム部12に撓みが生じ、この撓みによってピエゾ抵抗素子R1~R4を形成する結晶が歪んで抵抗値が変化する。そして、ピエゾ抵抗素子R1~R4の抵抗値の変化をホイートストンブリッジ回路を利用して高位電源Vddに対する電圧変化として出力端子Vout1,Vout2から検出する。これにより、半導体圧力センサ11に印加された圧力を電気信号に変換して取り出し、取り出した電気信号に基づいて圧力を検出する。
このように、上記実施形態5では、高位電源Vdd側に接続されたピエゾ抵抗素子R1,R3上に形成されたシールド薄膜層25に与えられる電位と、接地電位GND側に接続されたピエゾ抵抗素子R2,R4上に形成されたシールド薄膜層25に与えられる電位とを、異なる電位に設定することが可能である。これにより、それぞれの電位を適切に設定することが可能となり、各ピエゾ抵抗素子R1~R4は、対応したシールド薄膜層25から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
また、CMOSを製造するプロセスによって半導体圧力センサ11が製造される場合には、MOSFETのゲート電極に用いられる多結晶シリコンの形成工程と共通の工程でシールド薄膜層25を形成することが可能となる。これにより、製造工程の簡略化ならびに製造コストの低減を図ることができる。
(実施形態6)
図10は本発明の実施形態6に係る半導体圧力センサの構成を示す図であり、先の実施形態5の図9に対応した図である。なお、各ピエゾ抵抗素子R1~R4の構造や配置は先の実施形態5の図7Aおよび図7B、図8Aおよび図8Bと同様であるので、その説明は省略する。
この実施形態6の特徴とするところは、先の実施形態5と対比して、高位電源Vdd側に接続されたピエゾ抵抗素子R1,R3上に形成された各シールド薄膜層25を高位電源Vddに共通接続し、接地電位GND側に接続されたピエゾ抵抗素子R2,R4上に形成された各シールド薄膜層25を出力端子Vout1に共通接続したことにある。
このような特徴を備えたことで、この実施形態6では、高位電源Vdd側に接続されたピエゾ抵抗素子R1,R3上に形成された各シールド薄膜層25に高位電源電位を与えて両者を同一電位に固定することができる。かつ、接地電位GND側に接続されたピエゾ抵抗素子R2,R4上に形成された各シールド薄膜層25に出力端子Vout1に出力される電位、すなわち高位電源Vddと接地電位GNDとの間の中間電位を与えて、両者を同一電位に固定することができる。これにより、各ピエゾ抵抗素子R1~R4は、対応したシールド薄膜層25から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
(実施形態7)
図11は本発明の実施形態7に係る半導体圧力センサの構成を示す図であり、先の実施形態5の図9に対応した図である。なお、各ピエゾ抵抗素子R1~R4の構造や配置は先の実施形態5の図7Aおよび図7B、図8Aおよび図8Bと同様であるので、その説明は省略する。
この実施形態7の特徴とするところは、先の実施形態6と対比して、出力端子Vout1で得られる中間電位に代えて、抵抗r1,r2によって得られる中間電位を接地電位GND側に接続されたピエゾ抵抗素子R2,R4上に形成された各シールド薄膜層25に与えたことにある。なお、高位電源Vdd側に接続されたピエゾ抵抗素子R1,R3上に形成された各シールド薄膜層25は、先の実施形態6と同様に高位電源Vddに接続されて、高位電源電位が与えられている。
抵抗r1と抵抗r2とは、高位電源Vddと接地電位GNDとの間で直列接続され、その直列接続点S1は、接地電位GND側に接続されたピエゾ抵抗素子R2,R4上に形成されたシールド薄膜層25に接続されている。抵抗r1、r2の抵抗値は、それぞれ個別に独立して設定され、直列接続点S1で得られる電位は、高位電源Vddと接地電位GNDとの間の任意の中間電位に設定される。この中間電位は、ピエゾ抵抗素子R1~R4が受ける電気的な影響の度合いが概ね同程度になるように実機による実験などによって定めることができる。
このような特徴を備えたことで、この実施形態7では、高位電源Vdd側に接続されたピエゾ抵抗素子R1,R3上に形成された各シールド薄膜層25に高位電源電位を与えて両者を同一電位に固定することができる。かつ、接地電位GND側に接続されたピエゾ抵抗素子R2,R4上に形成された各シールド薄膜層25に、高位電源Vddと接地電位GNDとの間の中間電位を与えて、両者を同一電位に固定することができる。これにより、各ピエゾ抵抗素子R1~R4は、対応したシールド薄膜層25から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
以上、本発明の好ましい実施形態が説明されたが、本発明はこれらの特定実施形態に限定されず、後続する請求範囲の範疇で多様な変更及び修正が行われることが可能であり、それも本発明の範疇に属すると言える。
Claims (9)
- 半導体基板の一部が薄肉化されて受圧部となるダイヤフラム部に形成された複数のn型半導体領域と、前記各n型半導体領域のそれぞれに対応して前記n型半導体領域内に形成されたピエゾ抵抗素子と、絶縁体薄膜層を介して前記各ピエゾ抵抗素子上に形成された導電性のシールド薄膜層とを有し、前記複数のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、
前記n型半導体領域と、前記n型半導体領域に形成された前記ピエゾ抵抗素子上に形成された前記シールド薄膜層とは、コンタクト部によって電気的に接続され、前記コンタクト部は、前記ダイヤフラム部に形成されていることを特徴とする半導体圧力センサ。 - 前記シールド薄膜層は、多結晶シリコンで構成されていることを特徴とする請求項1に記載の半導体圧力センサ。
- 前記各n型半導体領域は、前記ホイートストンブリッジ回路の高位電源に接続されていることを特徴とする請求項1または2に記載の半導体圧力センサ。
- 前記ホイートストンブリッジ回路の高位電源に一端が接続された各ピエゾ抵抗素子が形成された各n型半導体領域は、互いに電気的に接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された各ピエゾ抵抗素子が形成された各n型半導体領域は、互いに電気的に接続されていることを特徴とする請求項1または2に記載の半導体圧力センサ。
- 前記ホイートストンブリッジ回路の高位電源に一端が接続された各ピエゾ抵抗素子が形成された各n型半導体領域は、前記ホイートストンブリッジ回路の高位電源に共通接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された第1のピエゾ抵抗素子が形成されたn型半導体領域は、前記第1のピエゾ抵抗素子の他端が接続された前記ホイートストンブリッジ回路の第1の出力端子に接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された第2のピエゾ抵抗素子が形成されたn型半導体領域は、前記第2のピエゾ抵抗素子の他端が接続された前記ホイートストンブリッジ回路の第2の出力端子に接続されていることを特徴とする請求項1または2に記載の半導体圧力センサ。
- 半導体基板の一部が薄肉化されて受圧部となるダイヤフラム部と、前記ダイヤフラム部に形成された複数のピエゾ抵抗素子と、絶縁体薄膜層を介して前記各ピエゾ抵抗素子上に形成された導電性のシールド薄膜層とを有し、前記複数のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、
前記ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続され、前記ホイートストンブリッジ回路の低位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続されていることを特徴とする半導体圧力センサ。 - 前記ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、前記ホイートストンブリッジ回路の高位電源に接続され、前記ホイートストンブリッジ回路の低位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、前記ホイートストンブリッジ回路の高位電源電位と低位電源電位との間の中間電位が与えられていることを特徴とする請求項6に記載の半導体圧力センサ。
- 前記中間電位は、前記ホイートストンブリッジ回路の一方の出力端子で得られた電位からなることを特徴とする請求項7に記載の半導体圧力センサ。
- 前記中間電位は、前記ホイートストンブリッジ回路の高位電源と低位電源との間に直列接続された抵抗の直列接続点で得られた電位からなることを特徴とする請求項7に記載の半導体圧力センサ。
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