JPS62156879A

JPS62156879A - 半導体圧力検知装置の製造方法

Info

Publication number: JPS62156879A
Application number: JP29354385A
Authority: JP
Inventors: Noboru Sato; 昇佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-28
Filing date: 1985-12-28
Publication date: 1987-07-11
Also published as: JPH0578950B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体基板上に形成した圧力検知装置及びその
製造方法に関する。

〔従来の技術〕

半導体を利用した圧力検知装置は従来も提案されている
が、これはシリコン等の半導体装置の歪抵抗効果を利用
したものである。即ち、４００〜６００μｍ程度の厚さ
のシリコン基板上にＰＮ接合で抵抗を形成し、かつこの
抵抗を形成した部分の半導体基板を２０〜５０μｍ程度
の薄膜状になるまでエツチング加工している。そして、
通常ではこの半導体基板を低融点ガラス等を用いて装置
ケースに固定し、エツチングされた部分に基準圧力を得
るための空隙を形成して圧力検知装置を構成している。

この構成により、薄く加工された半導体基板の部分は圧
力によって容易に変形され、この変形歪による抵抗値の
変化を検出して圧力を検知するものである。

〔発明が解決しようとする問題点〕

上述した従来の半導体圧力検知装置は、半導体基板を装
置ケースに固定して基準圧力を得るための空隙を形成し
ているが、シリコン基板と装置ケースとの熱膨張係数が
異なるために、薄膜状の圧力検知部分に温度変化による
熱ひずみが発生し、目的とする圧力を正確に検知するこ
とができなくなり、圧力検知誤差が発生する原因となる
。

また、従来では圧力検知用の薄膜を形成する半導体基板
のエツチングに際して硝酸（ＨＮＯＩ　）＋弗酸（ＨＦ
）の混合液、ヒドラジン（Ｎ２　Ｈ２）。

水（Ｈ２ｏ）の混合液を用いて４〜６時間と長時間に亘
る処理を施しているため、薄膜の厚さを混合液の濃度、
温度、処理時間等によって制御しなければならず、制御
が極めて困難になるとともに薄膜の厚さにばらつきが発
生し、これが圧力検知誤差の原因になるという問題もあ
る。

ｃ問題点を解決するための手段〕本発明の半導体圧力検知装置及びその製造方法は、使用
圧力範囲に応じて圧力検知部の薄膜の厚さを精度良く制
御して形成でき、しかもこの薄膜における熱ひずみの発
生を防止して高精度の圧力検知を行うことを実現するも
のである。

本発明の半導体圧力検知装置は、一導電型の半導体基板
上に形成した逆導電型の導電層からなる第１の電極と、
この第１の電極の上に空隙を介して形成した金属薄膜か
らなる第２の電極とで可変容量構造を構成している。

また、本発明の製造方法は、一導電型の半導体基板に逆
導電型の導電層からなる第１の電極を形成する工程と、
この第１の電極を露出するように選択的に開窓した耐酸
性被膜を形成する工程と、この耐酸性被膜上に弱酸性被
膜を形成する工程と、この弱酸性被膜上に第２の電極と
しての金属薄膜を形成しかつその一部に前記弱酸性被膜
に達する開口を形成する工程と、前記弱酸性被膜を前記
開口を通して蝕刻法により除去して前記第１．第２の電
極間に空隙を形成する工程とを含んでいる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）、　　（ｂ）は本発明の一実施例の半４体
圧力検知装置の平面図、及びそのＢＢ線断面図であり、
先ず装置構造を説明する。

図示のように、半導体基板１上にＮ型ウェル３を形成し
、このＮ型ウェル３内で′フィールド絶縁膜としてのシ
リコン酸化膜５で画成した領域内に１辺がｌ　ｍｍ程度
の正方形のＰ゛型型組電層１５第１の電極として構成し
ている。また、このＰ゛型型組電層１５空隙２１を挟み
かつ耐酸性のシリコン窒化膜６により絶縁された第２の
電極である白金薄膜９を形成し、前記第１の電極１５と
第２の電極９で容量を構成している。

また、ＣＶＤシリコン酸化膜１１．低４度ＰＳｃｌｌａ
ｔ３及びＣＶＤシリコン窒化膜１４を堆積し、白金薄膜
９に形成された開口部２０を封止して前記空隙２１を密
封した構成としている。

第２図（ａ）〜（［）は前記圧力検知装置の製造方法を
工程順に説明するための断面図である。

なお、この例では圧力演算用周辺回路を構成するＭＯ３
Ｉ−ランジスタの形成工程を併せて説明しており、Ｓｌ
はＭＯＳトランジスタ領域、Ｓ２は圧力検知装置領域を
示す。

先ず、半導体ｊａｉｌ上に図外のシリコン酸化膜を〜８
０００人程度形成し、フォトリソグラフィによりこのシ
リコン酸化膜を選択的に開窓する。その後、イオン注入
法によりボロン及びリンを選択的に半導体基板１に導入
し、更に図外のシリコン窒化膜を〜１０００人堆積し、
フォトリソグラフィによりこのシリコン窒化膜を選択的
に開窓する。そして、第２のボロンのイオン注入を施し
、しかる後ＬＯＣＯ３法を用いて半導体基板１を酸化し
、同図（ａ）のようにフィールド絶縁膜としてのシリコ
ン酸化膜５を形成する。この結果、半導体基板１にはＰ
型ウェル２．　Ｎ型ウェル３及びＰ７型導電層４が同時
に形成される。更に、その後にフォトリソグラフィによ
る選択的に第３のボロンをイオン注入し、かつ熱処理を
施すことにより圧力検知装置領域Ｓ２に第１の電極とし
てのＰ゛型型組電層１５形成する。

次いで、同図（ｂ）のように半導体基板ｌに図外のシリ
コン酸化膜を〜１００人程度形成した上で、耐酸性であ
るシリコン窒化膜を常温で〜１０００人程度堆形成、こ
れをフォトリソグラフィによりパターニングし、しかる
後ドライエツチング法を用いてシリコン窒化膜６を選択
的に残す。更に、その後弱酸性であるＣＶＤシリコン酸
化１１！２を１．０μｍ程度堆積し、フォトリソグラフ
ィにより前記Ｐ゛型導電層１５を覆うようにパターニン
グしてＣＶＤシリコン酸化膜７を形成する。

次に、同図（Ｃ）のようにＭＯ３Ｉ−ランジスタ領域Ｓ
１中に構成されるＭＯ３Ｉ−ランジスタのゲート酸化膜
１０を形成し、この後ポリシリコン膜を〜２０００人程
度堆形成、フォトリソグラフィにより選択的にポリシリ
コン膜８を形成する。そして、白金薄膜９をスパッタ法
により〜３０００人程度形形成、しかる後５００〜６０
０℃で熱処理を施し、ポリシリコン膜８上に形成した白
金薄膜９を白金シリサイド化する。その後、図外のＣＶ
Ｄシリコン酸化膜を用いて圧力検知装置領域Ｓ２の第２
の電極としての白金薄膜９を被覆し、かつ硝酸、塩酸の
混合液を用いて露呈されている白金薄膜９を除去し、こ
れによりＭＯＳトランジスタのゲート電極である白金シ
リサイド膜９ａを形成する。

次いで、同図（ｄ）のように、シリコン窒化膜１０を堆
積し、前記白金薄膜９上に堆積されたシリコン窒化膜１
０をパターニングする。そして、図外のＣＶＤシリコン
酸化膜を堆積して選択的に開窓し、このＣＶＤシリコン
酸化膜をマスクにして硝酸、塩酸の混合液を用いて前記
白金薄膜９を選択的に開口して開口部２０を開設する。

また、ＭＯ３Ｉ−ランジスタ領域Ｓ１には、Ｐ型。

Ｎ型の不純物を夫々導入してＰ型ソース・ドレイン領域
２２．Ｎ型ソース・ドレイン領域２３を形成し、夫々Ｐ
チャネルＭＯＳトランジスタ、ＮチャネルＭＯ３Ｉ−ラ
ンジスタを構成する。

次に、同図（ｅ）のように、バソファード弗酸のエツチ
ング液が入った超音波エツチング槽を用い、白金薄膜９
上に堆積されたマスクとしての前記ＣＶＤシリコン酸化
１１り及び白金薄ＩＩ５！９の下に形成した前記ＣＶＤ
シリコン酸化膜７を開口２０を通してエツチング除去し
、空隙２１を形成する。

その後、ＣＶＤシリコン酸化膜を堆積し、フォトリソグ
ラフィにより選択的にエツチングしてＣＶＤシリコン酸
化膜１１を１．０．ｃｒｍ程度に形成する。

このとき、白金薄膜９の開口部２０を封止し、空隙２１
を密封する。

その後、ＣＶＤシリコン酸化膜１１にコンタクト部を開
口し、続けてアルミニウム薄膜を１．５μｍ程度スパッ
タ法により堆積し、しかる後選択的にアルミニウム薄膜
を除去してアルミニウム電極１２を構成する。

次に、同図（ｆ）のように低濃度ＰＳＧ膜１３及びＣＶ
Ｄシリコン窒化膜１４を堆積し、その後フォトリソグラ
フィにより選択的に開窓して圧力検知装置を完成する。

この構成によれば、第２電極９が圧力を受けた時の変形
に伴う容量変化を検知し、これを電気信号として圧力演
算用周辺回路に送出し、ここで基準容量と検知容量との
差を検出して演算を行うことにより圧力を検知できる。

このとき、同時に温度変化による空隙２１の気体膨張率
も検出することにより、温度変化による容量変化を除外
でき、純粋な圧力変化のみを検知できる。

因みに、この実施例の圧力検知装置によれば、外部圧力
が０〜１．０ｋｇ／ａｎｔの圧力まで高精度に検知する
ことが可能である。

したがってこの圧力検知装置によれば、半導体基板ｌに
形成したＰ゛型専電層１５を第１電極とし、白金）′！
Ｖ膜９を第２電極として空隙２Ｉを挾んだ可変容量構造
に構成しているので、使用圧力範囲に応じて白金薄膜９
の膜厚をスパッタ法により容易に精度良くかつ均一に形
成することが可能となり、圧力検知精度及び感度を向上
できる。

また、基準圧力を得るための空隙２１は同一半導体基板
１上に形成しているため、組立てケース等に組込む場合
においても容易に組立てが可能である。更に、ここでは
圧力検知に容量変化を利用しているため、温度変化によ
るケースと基板間の熱膨張差による基板ひずみ等が生じ
ることもなく、検知精度を高いものに維持できる。

また、この実施例では圧力検知装置と圧力演算用周辺回
路のＭＯ３Ｉ−ランジスタを同一半導体基板１上に構成
しているため、両者及び両者間の回路配線を短く構成で
き、配線容量や配線抵抗を低減でき検知信号に悪影響を
受けることもない。

ここで、白金薄膜の膜厚や空隙の面積を適宜変更するご
とにより、任意の範囲の圧力検知を行うことができる。

〔発明の効果〕

以上説明したように本発明は、圧力検知袋；ηを、半導
体基板に形成した導電層を第１の電極とし、空隙を介し
てこれに対向配置した金属薄膜を第２の電極とした可変
容量構造に構成しているので、ケース等との熱膨張率の
差に基づく検知誤差が生じることはなく、また金属薄膜
をスパッタ法等により高い精度の膜厚に形成でき、これ
により圧力検知精度及び感度の向上を実現できるととも
に、検知圧力範囲を広い範囲に亘って自由に設定するこ
とができる。

また、本発明方法によれば、特異な工程を必要とするこ
となく容易に本発明構造を製造することができ、低コス
トの半導体圧力検知装置を容易に得ることができる。

【図面の簡単な説明】

第１図（ａ）、　　（ｂ）は本発明の一実施例の平面図
及びそのＢＢｖＡ断面図、第２図（ａ）〜（ｆ）は本発
明の製造方法を工程順に示す断面図である。 ■・・・半導体基板、２・・・Ｐ型ウェル、３・・・Ｎ
型ウェル、４・・・Ｐ゛型導電層、５・・・シリコン酸
化１１り、６・・・シリコン窒化膜、７．１１・・・Ｃ
ＶＤシリコン酸化膜、８・・・ポリシリコン膜、９・・
・白金薄膜（第２の電ｉ）、１０・・・シリコン酸化膜
、１２・・・アルミニウム電極、１３・・・低濃度ｐｓ
ｃ膜、１４・・・ＣＶＤシリコン窒化膜、１５・・・Ｐ
゛型導電層（第１の電極）、２０・・・開口部、２１・
・・空隙、Ｓｌ・・・ＭＯＳトランジスタ領域、Ｓ２・
・・圧力検知装置領域。

Claims

【特許請求の範囲】１、一導電型の半導体基板上に形成した逆導電型の導電
層からなる第１の電極と、この第１の電極の上に空隙を
介して形成した金属薄膜からなる第２の電極を備え、こ
れら第１、第２の電極で可変容量構造を構成したことを
特徴とする半導体圧力検知装置。２、一導電型の半導体基板に逆導電型の導電層からなる
第１の電極を形成する工程と、この第１の電極を露出す
るように選択的に開窓した耐酸性被膜を形成する工程と
、この耐酸性被膜上に弱酸性被膜を形成する工程と、こ
の弱酸性被膜上に第２の電極としての金属薄膜を形成し
かつその一部に前記弱酸性被膜に達する開口を形成する
工程と、前記弱酸性被膜を前記開口を通して蝕刻法によ
り除去して前記第１、第２の電極間に空隙を形成する工
程とを含むことを特徴とする半導体圧力検知装置の製造
方法。