JPH0227711A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0227711A JPH0227711A JP63177608A JP17760888A JPH0227711A JP H0227711 A JPH0227711 A JP H0227711A JP 63177608 A JP63177608 A JP 63177608A JP 17760888 A JP17760888 A JP 17760888A JP H0227711 A JPH0227711 A JP H0227711A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法、特に多層配線を用いた
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
（ロ）従来の技術
従来の半導体装置の製造方法を第３図Ａ乃至第３図りを
参照して説明する。
参照して説明する。
先ず第３図Ａに示す如く、Ｐ型のシリコン半導体基板（
２１）上にフィールド酸化膜（２２）、ゲート酸化膜（
２３）を形成し、ポリシリコン層をエツチングしてゲー
ト電極（２４）、配線層（２５）および合わせマーク（
２６）を形成している。
２１）上にフィールド酸化膜（２２）、ゲート酸化膜（
２３）を形成し、ポリシリコン層をエツチングしてゲー
ト電極（２４）、配線層（２５）および合わせマーク（
２６）を形成している。
更に素子領域（２７）にはゲート電極（２４）をマスク
としてセルファラインによりＮ型のソースドレイン領域
（２ｇ）（２９）をイオン注入により形成している。
としてセルファラインによりＮ型のソースドレイン領域
（２ｇ）（２９）をイオン注入により形成している。
次に第３図Ｂに示す如く、基板（２１）全面にゲート電
極（２４）、配線層（２５）および合わせマーク（２６
）を被覆してＢＰＳＧ膜等の層間絶縁膜（３０）を付着
する。
極（２４）、配線層（２５）および合わせマーク（２６
）を被覆してＢＰＳＧ膜等の層間絶縁膜（３０）を付着
する。
次に第３図Ｃに示す如く、配線層（２５）上の層間絶縁
膜（３０）を選択的にエツチングしてコンタクト孔（３
１）を形成した後、アルミニウム等の金属電極材料をス
パッタして金属電極層（３２）を付着する。
膜（３０）を選択的にエツチングしてコンタクト孔（３
１）を形成した後、アルミニウム等の金属電極材料をス
パッタして金属電極層（３２）を付着する。
更に第３図りに示す如く、合わせマーク（２６）を利用
してマスクアライメントを行い、金属電極層（３２）を
所望の形状にエツチングして電極配線層（３３）を形成
している。
してマスクアライメントを行い、金属電極層（３２）を
所望の形状にエツチングして電極配線層（３３）を形成
している。
斯上したポリシリコン層と金属配線層を用いた多層配線
構造は例えば、特開昭６０−１５．９４９号公報（ＨＯ
ＩＬ ２１／８８）等に示されている。
構造は例えば、特開昭６０−１５．９４９号公報（ＨＯ
ＩＬ ２１／８８）等に示されている。
（ハ）発明が解決しようとする課題
上述した半導体装置の製造方法では、ポリシリコン層よ
り成る配線層（２５）と金属配線層（３３）のレジスト
工程でのマスクアライメントは合わせマーク（２６）を
利用する。しかし、ポリシリコン層より成る合わせマー
ク（２６）は表面を平坦化した層間絶縁膜（３０）およ
び金属電極層（３２）で被覆きれるので、合わせマーク
（２６）の端部がだれてしまい、マスクアライメント時
の合わせマーク（２６）の検出が不明確となり精度の良
いマスクアライメントが行なえない問題点を有していた
。
り成る配線層（２５）と金属配線層（３３）のレジスト
工程でのマスクアライメントは合わせマーク（２６）を
利用する。しかし、ポリシリコン層より成る合わせマー
ク（２６）は表面を平坦化した層間絶縁膜（３０）およ
び金属電極層（３２）で被覆きれるので、合わせマーク
（２６）の端部がだれてしまい、マスクアライメント時
の合わせマーク（２６）の検出が不明確となり精度の良
いマスクアライメントが行なえない問題点を有していた
。
（ニ）課題を解決するための手段
本発明は斯る問題点に鑑みてなされ、層間絶縁膜をエツ
チングして合わせマークを露出させることにより、従来
の欠点を大幅に改善した半導体装置の製造方法を提供す
るものである。
チングして合わせマークを露出させることにより、従来
の欠点を大幅に改善した半導体装置の製造方法を提供す
るものである。
（本）作用
本発明に依れば、合わせマーク上の層間絶縁膜をエツチ
ング除去して合わせマークを露出しているので、マスク
アライメント時の合わせマークの検出信号が大きくなり
、精度の良いマスクアライメントを行なえる様になる。
ング除去して合わせマークを露出しているので、マスク
アライメント時の合わせマークの検出信号が大きくなり
、精度の良いマスクアライメントを行なえる様になる。
（へ）実施例
本発明の第１の実施例を第１図Ａ乃至第１図Ｅを参照し
て詳述する。
て詳述する。
先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板（
１）上の分離領域（２）にはＬＯＣＯ３法によりフィー
ルド酸化膜（３）を形成し、素子領域（４）上にはゲー
ト酸化膜（５）を形成する。その後リンドープしたポリ
シリコン】を全面に付着しエツチングして、ゲート酸化
膜（５）上にはゲート電極（６）および合わせマーク（
７）を設け、フィールド酸化膜（３）上には配線層（８
）を設けている。なお素子領域（４）にはゲート電極（
６）をマスクとしてセルファラインによりＮ型のソース
ドレイン領域（９）（１０）をイオン注入により形成す
る。
１）上の分離領域（２）にはＬＯＣＯ３法によりフィー
ルド酸化膜（３）を形成し、素子領域（４）上にはゲー
ト酸化膜（５）を形成する。その後リンドープしたポリ
シリコン】を全面に付着しエツチングして、ゲート酸化
膜（５）上にはゲート電極（６）および合わせマーク（
７）を設け、フィールド酸化膜（３）上には配線層（８
）を設けている。なお素子領域（４）にはゲート電極（
６）をマスクとしてセルファラインによりＮ型のソース
ドレイン領域（９）（１０）をイオン注入により形成す
る。
次に第１図Ｂに示す如く、基板（１）全面にゲート電極
（６）、合わせマーク（７）および配線層（８）を被覆
してＢＰＳＧ膜（ボロンリンシリケートグラス膜）等の
層間絶縁膜（１１）をＬＰＧＶＤにより付着する。
（６）、合わせマーク（７）および配線層（８）を被覆
してＢＰＳＧ膜（ボロンリンシリケートグラス膜）等の
層間絶縁膜（１１）をＬＰＧＶＤにより付着する。
次に第１図Ｃに示す如く、配線層（８）上の層間絶縁膜
（１１）にコンタクト孔（１２）を形成し、同時に合わ
せマーク（７）上および近傍の層間絶縁膜（１１）もエ
ツチングして合わせマーク（７）を露出している。
（１１）にコンタクト孔（１２）を形成し、同時に合わ
せマーク（７）上および近傍の層間絶縁膜（１１）もエ
ツチングして合わせマーク（７）を露出している。
本工程は本発明の特徴とする工程であり、コンタクト孔
（１２）の形成工程を利用して合わせマーク（７）を被
覆する層間絶縁膜（１１）も同時に除去して、合わせマ
ーク（７）が厚い層間絶縁膜（１１）でその端部がだれ
るのを防止している。
（１２）の形成工程を利用して合わせマーク（７）を被
覆する層間絶縁膜（１１）も同時に除去して、合わせマ
ーク（７）が厚い層間絶縁膜（１１）でその端部がだれ
るのを防止している。
次に第１図りに示す如く、基板（１）全面にアルミニウ
ム等の金属電極材料をスパッタリングして金属電極層（
１３）を形成する。この金属１ｔｔ極層（１３）は合わ
せマーク（７）上も被覆するが、層間絶縁膜り１１）が
介在していないので合わせマーク（７）の段は金属電極
層（１３）上に明瞭に出る。
ム等の金属電極材料をスパッタリングして金属電極層（
１３）を形成する。この金属１ｔｔ極層（１３）は合わ
せマーク（７）上も被覆するが、層間絶縁膜り１１）が
介在していないので合わせマーク（７）の段は金属電極
層（１３）上に明瞭に出る。
更に第１図Ｅに示す如く、金属電極Ｊｌ（１３）を所望
形状にエツチングして電極配線層（１４）を形成する。
形状にエツチングして電極配線層（１４）を形成する。
本工程では、金属を極層（１３）上にレジスト膜（図示
せず）を付着した後、合わせマーク（７）を検出してマ
スクアライメントを行い所望の電極配線層（１４）のパ
ターンを露光現像し、金属電極層（１３）のエツチング
を行い電極配線層（１４）を形成している。この結果、
ポリシリコン層より成る配線層〈８）とコンタクトした
金属配線層（１４）が得られ、多層電極構造が実現でき
る。
せず）を付着した後、合わせマーク（７）を検出してマ
スクアライメントを行い所望の電極配線層（１４）のパ
ターンを露光現像し、金属電極層（１３）のエツチング
を行い電極配線層（１４）を形成している。この結果、
ポリシリコン層より成る配線層〈８）とコンタクトした
金属配線層（１４）が得られ、多層電極構造が実現でき
る。
続いて本発明の第２の実施例を第２図Ａ乃至第２図Ｅを
参照して詳述する。なお第１図と共通する構成要素は同
一符号を付している。
参照して詳述する。なお第１図と共通する構成要素は同
一符号を付している。
第２図Ａに示す如く、Ｐ型のシリコン半導体基板（１）
上の分離領域（２）にはＬＯＣＯ９法によりフィールド
酸化膜（３）を形成し、素子領域（４）上にはゲート酸
化膜（５）を形成する。その後リンドープしたポリシリ
コン層を全面に付着しエツチングして、ゲート酸化膜（
５）上にはゲート電極（６）および合わせマーク（７）
を設け、フィールド酸化膜（３）上には配線層（８）を
形成している。更に素子領域（４〉にはゲート電極（６
）をマスクとしてセルブアラインにより半導体領域であ
るＮ型のソースドレイン領域（９＞（ｔｏ＞をヒ素のイ
オン注入により形成する。
上の分離領域（２）にはＬＯＣＯ９法によりフィールド
酸化膜（３）を形成し、素子領域（４）上にはゲート酸
化膜（５）を形成する。その後リンドープしたポリシリ
コン層を全面に付着しエツチングして、ゲート酸化膜（
５）上にはゲート電極（６）および合わせマーク（７）
を設け、フィールド酸化膜（３）上には配線層（８）を
形成している。更に素子領域（４〉にはゲート電極（６
）をマスクとしてセルブアラインにより半導体領域であ
るＮ型のソースドレイン領域（９＞（ｔｏ＞をヒ素のイ
オン注入により形成する。
次に第２図Ｂに示す如く、基板、（１）全面にゲート電
極（６）、合わせマーク（７）および配線層（８）を被
覆し−ＣＢＰＳＧ膜（ボロンリンシリケートグラス膜）
等の層間絶縁膜（１１）をＬＰＣＶＤ法により付着する
。
極（６）、合わせマーク（７）および配線層（８）を被
覆し−ＣＢＰＳＧ膜（ボロンリンシリケートグラス膜）
等の層間絶縁膜（１１）をＬＰＣＶＤ法により付着する
。
次に第２図Ｃに示す如く、配線層（８）およびソース領
域（９）上の層間絶縁膜（１１）にコンタクト孔（１２
）を形成し、同時に合わせマーク（７）上および近傍の
層間絶縁膜（１１）もエツチングして合わせマーク（７
）を露出している。
域（９）上の層間絶縁膜（１１）にコンタクト孔（１２
）を形成し、同時に合わせマーク（７）上および近傍の
層間絶縁膜（１１）もエツチングして合わせマーク（７
）を露出している。
次に第２図りに示す如く、基板（１）全面にバリア用ポ
リシリコン層（１５）をＬＰＣＶＤ法で付着し、更にア
ルミニウム等の金属電極材料をスパッタして金属電極層
（１３）を形成する。バリア用ポリシリコン層（１５）
は付着後にリンをイオン注入しアニールして低抵抗化を
行う。約９００℃の熱処理によりバリア用ポリシリコン
層（１５）と層間絶縁膜（１１）間には熱膨張率の差に
よりその表面にしわが無数に発生する。なおバリア用ポ
リシリコン層（１５）は半導体領域と金属電極材料間に
介在させてジノコンの析出を防止して良好なコンタクト
を得るために用いる。更にこのバリア用ポリシリフン層
（１５）上全面にアルミニウム等をスパッタして金属電
極層り１３）を形成するので、層間絶縁膜（１１）上の
バリア用ポリシリコン層（１５）上にある金属電極層（
１３）の表面にも無数のしわが発生する。しかし合わせ
マーク（７）上には層間絶縁膜（１１）がないのでその
バリア用ポリシリコン層（１５）上の金属電極層（１３
）表面にはしわが発生しない。
リシリコン層（１５）をＬＰＣＶＤ法で付着し、更にア
ルミニウム等の金属電極材料をスパッタして金属電極層
（１３）を形成する。バリア用ポリシリコン層（１５）
は付着後にリンをイオン注入しアニールして低抵抗化を
行う。約９００℃の熱処理によりバリア用ポリシリコン
層（１５）と層間絶縁膜（１１）間には熱膨張率の差に
よりその表面にしわが無数に発生する。なおバリア用ポ
リシリコン層（１５）は半導体領域と金属電極材料間に
介在させてジノコンの析出を防止して良好なコンタクト
を得るために用いる。更にこのバリア用ポリシリフン層
（１５）上全面にアルミニウム等をスパッタして金属電
極層り１３）を形成するので、層間絶縁膜（１１）上の
バリア用ポリシリコン層（１５）上にある金属電極層（
１３）の表面にも無数のしわが発生する。しかし合わせ
マーク（７）上には層間絶縁膜（１１）がないのでその
バリア用ポリシリコン層（１５）上の金属電極層（１３
）表面にはしわが発生しない。
最後に第２図Ｅに示す如く、金属電極層（１３）および
バリア用ポリシリコン層（１５）を所望の形状にエツチ
ングして電極配線層（１４）を形成する。
バリア用ポリシリコン層（１５）を所望の形状にエツチ
ングして電極配線層（１４）を形成する。
本工程では、金属電極層（１３）上にレジスト膜（図示
せず）を付着した後、合わせマーク（７〉を検出してマ
スクアライメントを行い所望の電極配線層（１４）のパ
ターンを露光現像し、金属電極層（１３）およびバリア
用ポリシリコンＭ（１５）のエツチングを行い電極配線
層（１４）を形成している。この結果、半導体領域と電
極配線層（１４）との間にバリア用ポリシリコン層（１
５）を介在させた多層を極構造を実現できる。
せず）を付着した後、合わせマーク（７〉を検出してマ
スクアライメントを行い所望の電極配線層（１４）のパ
ターンを露光現像し、金属電極層（１３）およびバリア
用ポリシリコンＭ（１５）のエツチングを行い電極配線
層（１４）を形成している。この結果、半導体領域と電
極配線層（１４）との間にバリア用ポリシリコン層（１
５）を介在させた多層を極構造を実現できる。
（ト）発明の効果
本発明に依れば、合わせマーク（７）上および近傍の層
間絶縁膜（１１）をエツチング除去し、合わせマーク（
７）を露出しているので金属電極層（１３）上に合わせ
マーク（７）の端部が鮮明に出て、マスクアライメント
の精度を大幅に向上できる。
間絶縁膜（１１）をエツチング除去し、合わせマーク（
７）を露出しているので金属電極層（１３）上に合わせ
マーク（７）の端部が鮮明に出て、マスクアライメント
の精度を大幅に向上できる。
またバリア用ポリシリコン層（１５）を介在させる場合
においても、合わせマーク（７）上の金属電極層（１３
）上にはしわが発生しないので、正常なマスクアライメ
ントを精度良く行なえる利点を有する。
においても、合わせマーク（７）上の金属電極層（１３
）上にはしわが発生しないので、正常なマスクアライメ
ントを精度良く行なえる利点を有する。
第１図Ａ乃至第１図Ｅは本発明の一実施例を説明する断
面図、第２図Ａ乃至第２図Ｅは本発明の他の実施例を説
明する断面図、第３図Ａ乃至第３図りは従来の半導体装
置の製造方法を説明する断面図である。 （１）は半導体基板、 （３）はフィールド酸化膜、（
５）はゲート酸化膜、 り６）はゲート電極、 （７）
は合わせマーク、 （８）は配線層、 （９）（１０）
はソースドレイン領域、 （１１）は層間絶縁膜、 （
１２）はコンタクト孔、 （１３）は金属電極層、（１
４）は金属配線層、 （１５）はバリア用ポリシリコン
層である。
面図、第２図Ａ乃至第２図Ｅは本発明の他の実施例を説
明する断面図、第３図Ａ乃至第３図りは従来の半導体装
置の製造方法を説明する断面図である。 （１）は半導体基板、 （３）はフィールド酸化膜、（
５）はゲート酸化膜、 り６）はゲート電極、 （７）
は合わせマーク、 （８）は配線層、 （９）（１０）
はソースドレイン領域、 （１１）は層間絶縁膜、 （
１２）はコンタクト孔、 （１３）は金属電極層、（１
４）は金属配線層、 （１５）はバリア用ポリシリコン
層である。
Claims (3)
- （１）ポリシリコン層でゲート電極を形成する工程と前
記ゲート電極上に層間絶縁膜を付着する工程と前記層間
絶縁膜上に金属電極層を形成する工程とを具備する半導
体装置の製造方法において、前記ポリシリコン層で合わ
せマークを形成した後、前記合わせマークを露出する様
に前記層間絶縁膜を除去し、前記金属配線層を形成する
とき合わせマークを利用することを特徴とする半導体装
置の製造方法。 - （２）半導体基板上にポリシリコン層を付着し、前記ポ
リシリコン層を用いてゲート電極、配線層および合わせ
マークを形成する工程と、 前記半導体基板を層間絶縁膜で被覆する工程と、 前記配線層上にコンタクト孔を形成する際、同時に前記
層間絶縁膜をエッチングして前記合わせマークを露出す
る工程と、 前記半導体基板全面に金属電極材料を付着し、前記合わ
せマークを用いて所望の金属配線層を形成する工程とを
具備することを特徴とする半導体装置の製造方法。 - （３）半導体基板上にポリシリコン層を付着し、前記ポ
リシリコン層を用いてゲート電極、配線層および合わせ
マークを形成する工程と、 前記半導体基板を層間絶縁膜で被覆する工程と、 前記配線層および半導体領域にコンタクト孔を形成する
際、同時に層間絶縁膜をエッチングして前記合わせマー
クを露出する工程と、 前記半導体基板全面にバリア用ポリシリコン層および金
属電極材料を付着し、前記合わせマークを用いて所望の
金属配線層を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177608A JPH0227711A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177608A JPH0227711A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227711A true JPH0227711A (ja) | 1990-01-30 |
| JPH0557728B2 JPH0557728B2 (ja) | 1993-08-24 |
Family
ID=16033977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177608A Granted JPH0227711A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227711A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100834A (en) * | 1990-03-20 | 1992-03-31 | Fujitsu Limited | Method of planarizing metal layer |
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1988
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557728B2 (ja) | 1993-08-24 |
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