JP3085759B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、例えば、シリコン半
導体基板にピエゾ抵抗素子と増幅回路を搭載する半導体
圧力センサのような、２つの基板を貼合わせ、この貼合
わせた基板に形成される半導体素子の製造方法に関する
ものである。
導体基板にピエゾ抵抗素子と増幅回路を搭載する半導体
圧力センサのような、２つの基板を貼合わせ、この貼合
わせた基板に形成される半導体素子の製造方法に関する
ものである。
【０００２】
【従来の技術】従来、この種の半導体圧力センサとして
は、特開平２−２４０９７１号公報、特開平２−２２４
２７７号公報に開示されているものがある。図４は第１
従来例の半導体圧力センサの製造方法の工程断面図であ
り、まず図４（ａ）に示すように、（１００）の第１の
ｎ型シリコン基板１（以下、単に基板という）にＮ+ 埋
込層３、Ｐ+ 埋込層５をそれぞれ形成後、Ｐ型エピタキ
シャル層７を成長し、その表面に酸化膜９を形成する。
は、特開平２−２４０９７１号公報、特開平２−２２４
２７７号公報に開示されているものがある。図４は第１
従来例の半導体圧力センサの製造方法の工程断面図であ
り、まず図４（ａ）に示すように、（１００）の第１の
ｎ型シリコン基板１（以下、単に基板という）にＮ+ 埋
込層３、Ｐ+ 埋込層５をそれぞれ形成後、Ｐ型エピタキ
シャル層７を成長し、その表面に酸化膜９を形成する。
【０００３】次に、図４（ｂ）に示すように、前記基板
１の表面に酸化膜１９を形成した第２のｎ型シリコン基
板１１を公知のウェハ直接接合法により、酸化膜９およ
び１９が接するようにして、８００℃〜１１００℃の温
度で接合する。
１の表面に酸化膜１９を形成した第２のｎ型シリコン基
板１１を公知のウェハ直接接合法により、酸化膜９およ
び１９が接するようにして、８００℃〜１１００℃の温
度で接合する。
【０００４】続いて、図４（ｃ）に示すように、第１の
基板１を研磨して所定の厚さに調整後、表面仕上げして
元の基板と同等の結晶面を得る。この後アイソレーショ
ン層２０、続いて、ピエゾ抵抗素子２１や増幅回路を構
成するバイポーラトランジスタなどの能動素子２３を形
成する。
基板１を研磨して所定の厚さに調整後、表面仕上げして
元の基板と同等の結晶面を得る。この後アイソレーショ
ン層２０、続いて、ピエゾ抵抗素子２１や増幅回路を構
成するバイポーラトランジスタなどの能動素子２３を形
成する。
【０００５】さらに、第２のｎ型基板１１の裏面に酸化
膜９および１９をストッパとしてシリコンエッチングを
行い、ダイアフラム５０を形成する。
膜９および１９をストッパとしてシリコンエッチングを
行い、ダイアフラム５０を形成する。
【０００６】次に、第２従来例について図５の工程断面
図により説明する。この第２従来例は上記第１従来例と
は手順が異なり、図５（ａ）に示すように、Ｐ型基板１
０１をｎ型基板１０２に酸化膜１０３を介して直接接合
し、Ｐ型基板１０１を研磨後、図５（ｂ）に示すよう
に、埋込拡散層１０４を形成し、ｎ型エピタキシャル層
１０５を成長する。以後の製法は前記第１従来例と同じ
であるので重複説明を避ける。
図により説明する。この第２従来例は上記第１従来例と
は手順が異なり、図５（ａ）に示すように、Ｐ型基板１
０１をｎ型基板１０２に酸化膜１０３を介して直接接合
し、Ｐ型基板１０１を研磨後、図５（ｂ）に示すよう
に、埋込拡散層１０４を形成し、ｎ型エピタキシャル層
１０５を成長する。以後の製法は前記第１従来例と同じ
であるので重複説明を避ける。
【０００７】
【発明が解決しようとする課題】以上述べたいずれの従
来例の製造方法でも、ダイアフラム形成時に酸化膜をエ
ッチングストッパとして用いるために、エッチングの制
御性が優れているという特徴がある反面、以下に列挙す
るような問題がある。
来例の製造方法でも、ダイアフラム形成時に酸化膜をエ
ッチングストッパとして用いるために、エッチングの制
御性が優れているという特徴がある反面、以下に列挙す
るような問題がある。
【０００８】（１）．第１従来例では、ウェハを直接接
合した後に研磨するため、接合する前に形成した埋込層
の位置が不明となり、その後のマスクパターンの位置合
わせに重大な支障がある。また、接合前にエピタキシャ
ル層を形成しなければならず、工程が長くなる。
合した後に研磨するため、接合する前に形成した埋込層
の位置が不明となり、その後のマスクパターンの位置合
わせに重大な支障がある。また、接合前にエピタキシャ
ル層を形成しなければならず、工程が長くなる。
【０００９】（２）．第２従来例では、ウエハを直接接
合した後の研磨面に埋込層を形成するが、その後のマス
ク合わせには支障がないが、ウエハ接合した状態でエピ
タキシャル成長しなければならず、エピタキシャル成長
時の高温、長時間の熱処理の影響でストレスを受け易
く、また、工程も長くなる。
合した後の研磨面に埋込層を形成するが、その後のマス
ク合わせには支障がないが、ウエハ接合した状態でエピ
タキシャル成長しなければならず、エピタキシャル成長
時の高温、長時間の熱処理の影響でストレスを受け易
く、また、工程も長くなる。
【００１０】この発明は前記従来技術が持っている問題
点のうち、埋込層の位置が不明確となり、位置合わせが
できなくなるという問題点と、エピタキシャル層を成長
するために熱的ストレスの影響を受け易く、且つ工程も
長くなると言う問題点について解決した半導体圧力セン
サの製造方法を提供するものである。
点のうち、埋込層の位置が不明確となり、位置合わせが
できなくなるという問題点と、エピタキシャル層を成長
するために熱的ストレスの影響を受け易く、且つ工程も
長くなると言う問題点について解決した半導体圧力セン
サの製造方法を提供するものである。
【００１１】
【課題を解決するための手段】この発明は前記問題点を
解決するために、第１の半導体基板の裏面に第１の合わ
せマークを設ける工程と、第１の合わせマークにて位置
決めして、第１の半導体基板の、表面側に拡散層を形成
する工程と、第１の半導体基板の表面側に第２の半導体
基板を貼り付ける工程と、第１の合わせマークに基づい
て第２の半導体基板に第２の合わせマークを形成する工
程と、第１の半導体基板の裏面を研磨する工程と、第１
の半導体基板に、第２の合わせマークにて位置決めして
半導体素子を形成する工程とを含むものである。
解決するために、第１の半導体基板の裏面に第１の合わ
せマークを設ける工程と、第１の合わせマークにて位置
決めして、第１の半導体基板の、表面側に拡散層を形成
する工程と、第１の半導体基板の表面側に第２の半導体
基板を貼り付ける工程と、第１の合わせマークに基づい
て第２の半導体基板に第２の合わせマークを形成する工
程と、第１の半導体基板の裏面を研磨する工程と、第１
の半導体基板に、第２の合わせマークにて位置決めして
半導体素子を形成する工程とを含むものである。
【００１２】
【作用】この発明によれば、半導体圧力センサの製造方
法において、以上のような工程を導入したので、第１の
半導体基板の裏面に第１の合わせマークを設け、第１の
半導体基板の表面にＰ型拡散層を形成した後に、引き続
き第１の合わせマークを基準にＮ+ 埋込層を選択的に形
成する。
法において、以上のような工程を導入したので、第１の
半導体基板の裏面に第１の合わせマークを設け、第１の
半導体基板の表面にＰ型拡散層を形成した後に、引き続
き第１の合わせマークを基準にＮ+ 埋込層を選択的に形
成する。
【００１３】次いで、第１の半導体基板の表面に第２の
半導体基板を貼合わせてその貼合わせた第２の半導体基
板上に第１の合わせマーク基準に位置合わせして第２の
合わせマークを形成した後に第１の半導体基板を裏面か
ら所定の厚さまで研磨して除去し、その研磨した面に第
２の合わせマークを基準にして位置合わせすることによ
り、ピエゾ抵抗素子とトランジスタの各能動素子を形成
することにより、Ｐ- またはＰ+ およびＮ+ 型拡散層の
位置は第２の合わせマークを使用して容易にその位置を
認識し、且つ、エピタキシャル成長を必要としなくな
り、熱的ストレスの影響を低減するように作用し、した
がって前記問題点を除去することができる。
半導体基板を貼合わせてその貼合わせた第２の半導体基
板上に第１の合わせマーク基準に位置合わせして第２の
合わせマークを形成した後に第１の半導体基板を裏面か
ら所定の厚さまで研磨して除去し、その研磨した面に第
２の合わせマークを基準にして位置合わせすることによ
り、ピエゾ抵抗素子とトランジスタの各能動素子を形成
することにより、Ｐ- またはＰ+ およびＮ+ 型拡散層の
位置は第２の合わせマークを使用して容易にその位置を
認識し、且つ、エピタキシャル成長を必要としなくな
り、熱的ストレスの影響を低減するように作用し、した
がって前記問題点を除去することができる。
【００１４】
【実施例】以下、この発明の半導体圧力センサの製造方
法の実施例について図面に基づいて説明する。図１
（ａ）ないし図１（ｃ）はその一実施例の第１段の工程
断面図であり、まず図１（ａ）に示すように、第１の半
導体基板２０１の両面に厚さ１０００Å程度の薄い酸化
膜２０２を形成する。この第１の半導体基板２０１とし
て、例えば、（１００）ｎ型で比抵抗５Ω−ｃｍ、厚さ
３００μｍ程度の両面ミラーウエハを使用する。
法の実施例について図面に基づいて説明する。図１
（ａ）ないし図１（ｃ）はその一実施例の第１段の工程
断面図であり、まず図１（ａ）に示すように、第１の半
導体基板２０１の両面に厚さ１０００Å程度の薄い酸化
膜２０２を形成する。この第１の半導体基板２０１とし
て、例えば、（１００）ｎ型で比抵抗５Ω−ｃｍ、厚さ
３００μｍ程度の両面ミラーウエハを使用する。
【００１５】次に、第１の半導体基板２０１の裏面の酸
化膜２０３に公知のホトエッチング技術を用いて第１の
合わせマーク２０４を形成する。
化膜２０３に公知のホトエッチング技術を用いて第１の
合わせマーク２０４を形成する。
【００１６】次に、図１（ｂ）に示すように、第１の半
導体基板２０１の表面の全面に酸化膜２０３を通して、
公知のイオン打込み法、例えば、４０ＫｅＶ、５×１０
12ｉｏｎｓ／ｃｍ2 の条件でＢを注入し、アニールする
ことにより、Ｐ- 拡散層２０５を形成する。
導体基板２０１の表面の全面に酸化膜２０３を通して、
公知のイオン打込み法、例えば、４０ＫｅＶ、５×１０
12ｉｏｎｓ／ｃｍ2 の条件でＢを注入し、アニールする
ことにより、Ｐ- 拡散層２０５を形成する。
【００１７】次に、公知のホトリソ技術により、裏面の
第１の合わせマーク２０４を基準に位置合わせを行っ
て、レジストパターン（図示せず）を形成し、このレジ
ストパターンをマスクにイオン注入法でＡｓを１００Ｋ
ｅＶ、５×１０14ions／ｃｍ2の条件で注入し、アニー
ルすることにより、Ｎ+ 埋込層２０６を形成する。この
裏面の合わせマークに対して表面の位置合わせを行うに
は、市販の両面アライナで容易に可能である。
第１の合わせマーク２０４を基準に位置合わせを行っ
て、レジストパターン（図示せず）を形成し、このレジ
ストパターンをマスクにイオン注入法でＡｓを１００Ｋ
ｅＶ、５×１０14ions／ｃｍ2の条件で注入し、アニー
ルすることにより、Ｎ+ 埋込層２０６を形成する。この
裏面の合わせマークに対して表面の位置合わせを行うに
は、市販の両面アライナで容易に可能である。
【００１８】次に、図１（ｃ）に示すように、あらかじ
め厚さ３００Å程度の薄い酸化膜２０７を両面に形成し
た第２の半導体基板２０８を直接接合法等により１００
０℃程度の温度で加熱して、前記第１の半導体基板２０
１の表面に貼合わせ、一体化する。図１（ｃ）中の符号
Ｘは貼合わせ面を示す。
め厚さ３００Å程度の薄い酸化膜２０７を両面に形成し
た第２の半導体基板２０８を直接接合法等により１００
０℃程度の温度で加熱して、前記第１の半導体基板２０
１の表面に貼合わせ、一体化する。図１（ｃ）中の符号
Ｘは貼合わせ面を示す。
【００１９】この第２の半導体基板２０８は第１の半導
体基板２０１と同様に厚さ３００μｍ程度の両面ミラー
ウエハを使用するが、その使用目的は第１の半導体基板
２０１の支持体およびダイアフラムを形成することにあ
り、Ｐ型でもＮ型でもよい。
体基板２０１と同様に厚さ３００μｍ程度の両面ミラー
ウエハを使用するが、その使用目的は第１の半導体基板
２０１の支持体およびダイアフラムを形成することにあ
り、Ｐ型でもＮ型でもよい。
【００２０】次に、貼合わせた第２の半導体基板２０８
の表面の酸化膜２０７に第１の半導体基板２０１に設け
た第１の合わせマーク２０４を基準に位置合わせを行
い、第２の合わせマーク２０９を形成する。これによ
り、第１の合わせマーク２０４の機能は第２の合わせマ
ーク２０９に転写される。
の表面の酸化膜２０７に第１の半導体基板２０１に設け
た第１の合わせマーク２０４を基準に位置合わせを行
い、第２の合わせマーク２０９を形成する。これによ
り、第１の合わせマーク２０４の機能は第２の合わせマ
ーク２０９に転写される。
【００２１】次に、図２（ａ）ないし図２（ｃ）に示す
この発明の第２段の工程に入り、まず、図２（ａ）に示
すように、第１の半導体基板２０１を図１（ｃ）中の線
Ａ１−Ａ１で示す位置まで研磨することにより、除去す
る。この研磨および表面仕上げは単結晶シリコン基板の
製造と同様の方法で行うことが出来、通常のシリコン基
板と同様な結晶性を持つ単結晶面を得ることができる。
この発明の第２段の工程に入り、まず、図２（ａ）に示
すように、第１の半導体基板２０１を図１（ｃ）中の線
Ａ１−Ａ１で示す位置まで研磨することにより、除去す
る。この研磨および表面仕上げは単結晶シリコン基板の
製造と同様の方法で行うことが出来、通常のシリコン基
板と同様な結晶性を持つ単結晶面を得ることができる。
【００２２】上記研磨後に残される第１の半導体基板２
０１の厚さは圧力センサのダイアフラム面および増幅回
路の形成に使用するため、１５〜３０μｍ程度の厚さに
する。また、貼合わせ後に酸化膜２０３、２０７は完全
に一体化しているため界面は消失し、図２（ａ）に示す
ように、酸化膜２１０として表わされる。
０１の厚さは圧力センサのダイアフラム面および増幅回
路の形成に使用するため、１５〜３０μｍ程度の厚さに
する。また、貼合わせ後に酸化膜２０３、２０７は完全
に一体化しているため界面は消失し、図２（ａ）に示す
ように、酸化膜２１０として表わされる。
【００２３】次に、図２（ｂ）に示すように、第１の半
導体基板２０１および第２の半導体基板２０８に新たに
酸化膜２１１を形成した後、まず第１の半導体基板２０
１の面上に各素子領域を分離するために、アイソレーシ
ョン層２１２をＰ拡散層２０５に到達するように、選択
的に形成する。
導体基板２０１および第２の半導体基板２０８に新たに
酸化膜２１１を形成した後、まず第１の半導体基板２０
１の面上に各素子領域を分離するために、アイソレーシ
ョン層２１２をＰ拡散層２０５に到達するように、選択
的に形成する。
【００２４】続いて、ピエゾ抵抗拡散層２１３およびバ
イポーラトランジスタ用のベース層２１４、エミッタ層
２１５、コレクタ取出層２１６などの能動領域を形成
し、素子形成を完了する。
イポーラトランジスタ用のベース層２１４、エミッタ層
２１５、コレクタ取出層２１６などの能動領域を形成
し、素子形成を完了する。
【００２５】次に、図２（ｃ）に示すように、各素子を
接続するための電極配線２１７を形成後、第１の半導体
基板２０１、第２の半導体基板２０８のそれぞれの面に
ＣＶＤ法で窒化膜２１８を生成し、第２の半導体基板２
０８側の窒化膜２１８を選択的に除去する。
接続するための電極配線２１７を形成後、第１の半導体
基板２０１、第２の半導体基板２０８のそれぞれの面に
ＣＶＤ法で窒化膜２１８を生成し、第２の半導体基板２
０８側の窒化膜２１８を選択的に除去する。
【００２６】この窒化膜２１８をマスクに露出した酸化
膜２１１をエッチングするとともに、続いてＫＯＨを主
成分とするアルカリエッチング液で第２の半導体基板２
０８のシリコンを酸化膜２１１でストップするまで異方
性エッチングを行うことにより、ワンチップ型半導体圧
力センサを完成する。
膜２１１をエッチングするとともに、続いてＫＯＨを主
成分とするアルカリエッチング液で第２の半導体基板２
０８のシリコンを酸化膜２１１でストップするまで異方
性エッチングを行うことにより、ワンチップ型半導体圧
力センサを完成する。
【００２７】なお、上記実施例では、Ｐ拡散層を形成す
るために、第１の半導体基板２０１の全面にイオン注入
法でＰ型不純物を注入したが、図３に示すように、選択
的にＰ型不純物を導入し、Ｐ埋込層２１９を形成して、
上方方向から分離拡散を行うこともできる。これによっ
て分離拡散の時間を短縮することができることは言うま
でもない。
るために、第１の半導体基板２０１の全面にイオン注入
法でＰ型不純物を注入したが、図３に示すように、選択
的にＰ型不純物を導入し、Ｐ埋込層２１９を形成して、
上方方向から分離拡散を行うこともできる。これによっ
て分離拡散の時間を短縮することができることは言うま
でもない。
【００２８】
【発明の効果】以上、詳細に説明したように、この発明
の製造方法によれば、第１の半導体基板の裏面に第１の
合わせマークを設けておき、この第１の合わせマークで
位置合わせしてＰまたはＰおよびＮ拡散層を選択的に形
成した後、第１の半導体基板の表面に第２の半導体基板
を貼合わせるとともに、第２の半導体基板の表面上に第
１の合わせマークを基準に第２の合わせマークを転写
し、その後、第１の半導体基板を裏面から所定の厚さま
で研磨するようにしたので、ＰまたはＰおよびＮ拡散層
の位置は第２の合わせマークを使用して容易にその位置
を認識でき、しかもエピタキシャル層の成長を必要とし
ないので、熱的ストレスの影響を低減することが出来、
工程も簡略にできる。
の製造方法によれば、第１の半導体基板の裏面に第１の
合わせマークを設けておき、この第１の合わせマークで
位置合わせしてＰまたはＰおよびＮ拡散層を選択的に形
成した後、第１の半導体基板の表面に第２の半導体基板
を貼合わせるとともに、第２の半導体基板の表面上に第
１の合わせマークを基準に第２の合わせマークを転写
し、その後、第１の半導体基板を裏面から所定の厚さま
で研磨するようにしたので、ＰまたはＰおよびＮ拡散層
の位置は第２の合わせマークを使用して容易にその位置
を認識でき、しかもエピタキシャル層の成長を必要とし
ないので、熱的ストレスの影響を低減することが出来、
工程も簡略にできる。
【図１】この発明の半導体圧力センサの製造方法の一実
施例の第１段の工程断面図。
施例の第１段の工程断面図。
【図２】同上実施例の第２段の工程断面図。
【図３】この発明の第２の実施例を説明するための断面
図。
図。
【図４】従来の半導体圧力センサの製造方法の工程断面
図。
図。
【図５】従来の別の半導体圧力センサの製造方法の工程
断面図。
断面図。
２０１ 第１の半導体基板 ２０２ 酸化膜 ２０３ 酸化膜 ２０４ 第１の合わせマーク ２０５ Ｐ- 拡散層 ２０６ Ｎ+ 埋込層 ２０７ 酸化膜 ２０８ 第２の半導体基板 ２０９ 第２の合わせマーク ２１０ 酸化膜 ２１１ 酸化膜 ２１２ アイソレーション層 ２１３ ピエゾ抵抗拡散層 ２１４ ベース層 ２１５ エミッタ層 ２１６ コレクタ取出層 ２１７ 電極配線 ２１８ 窒化膜 ２１９ Ｐ+ 埋込層
Claims (2)
- 【請求項１】 第１の半導体基板の裏面に第１の合わせ
マークを設ける工程と、 前記第１の合わせマークにて位置決めして、前記第１の
半導体基板の、表面側に拡散層を形成する工程と、 前記第１の半導体基板の表面側に第２の半導体基板を貼
り付ける工程と、 前記第１の合わせマークに基づいて前記第２の半導体基
板に第２の合わせマークを形成する工程と、 前記第１の半導体基板の裏面を研磨する工程と、 前記第１の半導体基板に、前記第２の合わせマークにて
位置決めして半導体素子を形成する工程と、 を含むことを特徴とする半導体素子の製造方法。 - 【請求項２】 請求項１記載の半導体素子の製造方法に
おいて、前記半導体素子の形成後、前記第２の合わせマ
ークにて位置決めして、前記第２の半導体基板にダイヤ
フラムを形成する工程を、含むことを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03308273A JP3085759B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03308273A JP3085759B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121767A JPH05121767A (ja) | 1993-05-18 |
| JP3085759B2 true JP3085759B2 (ja) | 2000-09-11 |
Family
ID=17979042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03308273A Expired - Fee Related JP3085759B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085759B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6856029B1 (en) * | 2001-06-22 | 2005-02-15 | Lsi Logic Corporation | Process independent alignment marks |
-
1991
- 1991-10-29 JP JP03308273A patent/JP3085759B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05121767A (ja) | 1993-05-18 |
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