JPH05121767A - 半導体圧力センサの製造方法 - Google Patents
半導体圧力センサの製造方法Info
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- JPH05121767A JPH05121767A JP30827391A JP30827391A JPH05121767A JP H05121767 A JPH05121767 A JP H05121767A JP 30827391 A JP30827391 A JP 30827391A JP 30827391 A JP30827391 A JP 30827391A JP H05121767 A JPH05121767 A JP H05121767A
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Abstract
不必要となり、熱的ストレスの影響を低減出来、工程も
簡略化出来る半導体圧力センサの製造方法を提供するこ
とを目的とする。 【構成】 第1の半導体基板201の裏面に第1の合わ
せマーク204を設け、第1の半導体基板201の表面
の全面にP型拡散層205を形成し、続いて第1の合わ
せマーク204を基準にN+ 埋込層206を選択的に形
成し、第1の半導体基板201の表面に第2の半導体基
板208を貼合わせ、その貼合わせた第2の半導体基板
208の表面に第1の合わせマーク204を基準に位置
合わせして、第2の合わせマーク209を形成し、第1
の半導体基板201の裏面から所定の厚さに研磨してそ
の研磨面に第2の合わせマーク209を基準にして位置
合わせすることにより、ピエゾ抵抗とトランジスタの能
動領域を形成する。
Description
にピエゾ抵抗素子と増幅回路を搭載する半導体圧力セン
サの製造方法に関するものである。
は、特開平2−240971号公報、特開平2−224
277号公報に開示されているものがある。図4は第1
従来例の半導体圧力センサの製造方法の工程断面図であ
り、まず図4(a)に示すように、(100)の第1の
n型シリコン基板1(以下、単に基板という)にN+ 埋
込層3、P+ 埋込層5をそれぞれ形成後、P型エピタキ
シャル層7を成長し、その表面に酸化膜9を形成する。
1の表面に酸化膜19を形成した第2のn型シリコン基
板11を公知のウエハ直接接合法により、酸化膜9およ
び19が接するようにして、800℃〜1100℃の温
度に接合する。
基板1を研磨して所定の厚さに調整後、表面仕上げして
元の基板と同等の結晶面を得る。この後アイソレーショ
ン層20、続いて、ピエゾ抵抗素子21や増幅回路を構
成するバイポーラトランジスタなどの能動素子23を形
成する。
膜9および19をストッパとしてシリコンエッチングを
行い、ダイアフラム50を形成する。
図により説明する。この第2従来例は上記第1従来例と
は手順が異なり、図5(a)に示すように、P型基板1
01をn型基板102に酸化膜103を介して直接接合
し、P型基板101を研磨後、図5(b)に示すよう
に、埋込拡散層104を形成し、n型エピタキシャル層
105を成長する。以後の製法は前記第1従来例と同じ
であるので重複説明を避ける。
来例の製造方法でも、ダイアフラム形成時に酸化膜をエ
ッチングストッパとして用いるために、エッチングの制
御性が優れているという特徴がある反面、以下に列挙す
るような問題がある。
合した後に研磨するため、接合する前に形成した埋込層
の位置が不明となり、その後のマスクバターンの位置合
わせに重大な支障がある。また、接合前にエピタキシャ
ル層を形成しなければならず、工程が長くなる。
合した後の研磨面に埋込層を形成するが、その後のマス
ク合わせには支障がないが、ウエハ接合した状態でエピ
タキシャル成長しなければならず、エピタキシャル成長
時の高温、長時間の熱処理の影響でストレスを受け易
く、また、工程も長くなる。
点のうち、埋込層の位置が不明確となり、位置合わせが
できなくなるという問題点と、エピタキシャル層を成長
するために熱的ストレスの影響を受け易く、且つ工程も
長くなると言う問題点について解決した半導体圧力セン
サの製造方法を提供するものである。
解決するために、半導体圧力センサの製造方法におい
て、第1の半導体基板裏面に第1の合わせマークを設け
るとともに、第1の半導体基板の表面全域か、あるいは
第1の合わせマークで位置決めして選択的にP型拡散層
を形成し、かつ続いて同様に選択的にN型拡散層を形成
する工程と、第1の半導体基板に絶縁膜を介して第2の
半導体基板を貼合わせ、その貼合わせた第2の半導体基
板上に第1の合わせマークで位置決めして第2の合わせ
マークを形成した後に、第1の半導体基板を裏面から所
定の厚さまで研磨して除去し、かつポリッシュ仕上げす
る工程と、研磨後の第1の半導体基板面に第2の合わせ
マークで位置決めしてピエゾ抵抗素子とトランジスタの
各能動素子を形成する工程と、第2の合わせマークで位
置決めして選択的にシリコンの異方性エッチングを行
い、ダイアフラムを形成する工程とを導入したものであ
る。
法において、以上のような工程を導入したので、第1の
半導体基板の裏面に第1の合わせマークを設け、第1の
半導体基板の表面にP型拡散層を形成した後に、引き続
き第1の合わせマークを基準にN+ 埋込層を選択的に形
成する。
半導体基板を貼合わせてその貼合わせた第2の半導体基
板上に第1の合わせマーク基準に位置合わせして第2の
合わせマークを形成した後に第1の半導体基板を裏面か
ら所定の厚さまで研磨して除去し、その研磨した面に第
2の合わせマークを基準にして位置合わせすることによ
り、ピエゾ抵抗素子とトランジスタの各能動素子を形成
することにより、P- またはP+ およびN+ 型拡散層の
位置は第2の合わせマークを使用して容易にその位置を
認識し、且つ、エピタキシャル成長を必要としなくな
り、熱的ストレスの影響を低減するように作用し、した
がって前記問題点を除去することができる。
法の実施例について図面に基づいて説明する。図1
(a)ないし図1(c)はその一実施例の第1段の工程
断面図であり、まず図1(a)に示すように、第1の半
導体基板201の両面に厚さ1000Å程度の薄い酸化
膜202を形成する。この第1の半導体基板201とし
て、例えば、(100)n型で比抵抗5Ω−cm、厚さ
300μm程度の両面ミラーウエハを使用する。
化膜203に公知のホトエッチング技術を用いて第1の
合わせマーク204を形成する。
導体基板201の表面の全面に酸化膜203を通して、
公知のイオン打込み法、例えば、40KeV、5×10
12ions/cm2 の条件でBを注入し、アニールする
ことにより、P- 拡散層205を形成する。
第1の合わせマーク204を基準に位置合わせを行っ
て、レジストパターン(図示せず)を形成し、このレジ
ストパターンをマスクにイオン注入法でAsを100K
eV、5×1014ions/cm2 の条件で注入し、ア
ニールすることにより、N+ 埋込層206を形成する。
この裏面の合わせマークに対して表面の位置合わせを行
うには、市販の両面アラナイザで容易に可能である。
め厚さ300Å程度の薄い酸化膜207を両面に形成し
た第2の半導体基板208を直接接合法等により100
0℃程度の温度で加熱して、前記第1の半導体基板20
1の表面に貼合わせ、一体化する。図1(c)中の符号
Xは貼合わせ面を示す。
体基板201と同様に厚さ300μm程度の両面ミラー
ウエハを使用するが、その使用目的は第1の半導体基板
201の支持体およびダイアフラムを形成することにあ
り、P型でもN型でもよい。
の表面の酸化膜207に第1の半導体基板201に設け
た第1の合わせマーク51を基準に位置合わせを行い、
第2の合わせマーク209を形成する。これにより、第
1の合わせマーク204の機能は第2の合わせマーク2
09に転写される。
この発明の第2段の工程に入り、まず、図2(a)に示
すように、第1の半導体基板201を図1(c)中の線
A1−A1で示す位置まで研磨することにより、除去
す。この研磨および表面仕上げは単結晶シリコン基板の
製造と同様の方法で行うことが出来、通常のシリコン基
板と同様な結晶性をもつ単結晶面を得ることができる。
01の厚さは圧力センサのダイアフラム面および増幅回
路の形成に使用するため、15〜30μm程度の厚さに
する。また、貼合わせ後に酸化膜203、207は完全
に一体化しているため界面は消失し、図2(a)に示す
ように、酸化膜210として表わされる。
導体基板201および第2の半導体基板208に新たに
酸化膜211を形成した後、まず第1の半導体基板20
1の面上に各素子領域を分離するために、アイソレーシ
ョン層212をP拡散層205に到達するように、選択
的に形成する。
イポーラトランジスタ用のベース層214、エミッタ層
215、コレクタ取出層216などの能動領域を形成
し、素子形成を完了する。
接続するための電極配線217を形成後、第1の半導体
基板201、第2の半導体基板208のそれぞれの面に
CVD法で窒化膜218を生成し、第2の半導体基板2
08側の窒化膜218を選択的に除去する。
膜211をエッチングするとともに、続いてKOHを主
成分とするアルカリエッチング液で第2の半導体基板2
08のシリコンを酸化膜211でストップするまで異方
性エッチングを行うことにより、ワンチップ型半導体圧
力センサを完成する。
るために、第1の半導体基板201の全面にイオン注入
法でP型不純物を注入したが、図3に示すように、選択
的にP型不純物を導入し、P埋込層219を形成して、
上方方向から分離拡散を行うこともできる。これによっ
て分離拡散の時間を短縮することができることは言うま
でもない。
の製造方法によれば、第1の半導体基板の裏面に第1の
合わせマークを設けておき、この第1の合わせマークで
位置合わせしてPまたはPおよびN拡散層を選択的に形
成した後、第1の半導体基板の表面に第2の半導体基板
を貼合わせるとともに、第2の半導体基板の表面上に第
1の合わせマークを基準に第2の合わせマークを転写
し、その後、第1の半導体基板を裏面から所定の厚さま
で研磨するようにしたので、PまたはPおよびN拡散層
の位置は第2の合わせマークを使用して容易にその位置
を認識でき、しかもエピタキシャル層の成長を必要とし
ないので、熱的ストレスの影響を低減することが出来、
工程も簡略にできる。
施例の第1段の工程断面図。
図。
図。
断面図。
Claims (1)
- 【請求項1】 第1の半導体基板の裏面に第1の合わせ
マークを設ける工程と、 前記第1の半導体基板の表面全面か、あるいは前記第1
の合わせマークによる位置決めにより選択的にP型拡散
層を形成し、続いて同様に選択的にN型拡散層を形成す
る工程と、 前記第1の半導体基板に絶縁膜を介して第2の半導体基
板を貼り合わせ、続いてこの貼り合わせた前記第2の半
導体基板上に、前記第1の合わせマークで位置決めし第
2の合わせマークを形成した後、前記第1の半導体基板
を裏面から所定の厚さまで研磨除去し、ポリッシュ仕上
げする工程と、 前記研磨後の前記第1の半導体基板に、前記第2の合わ
せマークで位置決めしてピエゾ抵抗素子とトランジスタ
の各能動素子を形成する工程と、 前記第2の合わせマークで位置決めし、選択的にシリコ
ンの異方性エッチングを行い、ダイアフラムを形成する
工程と、 よりなる半導体圧力センサの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03308273A JP3085759B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03308273A JP3085759B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05121767A true JPH05121767A (ja) | 1993-05-18 |
JP3085759B2 JP3085759B2 (ja) | 2000-09-11 |
Family
ID=17979042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03308273A Expired - Fee Related JP3085759B2 (ja) | 1991-10-29 | 1991-10-29 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3085759B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6856029B1 (en) * | 2001-06-22 | 2005-02-15 | Lsi Logic Corporation | Process independent alignment marks |
-
1991
- 1991-10-29 JP JP03308273A patent/JP3085759B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US6856029B1 (en) * | 2001-06-22 | 2005-02-15 | Lsi Logic Corporation | Process independent alignment marks |
Also Published As
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JP3085759B2 (ja) | 2000-09-11 |
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