JPH03242942A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03242942A JPH03242942A JP2040352A JP4035290A JPH03242942A JP H03242942 A JPH03242942 A JP H03242942A JP 2040352 A JP2040352 A JP 2040352A JP 4035290 A JP4035290 A JP 4035290A JP H03242942 A JPH03242942 A JP H03242942A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、出力電流を制御することにより定電圧特性又
は電流スイッチ機能を得る半導体集積回路に関するもの
で、特に電流制御素子として接合型電界効果トランジス
タ（ＪＰＥＴ）を用いた半導体集積回路（ＩＣ）に係る
ものである。
は電流スイッチ機能を得る半導体集積回路に関するもの
で、特に電流制御素子として接合型電界効果トランジス
タ（ＪＰＥＴ）を用いた半導体集積回路（ＩＣ）に係る
ものである。
（従来の技術）
出力電流を制御することで目標の特性、即ち定電圧特性
又は電流スイッチ機能を得る半導体集積回路の例を第７
図ないし第９図に示す。
又は電流スイッチ機能を得る半導体集積回路の例を第７
図ないし第９図に示す。
第７図は、従来の定電圧電源ＩＣ６０のブロック回路図
である。 ＩＣ６旦は、入力端子２、出力端子３、及
び入出力共通端子４（多くの場合、接地端子とする）を
持ち、出力端子３から流れ出る電流Ｉを電流制御素子１
で調節し、出力端子対３及び４に現われる電圧を一定に
保つ。 本従来例では、電流制御素子１としてＮＰＮ型
バイポーラトランジスタを用いる。
である。 ＩＣ６旦は、入力端子２、出力端子３、及
び入出力共通端子４（多くの場合、接地端子とする）を
持ち、出力端子３から流れ出る電流Ｉを電流制御素子１
で調節し、出力端子対３及び４に現われる電圧を一定に
保つ。 本従来例では、電流制御素子１としてＮＰＮ型
バイポーラトランジスタを用いる。
第８図に示す従来例の定電圧電源ＩＣ６１は、前記ＩＣ
６旦のＮＰＮ型バイポーラ）ヘランジスタに代えて絶縁
ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）１１を
使用した例である。
６旦のＮＰＮ型バイポーラ）ヘランジスタに代えて絶縁
ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）１１を
使用した例である。
第９図は、出力電流を開閉するスイッチン４’ ＩＣ６
２のブロック回路図である。 電源入力端子１４、出力
端子１５、入出力共通端子（接地端子）１６及び制御信
号入力端子１７を有し、制御信号入力端子１７に加えら
れた信号により、内部制御回路１８が電流制御素子（こ
の従来例ではＮＰＮ型バイポーラトランジスタ）１３を
オン、オフする。
２のブロック回路図である。 電源入力端子１４、出力
端子１５、入出力共通端子（接地端子）１６及び制御信
号入力端子１７を有し、制御信号入力端子１７に加えら
れた信号により、内部制御回路１８が電流制御素子（こ
の従来例ではＮＰＮ型バイポーラトランジスタ）１３を
オン、オフする。
これらの例に示した集積回路では、はとんどの場合、出
力端子と接地端子とか短絡したとき等に生じる過電流か
ら制御素子を保護する回路１０又は２０を組み込んでい
る。
力端子と接地端子とか短絡したとき等に生じる過電流か
ら制御素子を保護する回路１０又は２０を組み込んでい
る。
第７図に示す定電圧電源ＩＣ６０は典型的な定電圧電源
ＩＣである。 出力電圧の監視は、分圧抵抗５及び６に
よって分圧された電圧と、内部に設けられた基準電圧源
８の基準電圧とを比較し、誤差増幅器７で電流制御素子
１に帰還をかけることにより、出力電圧を一定にたちっ
ている。 例えば、出力端子３及び４に抵抗負荷を接続
し、定電圧■。で動作中、何らかの原因で負荷抵抗値が
減少したとする。 出力端子３，４間の電圧は同時に減
少するが、誤差増幅器７の出力は、ＮＰＮトランジスタ
１のベース電流を増加させる方向に作用し、これにより
負荷電流が増加し、減少した出力端子電圧か定電圧Ｖ。
ＩＣである。 出力電圧の監視は、分圧抵抗５及び６に
よって分圧された電圧と、内部に設けられた基準電圧源
８の基準電圧とを比較し、誤差増幅器７で電流制御素子
１に帰還をかけることにより、出力電圧を一定にたちっ
ている。 例えば、出力端子３及び４に抵抗負荷を接続
し、定電圧■。で動作中、何らかの原因で負荷抵抗値が
減少したとする。 出力端子３，４間の電圧は同時に減
少するが、誤差増幅器７の出力は、ＮＰＮトランジスタ
１のベース電流を増加させる方向に作用し、これにより
負荷電流が増加し、減少した出力端子電圧か定電圧Ｖ。
に達して安定となる。
第８図に示す定電圧電源ＩＣ６１は、電流制御素子とし
てＭＯ３ＦＥＴ１１を使用したもので、その動作は定電
圧電源ＩＣ６０に準する。
てＭＯ３ＦＥＴ１１を使用したもので、その動作は定電
圧電源ＩＣ６０に準する。
これら従来の回路方式では、出力端子３及び４が短絡或
いは短絡に近い状態になった時、電流制御素子１，１１
には過大な電流が流れ、素子の加熱が起こり、破壊に到
る危険がある。 そのため、一般的には過電流を検出し
、ある値以上の負荷電流が流れると、出力を止める保護
回路を付加しなければならなかった。 定電圧電源ＩＣ
６０及び６１においては、電流制御素子１及び１１に直
列に過電流検出用抵抗９を接続し、抵抗９に一定値以上
の過電流が流れると、過電流保護回１１０が動作し、電
流制御素子をオフ状態にして過電流に上る索子破壊を防
止する。
いは短絡に近い状態になった時、電流制御素子１，１１
には過大な電流が流れ、素子の加熱が起こり、破壊に到
る危険がある。 そのため、一般的には過電流を検出し
、ある値以上の負荷電流が流れると、出力を止める保護
回路を付加しなければならなかった。 定電圧電源ＩＣ
６０及び６１においては、電流制御素子１及び１１に直
列に過電流検出用抵抗９を接続し、抵抗９に一定値以上
の過電流が流れると、過電流保護回１１０が動作し、電
流制御素子をオフ状態にして過電流に上る索子破壊を防
止する。
第９図に示すスイッチングＩＣ６２においても、出力端
子１５．１６間に接続される負荷が重くなり、過大な電
流を引き出そうとしたときには素子が破壊する恐れかあ
る。 そのため定電圧電源ＩＣと同様、何らかの形で一
定値以上の過電流を検出して電流制御素子に過負荷を加
えないようにする必要があり、例えは過電流検出用抵抗
１９と過電流保護回路２０とから成る保護回路を付加す
ることが、一般的であった。
子１５．１６間に接続される負荷が重くなり、過大な電
流を引き出そうとしたときには素子が破壊する恐れかあ
る。 そのため定電圧電源ＩＣと同様、何らかの形で一
定値以上の過電流を検出して電流制御素子に過負荷を加
えないようにする必要があり、例えは過電流検出用抵抗
１９と過電流保護回路２０とから成る保護回路を付加す
ることが、一般的であった。
これらの過電流保護回路は、電圧を安定させるとか、電
流供給をオン、オフするという本質的な回路動作には不
要な回路である。 特に取り扱う電流量が小さいＩＣの
場合には、もともと小面積のチップに、更に保護回路を
付は加える必要があり、チップ面積増加の一因であった
。
流供給をオン、オフするという本質的な回路動作には不
要な回路である。 特に取り扱う電流量が小さいＩＣの
場合には、もともと小面積のチップに、更に保護回路を
付は加える必要があり、チップ面積増加の一因であった
。
（発明が解決しようとする課題）
これまで述べたように、出力電流を制御することで、定
電圧特性又は電流スイッチ機能を得る従来の半導体集積
回路は、過大な電流により電流制御素子が破壊されるの
を保護するため、過電流保護回路を付加することが一般
的である。 このため本質的回路動作には不要なチップ
面積を必要とし、特に取り扱う電流量の小さなＩＣでは
、保護回路の付加により相対的なチップ面積の増加が大
きく、課題となっている。
電圧特性又は電流スイッチ機能を得る従来の半導体集積
回路は、過大な電流により電流制御素子が破壊されるの
を保護するため、過電流保護回路を付加することが一般
的である。 このため本質的回路動作には不要なチップ
面積を必要とし、特に取り扱う電流量の小さなＩＣでは
、保護回路の付加により相対的なチップ面積の増加が大
きく、課題となっている。
本発明の目的は、出力電流を制御することによって、定
電圧特性又は電流スイッチ機能を得る半導体集積回路に
おいて、過電流保護回路を設けないで、且つ電流制御素
子を過電流による破壊から保護できる半導体集積回路を
提供することである。
電圧特性又は電流スイッチ機能を得る半導体集積回路に
おいて、過電流保護回路を設けないで、且つ電流制御素
子を過電流による破壊から保護できる半導体集積回路を
提供することである。
［発明の構成コ
（課題を解決するための手段）
本発明の半導体集積回路は、直流入力端子対と、出力端
子対と、１つの主電極（例えはドレイン電＠）が前記直
流入力端子に、池の１つの主電極（例えはソース電極）
が前記出力端子にそれぞれ電気的に接続する接合型電界
効果トランジスタ（ＪＦＥＴ）とを有する半導体集積回
路であって、該ＪＦＥＴのドレイン最大飽和電流■。９
．を越える過大な出力電流を該ＪＰＥＴにより抑制する
と共に出力電流を制御することにより定電圧特性又は電
流スイッチ機能（電流開閉機能〉が得られる半導体集積
回路である。
子対と、１つの主電極（例えはドレイン電＠）が前記直
流入力端子に、池の１つの主電極（例えはソース電極）
が前記出力端子にそれぞれ電気的に接続する接合型電界
効果トランジスタ（ＪＦＥＴ）とを有する半導体集積回
路であって、該ＪＦＥＴのドレイン最大飽和電流■。９
．を越える過大な出力電流を該ＪＰＥＴにより抑制する
と共に出力電流を制御することにより定電圧特性又は電
流スイッチ機能（電流開閉機能〉が得られる半導体集積
回路である。
（作用）
前記接合型電界効果トランジスタ（ＪＰＥＴ）は、前記
半導体集積回路の出力電流制御素子としての作用を持つ
。 後述するように、ＪＦＥ’ｌ”の最大電流は、ドレ
イン最大飽和電流■。５．で抑えられ、これ以上の電流
は基本的に流れない。 従って負荷回路に短絡等の異常
が発生しても、ＪＰＥＴのＩ ＤＳＳで最大電流値は制
限されるので、特に過電流保護回路を設番つる必要はな
いし、ＪＦＥＴも過電流による破壊から保護される。
半導体集積回路の出力電流制御素子としての作用を持つ
。 後述するように、ＪＦＥ’ｌ”の最大電流は、ドレ
イン最大飽和電流■。５．で抑えられ、これ以上の電流
は基本的に流れない。 従って負荷回路に短絡等の異常
が発生しても、ＪＰＥＴのＩ ＤＳＳで最大電流値は制
限されるので、特に過電流保護回路を設番つる必要はな
いし、ＪＦＥＴも過電流による破壊から保護される。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。 第１図は正電圧出力の定電圧電源ＩＣへの応用例
を示すブロック回路図である。
る。 第１図は正電圧出力の定電圧電源ＩＣへの応用例
を示すブロック回路図である。
同図に示す定電圧電源ＩＣ８旦（出力電圧５Ｖ、電流１
００ＩＩＩＡ）は、直流電力を入力する直流入力端子対
２２．２４と、電力を負荷に供給する出力端子対２３．
２４と、ドレイン端子りが入力端子２２に、ソース端子
Ｓが出力端子２３に接続されたＪＦＥＴ２１とを持って
いる。 なお本実施例では、端子２４は入出力共通端子
で、且つ接地されている。
００ＩＩＩＡ）は、直流電力を入力する直流入力端子対
２２．２４と、電力を負荷に供給する出力端子対２３．
２４と、ドレイン端子りが入力端子２２に、ソース端子
Ｓが出力端子２３に接続されたＪＦＥＴ２１とを持って
いる。 なお本実施例では、端子２４は入出力共通端子
で、且つ接地されている。
出力電圧は抵抗２５．２６により分圧される。
誤差増幅器２７は、基準電圧源２８の基準電圧と、前記
分圧された出力電圧との代数差に比例した信号をＪＦＥ
Ｔのゲー１− Ｇに出力する。 これによりＪＦＥ’Ｔ
’のドレイン電流は増減し、出力端子２３．２４の間の
電圧は常に定電圧になるよう制御される。
分圧された出力電圧との代数差に比例した信号をＪＦＥ
Ｔのゲー１− Ｇに出力する。 これによりＪＦＥ’Ｔ
’のドレイン電流は増減し、出力端子２３．２４の間の
電圧は常に定電圧になるよう制御される。
上記の通り、本発明のＩＣ８０Ｌニア）電流制御素子に
は、従来のバイポーラトランジスタやＭＯＳＦＥＴでは
なく、Ｎチャネル接合型電界効果トランジスタ（Ｎ−ｃ
ｈ、ＪＦＥＴ）を使用している。
は、従来のバイポーラトランジスタやＭＯＳＦＥＴでは
なく、Ｎチャネル接合型電界効果トランジスタ（Ｎ−ｃ
ｈ、ＪＦＥＴ）を使用している。
第２図にはＮ−ａｈ、ＪＰＥＴの■。５（ドレイン・ソ
ース間電圧）−Ｉ。（ドレイン電流）特性の一例を示す
。 縦軸はＩ。、横軸はＶ。５を示し、図中の曲線群の
パラメータはＶＧＳ（ゲー１〜・ソース間電圧）て、曲
線２９はＶ６５＝０のときの特性曲線である。 ドレイ
ン電流Ｉｎの最大値は、ＶＣ，５Ｏのときの飽和電流■
６９．で抑えられるため、これ以上のドレイン電流は基
本的に流れない。 このため第１図の回路で、仮に出力
端子２３と２４とか短絡した場合でも、電流■はＩ６以
上は流れない。 従って従来技術では多くの場合に組み
込まれでいた過電流保護回路を削除しても、電流制御素
子２１自体が保護回路と同じ働きをする。
ース間電圧）−Ｉ。（ドレイン電流）特性の一例を示す
。 縦軸はＩ。、横軸はＶ。５を示し、図中の曲線群の
パラメータはＶＧＳ（ゲー１〜・ソース間電圧）て、曲
線２９はＶ６５＝０のときの特性曲線である。 ドレイ
ン電流Ｉｎの最大値は、ＶＣ，５Ｏのときの飽和電流■
６９．で抑えられるため、これ以上のドレイン電流は基
本的に流れない。 このため第１図の回路で、仮に出力
端子２３と２４とか短絡した場合でも、電流■はＩ６以
上は流れない。 従って従来技術では多くの場合に組み
込まれでいた過電流保護回路を削除しても、電流制御素
子２１自体が保護回路と同じ働きをする。
又ＪＦＥＴは、電圧駆動素子なので、バイポーラトラン
ジスタを制御素子等に使った時よりも、消費電流が低く
抑えられるという効果も生まれる。
ジスタを制御素子等に使った時よりも、消費電流が低く
抑えられるという効果も生まれる。
第３図は、負電圧出力の定電圧電源ＩＣ旦」、への応用
例のブロック回路図である。 正電圧出力型ＩＣ旦」−
で使用したＮ−ｃｈ、ＪＦＥＴの代わり４：：Ｐ−ｃｈ
、 Ｊ ＰＥＴ３１を使用することで目標の定す電圧特
性を得ることができる。 この場合も電流ＩはＪＦＥ’
ｌ”３１のＩ。Ｓ、で制限されるため、過電流保護回路
は不要となる。 なお３２は直流入力端子、３３は入出
力共通端子（接地端子）、３４は出力端子、３５及び３
６は分圧抵抗、３７は誤差増幅器、３８は基準電圧源で
ある。
例のブロック回路図である。 正電圧出力型ＩＣ旦」−
で使用したＮ−ｃｈ、ＪＦＥＴの代わり４：：Ｐ−ｃｈ
、 Ｊ ＰＥＴ３１を使用することで目標の定す電圧特
性を得ることができる。 この場合も電流ＩはＪＦＥ’
ｌ”３１のＩ。Ｓ、で制限されるため、過電流保護回路
は不要となる。 なお３２は直流入力端子、３３は入出
力共通端子（接地端子）、３４は出力端子、３５及び３
６は分圧抵抗、３７は誤差増幅器、３８は基準電圧源で
ある。
第４図は、スイッチングＩＣの実施例のブロック回路図
である。 スイッチングＩＣ８２は、直流入力端子対４
０及び４２（接地端子〉と、出力端子対４１及び４２と
、入力端子４ｏにドレイン端子Ｄ、出力端子４１にソー
ス端子Ｓがそれぞれ接続されｆ：Ｎ−ｃｈ、ＪＦＥＴ３
９を有し、信号入力端子４３に加えられた信号により、
内部制御回路４４かＪＦＥＴ３９をオン、オフし、出力
端子４１から流出する出力電流■を制御する。 この場
合も、出力電流ＩはＪＦＥＴ３９めＩ６が最大値となり
、３１５電流保護回路は不要となる。
である。 スイッチングＩＣ８２は、直流入力端子対４
０及び４２（接地端子〉と、出力端子対４１及び４２と
、入力端子４ｏにドレイン端子Ｄ、出力端子４１にソー
ス端子Ｓがそれぞれ接続されｆ：Ｎ−ｃｈ、ＪＦＥＴ３
９を有し、信号入力端子４３に加えられた信号により、
内部制御回路４４かＪＦＥＴ３９をオン、オフし、出力
端子４１から流出する出力電流■を制御する。 この場
合も、出力電流ＩはＪＦＥＴ３９めＩ６が最大値となり
、３１５電流保護回路は不要となる。
第５図は、出力端子対を２つ持つ定電圧電源ＩＣのブロ
ック回路図である。 この定電圧電源■Ｃ８３は入力端
子対５１．５０と、２つの出力端子対４８．５０及び４
９．５０と、Ｊ ＰＥＴ４６及び４７を持っている。
Ｊ Ｆ Ｅ ’ｒ４６及び４７のドレイン端子りは主電
流制御素子４５を介して入力端子５１に電気的に接続さ
れ、ＪＦＥＴ４６及び４７のソース端子Ｓはそれぞれ出
力端子４８及び４９に接続される。 ２つの出力端子対
に現０ われる各出力電圧は分圧抵抗５２．．５３及び５５゜５
６によって分圧され、分圧された出力電圧と基準電圧源
５８の基準電圧とは誤差増幅器５４及び５７により比較
され、ＪＦＥＴ４６及びＪＦＥＴ４７に帰還をかけ、出
力端子間の電圧を一定の安定電圧とする。 分圧抵抗５
２と５３、及び５５と５６のそれぞれの抵抗比を変える
ことで、２通りの出力電圧が得られる。 又それぞれの
ＪＰＥＴが流す電流■７、及びＩ２は、それぞれＪＰＥ
Ｔ４６のＩＤ５Ｓ、及びＪＦＥＴ４７のＩＤ５Ｓ２によ
り、その最大電流値が制限され、従ってＮＰＮトランジ
スタ（主電流制御素子）４５には（Ｉｏｓｓ＋十■。２
）以上の電流は流れない。 この場合も他の前記実施例
と同様、過電流保護回路は不要となる。
ック回路図である。 この定電圧電源■Ｃ８３は入力端
子対５１．５０と、２つの出力端子対４８．５０及び４
９．５０と、Ｊ ＰＥＴ４６及び４７を持っている。
Ｊ Ｆ Ｅ ’ｒ４６及び４７のドレイン端子りは主電
流制御素子４５を介して入力端子５１に電気的に接続さ
れ、ＪＦＥＴ４６及び４７のソース端子Ｓはそれぞれ出
力端子４８及び４９に接続される。 ２つの出力端子対
に現０ われる各出力電圧は分圧抵抗５２．．５３及び５５゜５
６によって分圧され、分圧された出力電圧と基準電圧源
５８の基準電圧とは誤差増幅器５４及び５７により比較
され、ＪＦＥＴ４６及びＪＦＥＴ４７に帰還をかけ、出
力端子間の電圧を一定の安定電圧とする。 分圧抵抗５
２と５３、及び５５と５６のそれぞれの抵抗比を変える
ことで、２通りの出力電圧が得られる。 又それぞれの
ＪＰＥＴが流す電流■７、及びＩ２は、それぞれＪＰＥ
Ｔ４６のＩＤ５Ｓ、及びＪＦＥＴ４７のＩＤ５Ｓ２によ
り、その最大電流値が制限され、従ってＮＰＮトランジ
スタ（主電流制御素子）４５には（Ｉｏｓｓ＋十■。２
）以上の電流は流れない。 この場合も他の前記実施例
と同様、過電流保護回路は不要となる。
次に第６図（ａ）ないしくｅ ）は、本発明の半導体集
積回路に用いるＪＦＥＴの実施例の模式的断面図である
。 ここでは従来のバイポーラプロセスで作製可能な構
造のＪＦＥＴを取り上げである。 第６図（ａ ）ない
しくｄ）は、Ｎ−ｃｈ、 Ｊ１ ＦＥＴ、同図（ｅ）はＰ−ｃｈ、ＪＰＥＴの例である。
積回路に用いるＪＦＥＴの実施例の模式的断面図である
。 ここでは従来のバイポーラプロセスで作製可能な構
造のＪＦＥＴを取り上げである。 第６図（ａ ）ない
しくｄ）は、Ｎ−ｃｈ、 Ｊ１ ＦＥＴ、同図（ｅ）はＰ−ｃｈ、ＪＰＥＴの例である。
なお第６図において同符号は同じ部分を表わす。
同図（ａ ）の例では、チャネル部にはバルクのエピタ
キシャルＮ−型層６１、ソース及びドレイン部は通常エ
ミッタに用いるＮ＋型型数散層６５ゲート部にはベース
拡散に用いるＰ＋型拡散層６４と裏面のＰ型基板６０と
を使用している。
キシャルＮ−型層６１、ソース及びドレイン部は通常エ
ミッタに用いるＮ＋型型数散層６５ゲート部にはベース
拡散に用いるＰ＋型拡散層６４と裏面のＰ型基板６０と
を使用している。
符号６２はＰ゛埋め込み拡散層、６３はアイソレーショ
ンＰ型拡散層、６６は絶縁膜、６７はゲート電極、６８
はソース電極、６つはドレイン電極である。
ンＰ型拡散層、６６は絶縁膜、６７はゲート電極、６８
はソース電極、６つはドレイン電極である。
同図（ｂ）に示すＪＦＥＴでは、同図（ａ）のＪ Ｆ
Ｅ Ｔに加えて、Ｐ＋型拡散Ｎｊ６４に更に追加拡散を
して深いＰ＋型拡散層６４ａを形成し、チャネル部を狭
くしている。 チャネル部が狭くなると、より少ない空
乏層の伸び方で、即ちより小さなゲート電圧でピンチオ
フすることができる。
Ｅ Ｔに加えて、Ｐ＋型拡散Ｎｊ６４に更に追加拡散を
して深いＰ＋型拡散層６４ａを形成し、チャネル部を狭
くしている。 チャネル部が狭くなると、より少ない空
乏層の伸び方で、即ちより小さなゲート電圧でピンチオ
フすることができる。
つまり、コントロールするために必要な電圧がより小さ
くてよい。
くてよい。
２
同図（Ｃ）に示すＪＦＥＴは、通常バイポーラＩＣプロ
セスのＮ＋埋め込み層とコンタクトするために深く拡散
させるＮ＋型型数散層７０、チャネル部に使用している
。 これにより、チャネル抵抗の低下を図っている。
セスのＮ＋埋め込み層とコンタクトするために深く拡散
させるＮ＋型型数散層７０、チャネル部に使用している
。 これにより、チャネル抵抗の低下を図っている。
同図（ｄ ）に示すＪＰＥＴは、同図（ｂ ）で行なっ
たチャネル部の狭化を、Ｐ４型埋め込み層６２を入れて
Ｎ−型エピタキシャル層６１の厚さを狭めることで実現
している。
たチャネル部の狭化を、Ｐ４型埋め込み層６２を入れて
Ｎ−型エピタキシャル層６１の厚さを狭めることで実現
している。
同図（ｅ ）にはＰ−ｃｈ、ＪＰＥＴの構造の例を示し
である。 チャネル部には、通常ベース拡散に用いるＰ
＋型拡散層６４を使用し、ゲート部にはエミッタ拡散に
用いるＮ＋型型数散層６５埋め込みＮ＋型型数散層７１
び深いＮ 型拡散層７０を使用する。
である。 チャネル部には、通常ベース拡散に用いるＰ
＋型拡散層６４を使用し、ゲート部にはエミッタ拡散に
用いるＮ＋型型数散層６５埋め込みＮ＋型型数散層７１
び深いＮ 型拡散層７０を使用する。
なお第１図、第３図及び第５図に示した定電圧電源ＩＣ
において、誤差増幅器２７．．３７，５４゜５７及び基
準電圧源２８，３８．５８もＪ Ｐ Ｅ Ｔで構成して
も良いし、ＭＯＳＦＥＴで構成しても良い。 こうずれ
ば定電圧電源ＩＣの内部消費型３ 力は更に小さくなる。
において、誤差増幅器２７．．３７，５４゜５７及び基
準電圧源２８，３８．５８もＪ Ｐ Ｅ Ｔで構成して
も良いし、ＭＯＳＦＥＴで構成しても良い。 こうずれ
ば定電圧電源ＩＣの内部消費型３ 力は更に小さくなる。
又第４図に示すスイッチングＩＣの制御回路４４もＪＦ
ＥＴで構成しても良いし、ＭＯ３ＦＥＴ″′Ｃ−構成し
ても良い。
ＥＴで構成しても良いし、ＭＯ３ＦＥＴ″′Ｃ−構成し
ても良い。
又第５図に示す定電圧電源ＩＣの主制御素子４５はＮＰ
Ｎトランジスタであったが、これもＪＰＥＴにしても構
わない。
Ｎトランジスタであったが、これもＪＰＥＴにしても構
わない。
なお本発明の半導体集積回路は、その他の半導体集積回
路と共に１個の半導体基板（チップ）上に形成されるこ
ともあるし、又２個以上の半導体基板（チップ）を用い
た混成集積回路の構成要素として使用されることもある
。
路と共に１個の半導体基板（チップ）上に形成されるこ
ともあるし、又２個以上の半導体基板（チップ）を用い
た混成集積回路の構成要素として使用されることもある
。
［発明の効果］
これまで述べたように、本発明によれば、出力電流を制
御することによって、定電圧特性又は電流スイッチ機能
を得る半導体集積回路において、最大、飽和電流Ｉ Ｄ
ＳＳで最大電流値か制限される接合型電界効果トランジ
スタを電流制御素子として使用することで、過電流保護
回路を設けなくとも、過電流を制限し電流制御・素子を
破壊から保護でき４ る半導体集積回路を提供することができた。
御することによって、定電圧特性又は電流スイッチ機能
を得る半導体集積回路において、最大、飽和電流Ｉ Ｄ
ＳＳで最大電流値か制限される接合型電界効果トランジ
スタを電流制御素子として使用することで、過電流保護
回路を設けなくとも、過電流を制限し電流制御・素子を
破壊から保護でき４ る半導体集積回路を提供することができた。
第１図は本発明の半導体集積回路（定電圧電源ＩＣ）の
実施例のブロック回路図、第２図は接合型電界効果トラ
ンジスタのＶｏｓＩｏ特性図、第３図、第４図及び第５
図は本発明のその他の実施例で、それぞれ定電圧電源Ｉ
Ｃ、スイッチングＩＣ及び多出力定電圧電源ＩＣのブロ
ック回路図、第６図はＪＰＥＴの断面図、第７図ないし
第９図は、従来の半導体集積回路のブロック回路図であ
る。 ２，１４，２２，３２，４０．５１・・・直流入
力端子、 ３，１５，２３，３４，４１，４８゜４９・
・・出力端子、 ４，１６，２４，３３，４２゜５０・
・・入出力共通端子、 ２１，３１，３９４６．４７・
・・接合型電界効果トランジスタ、 ８゜２８．３８．
５８・・・基準電圧源、 ７，１２２７．３７，５４，
５７．５９・・・誤差増幅器、５．６，２５，２６，３
５，３６，５２，５３５５．５６・・・分圧抵抗、
■・・・出力電流。 ５ Ｖ （ト） へ Ｎ 寸 〜 マ
実施例のブロック回路図、第２図は接合型電界効果トラ
ンジスタのＶｏｓＩｏ特性図、第３図、第４図及び第５
図は本発明のその他の実施例で、それぞれ定電圧電源Ｉ
Ｃ、スイッチングＩＣ及び多出力定電圧電源ＩＣのブロ
ック回路図、第６図はＪＰＥＴの断面図、第７図ないし
第９図は、従来の半導体集積回路のブロック回路図であ
る。 ２，１４，２２，３２，４０．５１・・・直流入
力端子、 ３，１５，２３，３４，４１，４８゜４９・
・・出力端子、 ４，１６，２４，３３，４２゜５０・
・・入出力共通端子、 ２１，３１，３９４６．４７・
・・接合型電界効果トランジスタ、 ８゜２８．３８．
５８・・・基準電圧源、 ７，１２２７．３７，５４，
５７．５９・・・誤差増幅器、５．６，２５，２６，３
５，３６，５２，５３５５．５６・・・分圧抵抗、
■・・・出力電流。 ５ Ｖ （ト） へ Ｎ 寸 〜 マ
Claims (1)
- １ 直流電力を入力する直流入力端子対と、電力を負荷
に供給する出力端子対と、１つの主電極が前記直流入力
端子に電気的に接続され、他の１つの主電極が前記出力
端子に電気的に接続される接合型電界効果トランジスタ
とを有し、該接合型電界効果トランジスタのドレイン最
大飽和電流Ｉ＿Ｄ＿Ｓ＿Ｓを越える過大な出力電流を該
トランジスタにより抑制すると共に出力電流を制御する
ことにより定電圧特性又は電流スイッチ機能を得ること
を特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040352A JP2531818B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路 |
| US07/654,807 US5168175A (en) | 1990-02-21 | 1991-02-13 | Semiconductor integrated circuit using junction field effect transistor as current control element |
| KR1019910002742A KR930006728B1 (ko) | 1990-02-21 | 1991-02-20 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040352A JP2531818B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242942A true JPH03242942A (ja) | 1991-10-29 |
| JP2531818B2 JP2531818B2 (ja) | 1996-09-04 |
Family
ID=12578241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040352A Expired - Fee Related JP2531818B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5168175A (ja) |
| JP (1) | JP2531818B2 (ja) |
| KR (1) | KR930006728B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594044B1 (ko) * | 1998-12-30 | 2006-09-06 | 삼성전자주식회사 | 시스템의 전원 안정화 회로 |
| US20140355161A1 (en) * | 2013-05-28 | 2014-12-04 | Texas Instruments Incorporated | Fast transient precision power regulation apparatus |
| JP2015139364A (ja) * | 2014-01-21 | 2015-07-30 | メルセン フランス エスベー ソシエテ パ アクシオンス シンプリフィエ | 過電圧に対して回路を保護する保護装置および当該装置を有する電力供給メンバ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07121252A (ja) * | 1993-10-26 | 1995-05-12 | Rohm Co Ltd | 安定化電源回路内蔵ｉｃ |
| US6756839B2 (en) * | 2000-05-30 | 2004-06-29 | Semiconductor Components Industries, L.L.C. | Low voltage amplifying circuit |
| DE10101744C1 (de) * | 2001-01-16 | 2002-08-08 | Siemens Ag | Elektronische Schalteinrichtung und Betriebsverfahren |
| DE10212863B4 (de) * | 2002-03-22 | 2006-06-08 | Siemens Ag | Ansteuerschaltung für einen Sperrschicht-Feldeffekttransistor |
| US20030231050A1 (en) * | 2002-06-14 | 2003-12-18 | Semiconductor Components Industries, Llc | Method of forming a reference voltage from a J-fet |
| US6989659B2 (en) * | 2002-09-09 | 2006-01-24 | Acutechnology Semiconductor | Low dropout voltage regulator using a depletion pass transistor |
| WO2005020402A1 (en) * | 2003-08-21 | 2005-03-03 | Fultec Pty Ltd | Integrated electronic disconnecting circuits methods, and systems |
| US20060098363A1 (en) * | 2004-11-09 | 2006-05-11 | Fultec Semiconductors, Inc. | Integrated transient blocking unit compatible with very high voltages |
| US8278691B2 (en) * | 2008-12-11 | 2012-10-02 | Micron Technology, Inc. | Low power memory device with JFET device structures |
| US8294440B2 (en) * | 2009-06-27 | 2012-10-23 | Lowe Jr Brian Albert | Voltage regulator using depletion mode pass driver and boot-strapped, input isolated floating reference |
| US8593211B2 (en) * | 2012-03-16 | 2013-11-26 | Texas Instruments Incorporated | System and apparatus for driver circuit for protection of gates of GaN FETs |
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| JPS55131823A (en) * | 1979-03-31 | 1980-10-14 | Fujitsu Ltd | Voltage-regulated power supply |
| JPH01267709A (ja) * | 1988-04-19 | 1989-10-25 | Sony Corp | 電流供給装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3633044A (en) * | 1969-12-31 | 1972-01-04 | Singer General Precision | Gamma correction circuit |
| JPS62272631A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 歪発生回路 |
| US4937469A (en) * | 1988-08-30 | 1990-06-26 | International Business Machines Corporation | Switched current mode driver in CMOS with short circuit protection |
-
1990
- 1990-02-21 JP JP2040352A patent/JP2531818B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-13 US US07/654,807 patent/US5168175A/en not_active Expired - Lifetime
- 1991-02-20 KR KR1019910002742A patent/KR930006728B1/ko not_active IP Right Cessation
Patent Citations (2)
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| JP2015139364A (ja) * | 2014-01-21 | 2015-07-30 | メルセン フランス エスベー ソシエテ パ アクシオンス シンプリフィエ | 過電圧に対して回路を保護する保護装置および当該装置を有する電力供給メンバ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920000131A (ko) | 1992-01-10 |
| JP2531818B2 (ja) | 1996-09-04 |
| KR930006728B1 (ko) | 1993-07-23 |
| US5168175A (en) | 1992-12-01 |
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Legal Events
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