JPH05312851A - 比較器回路 - Google Patents
比較器回路Info
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- JPH05312851A JPH05312851A JP5014700A JP1470093A JPH05312851A JP H05312851 A JPH05312851 A JP H05312851A JP 5014700 A JP5014700 A JP 5014700A JP 1470093 A JP1470093 A JP 1470093A JP H05312851 A JPH05312851 A JP H05312851A
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- Japan
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- voltage
- terminal
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- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【構成】 本発明比較器回路は第１及び第２電源端子
２，３と、基準電圧用第１入力端子６と、入力信号用信
号端子８に減衰手段７を経て接続された第２入力端子６
とを有する比較器１を具える。減衰手段７は抵抗１２と
バイアス電圧端子１０とＭＯＳトランジスタ９とを具
え、ドレインｄを信号端子８に、ソースｓ及びバックゲ
ートｂｇを第２入力端子６に、ゲートｇをバイアス電圧
端子１０にそれぞれ接続し、抵抗１２をゲートｇとソー
スｓとの間に挿入した構成とする。 【効果】 信号端子８の入力電圧（ドレイン電圧）が高
いときＭＯＳトランジスタ９がその飽和領域で動作し、
ソースｓの電圧がバイアス電圧Ｖbiasにほぼ等しく維持
され、ドレイン電圧がバイアス電圧より低くなるとＭＯ
Ｓトランジスタ９がその線形領域で導通し、ソースｓの
電圧はドレインｄの電圧に追従する。斯くして比較器１
が第２入力端子６の過電圧から保護される。
２，３と、基準電圧用第１入力端子６と、入力信号用信
号端子８に減衰手段７を経て接続された第２入力端子６
とを有する比較器１を具える。減衰手段７は抵抗１２と
バイアス電圧端子１０とＭＯＳトランジスタ９とを具
え、ドレインｄを信号端子８に、ソースｓ及びバックゲ
ートｂｇを第２入力端子６に、ゲートｇをバイアス電圧
端子１０にそれぞれ接続し、抵抗１２をゲートｇとソー
スｓとの間に挿入した構成とする。 【効果】 信号端子８の入力電圧（ドレイン電圧）が高
いときＭＯＳトランジスタ９がその飽和領域で動作し、
ソースｓの電圧がバイアス電圧Ｖbiasにほぼ等しく維持
され、ドレイン電圧がバイアス電圧より低くなるとＭＯ
Ｓトランジスタ９がその線形領域で導通し、ソースｓの
電圧はドレインｄの電圧に追従する。斯くして比較器１
が第２入力端子６の過電圧から保護される。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧接続用の第１
及び第２電源端子と、基準電圧接続用の第１入力端子
と、入力電圧接続用の信号端子に減衰手段を経て接続さ
れた第２入力端子とを有する比較器を具えた比較器回路
に関するものである。
及び第２電源端子と、基準電圧接続用の第１入力端子
と、入力電圧接続用の信号端子に減衰手段を経て接続さ
れた第２入力端子とを有する比較器を具えた比較器回路
に関するものである。
【０００２】
【従来の技術】このタイプの比較器回路は一般に知られ
ており、多くの用途に使用されている。この比較器は入
力電圧を基準電圧と比較し、入力電圧が基準電圧を越え
るとき信号を発生する。基準電圧は比較器の電源電圧レ
ンジ内の値を有する。比較器の基準電圧及び電源電圧に
対し大きな入力電圧を測定する場合には一般に減衰器を
用いて入力電圧を電源電圧により決まるレンジ内におさ
める。減衰手段の代わりに、信号端子と比較器の第２入
力端子との間の大きな直列抵抗を有すると共に必要に応
じ第２入力端子と第２電源端子との間の別の抵抗を有す
る抵抗分圧器を用いることもできる。この場合には入力
電圧と比較器の第２入力端子の減衰された電圧との関係
は線形関係になる。多くの場合に線形関係は必要ない。
このような場合には、既知のように、信号端子と第２入
力端子との間の直列抵抗と、第２入力端子と第２電源端
子との間のクランプ手段とから成る減衰手段を用いて信
号を制限することができる。これらの既知の減衰器の欠
点は直列抵抗にある。この抵抗は大きな値にする必要が
あり、特に集積回路において問題になる。他の既知の非
線形減衰手段は、カソードを信号端子に接続し、アノー
ドを比較器の第２入力端子に接続すると共に直列抵抗を
経て基準電圧源にも接続したダイオードによって得るこ
ともできる。このダイオードは高い信号電圧を阻止し、
基準電圧以下の信号電圧の場合に導通する。この既知の
減衰器の欠点はダイオードの電圧降下にあり、この電圧
降下は比較的小さい入力電圧に対し不所望である。
ており、多くの用途に使用されている。この比較器は入
力電圧を基準電圧と比較し、入力電圧が基準電圧を越え
るとき信号を発生する。基準電圧は比較器の電源電圧レ
ンジ内の値を有する。比較器の基準電圧及び電源電圧に
対し大きな入力電圧を測定する場合には一般に減衰器を
用いて入力電圧を電源電圧により決まるレンジ内におさ
める。減衰手段の代わりに、信号端子と比較器の第２入
力端子との間の大きな直列抵抗を有すると共に必要に応
じ第２入力端子と第２電源端子との間の別の抵抗を有す
る抵抗分圧器を用いることもできる。この場合には入力
電圧と比較器の第２入力端子の減衰された電圧との関係
は線形関係になる。多くの場合に線形関係は必要ない。
このような場合には、既知のように、信号端子と第２入
力端子との間の直列抵抗と、第２入力端子と第２電源端
子との間のクランプ手段とから成る減衰手段を用いて信
号を制限することができる。これらの既知の減衰器の欠
点は直列抵抗にある。この抵抗は大きな値にする必要が
あり、特に集積回路において問題になる。他の既知の非
線形減衰手段は、カソードを信号端子に接続し、アノー
ドを比較器の第２入力端子に接続すると共に直列抵抗を
経て基準電圧源にも接続したダイオードによって得るこ
ともできる。このダイオードは高い信号電圧を阻止し、
基準電圧以下の信号電圧の場合に導通する。この既知の
減衰器の欠点はダイオードの電圧降下にあり、この電圧
降下は比較的小さい入力電圧に対し不所望である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、大き
な入力電圧レンジを許容し、良好に集積化でき且つ小入
力信号に対しほぼ線形減衰を示す減衰手段を具えた比較
器回路を提供することにある。
な入力電圧レンジを許容し、良好に集積化でき且つ小入
力信号に対しほぼ線形減衰を示す減衰手段を具えた比較
器回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明は頭書に記載した
比較器回路において、前記減衰手段は抵抗と、バイアス
電圧接続用のバイアス電圧端子と、ゲート、バックゲー
ト、ソース及びドレインを有するＭＯＳトランジスタと
を具え、該トランジスタのドレインを前記信号端子に、
ソース及びバックゲートを前記第２入力端子に、ゲート
を前記バイアス電圧端子にそれぞれ接続し、前記抵抗を
ゲートとソースとの間に挿入したことを特徴とする。
比較器回路において、前記減衰手段は抵抗と、バイアス
電圧接続用のバイアス電圧端子と、ゲート、バックゲー
ト、ソース及びドレインを有するＭＯＳトランジスタと
を具え、該トランジスタのドレインを前記信号端子に、
ソース及びバックゲートを前記第２入力端子に、ゲート
を前記バイアス電圧端子にそれぞれ接続し、前記抵抗を
ゲートとソースとの間に挿入したことを特徴とする。
【０００５】この減衰手段によれば、高入力電圧の場合
にＭＯＳトランジスタがその飽和領域で動作し、信号端
子と第２入力端子との間に高インピーダンスを形成す
る。低入力電圧の場合にはＭＯＳトランジスタがその線
形領域で動作し、これら端子間に低インピーダンス（Ｒ
ds-on ) を形成する。
にＭＯＳトランジスタがその飽和領域で動作し、信号端
子と第２入力端子との間に高インピーダンスを形成す
る。低入力電圧の場合にはＭＯＳトランジスタがその線
形領域で動作し、これら端子間に低インピーダンス（Ｒ
ds-on ) を形成する。
【０００６】集積回路は通常モノリシック半導体基板内
に形成される。回路に入力する電圧は、Ｐ型基板に対し
ては基板電圧より低くしてはならない。Ｎ型基板に対し
ては逆に入力電圧は基板電圧を越えてはならない。基板
電圧より低い入力電圧を許すために（Ｐ型基板の場
合）、本発明比較器回路の他の実施例では、前記ＭＯＳ
トランジスタを第２導電型の基板上の第１導電型、即ち
第２導電型と反対導電型の島状領域内に設けられたＤＭ
ＯＳトランジスタとし、該島状領域を第２導電型の第１
タブにより包囲し、該第１タブをこれを取り囲む第１導
電型の第２タブと第１タブ及び基板間に延在する第１導
電型の埋込層とにより基板から分離し、第１及び第２タ
ブの各々に端子を設け、それぞれソース及びゲートに接
続する。この構成によれば、ドレイン電圧が基板電圧よ
り低いとき、第１及び第２タブ間の接合が非導通にな
る。また、高いドレイン電圧のときもソース電圧がバイ
アス電圧源のバイアス電圧より決して高くならず、同様
に前記接合が非導通になる。ＤＭＯＳトランジスタの使
用は極めて高い入力電圧を許し、この比較器回路は数百
ボルトの整流主電源電圧から直接給電される回路に使用
するのに極めて好適なものとなる。この場合、例えば、
回路のスイッチオン時に、入力電圧が一時的に比較器の
許容値より相当高くなってもよい。
に形成される。回路に入力する電圧は、Ｐ型基板に対し
ては基板電圧より低くしてはならない。Ｎ型基板に対し
ては逆に入力電圧は基板電圧を越えてはならない。基板
電圧より低い入力電圧を許すために（Ｐ型基板の場
合）、本発明比較器回路の他の実施例では、前記ＭＯＳ
トランジスタを第２導電型の基板上の第１導電型、即ち
第２導電型と反対導電型の島状領域内に設けられたＤＭ
ＯＳトランジスタとし、該島状領域を第２導電型の第１
タブにより包囲し、該第１タブをこれを取り囲む第１導
電型の第２タブと第１タブ及び基板間に延在する第１導
電型の埋込層とにより基板から分離し、第１及び第２タ
ブの各々に端子を設け、それぞれソース及びゲートに接
続する。この構成によれば、ドレイン電圧が基板電圧よ
り低いとき、第１及び第２タブ間の接合が非導通にな
る。また、高いドレイン電圧のときもソース電圧がバイ
アス電圧源のバイアス電圧より決して高くならず、同様
に前記接合が非導通になる。ＤＭＯＳトランジスタの使
用は極めて高い入力電圧を許し、この比較器回路は数百
ボルトの整流主電源電圧から直接給電される回路に使用
するのに極めて好適なものとなる。この場合、例えば、
回路のスイッチオン時に、入力電圧が一時的に比較器の
許容値より相当高くなってもよい。
【０００７】
【実施例】図面を参照して本発明の実施例を詳細に説明
する。図１は本発明比較器回路を集積化したものを示
す。この回路は、正電源電圧ＶＰが接続される第１電源
端子２及び負電源電圧ＶＮが接続される第２電源端子３
を有する比較器１を具える。第２電源端子３は集積比較
器回路のＰ型基板にも接続される。比較器１は第２電源
端子３に対し基準電圧Ｖref を有する基準電圧源５が接
続される第１入力端子４を具える。比較器１は更に入力
電圧Ｖinが接続される信号端子８に減衰手段７を経て接
続れた第２入力端子６を具える。この減衰手段７は、信
号端子８に接続されたドレインｄと、相互接続され且つ
第２入力端子６に接続されたソースｓ及びバックゲート
ｂｇと、第２電源端子３に対しバイアス電圧Ｖbiasを有
するバイアス電圧源１１が接続されるバアイス電圧端子
１０に接続されたゲートｇとを有するＭＯＳトランジス
タ９と、このＭＯＳトランジスタのゲートｇとソースｓ
との間に挿入された抵抗１２とを有する。
する。図１は本発明比較器回路を集積化したものを示
す。この回路は、正電源電圧ＶＰが接続される第１電源
端子２及び負電源電圧ＶＮが接続される第２電源端子３
を有する比較器１を具える。第２電源端子３は集積比較
器回路のＰ型基板にも接続される。比較器１は第２電源
端子３に対し基準電圧Ｖref を有する基準電圧源５が接
続される第１入力端子４を具える。比較器１は更に入力
電圧Ｖinが接続される信号端子８に減衰手段７を経て接
続れた第２入力端子６を具える。この減衰手段７は、信
号端子８に接続されたドレインｄと、相互接続され且つ
第２入力端子６に接続されたソースｓ及びバックゲート
ｂｇと、第２電源端子３に対しバイアス電圧Ｖbiasを有
するバイアス電圧源１１が接続されるバアイス電圧端子
１０に接続されたゲートｇとを有するＭＯＳトランジス
タ９と、このＭＯＳトランジスタのゲートｇとソースｓ
との間に挿入された抵抗１２とを有する。
【０００８】正電源電圧ＶＰ及びバイアス電圧Ｖ
biasは、例えば７ボルトである。ＭＯＳトランジスタ９
のしきい値電圧は例えば２．５ボルトである。抵抗１２
は、例えば１メガオームの値を有する。ソースｓは、ド
レイン電圧がＶbias−０．７ボルト（６．３Ｖ）以下に
下がると、バックゲート−ドレイン接合を経てドレイン
ｄの電圧に追従し得る。ドレイン電圧がＶbias−しきい
値電圧（７Ｖ−２．５Ｖ＝４．５Ｖ）以下に下がると、
ＭＯＳトランジスタ９のチャネルが導通し、バックゲー
ト−ドレイン接合が比較的低インピーダンスＲds-on の
チャネルで側路される。この場合にはソースｓは一層精
密にドレインｄの電圧に追従する。ドレイン電圧がバイ
アス電圧Ｖbiasを越えると、ＭＯＳトランジスタ９が飽
和状態になり、ソース電圧はドレイン電圧とほぼ無関係
になって、ほぼＶbiasの一定値に維持される。従って、
ドレイン電圧及び従って入力電圧ＶinはＭＯＳトランジ
スタ９が耐え得る値まで、ソース電圧及び従って比較器
１の第２入力端子６の電圧を増大することなく増大する
ことができる。こうして、比較器１の第２入力端子６
に、バイアス電圧Ｖbiasを越える電圧が現われないよう
にすることが達成される。Ｖ biasを比較器１に対し安全
な値、例えばＶＰ（それより低くても高くてもよい）に
選択することにより、信号端子８の入力電圧Ｖinが一時
的にしろ一時的でないにしろ、或いは故意にしろ、高い
値になっても比較器１が故障しないようにすることがで
きる。入力電圧Ｖinの最大許容値はＭＯＳトランジスタ
９のブレークダウン電圧により決まる。ラテラルＤＭＯ
Ｓトランジスタ（２重拡散金属酸化物半導体トランジス
タ）ではブレークダウン電圧を数百ボルトにすることが
できる。
biasは、例えば７ボルトである。ＭＯＳトランジスタ９
のしきい値電圧は例えば２．５ボルトである。抵抗１２
は、例えば１メガオームの値を有する。ソースｓは、ド
レイン電圧がＶbias−０．７ボルト（６．３Ｖ）以下に
下がると、バックゲート−ドレイン接合を経てドレイン
ｄの電圧に追従し得る。ドレイン電圧がＶbias−しきい
値電圧（７Ｖ−２．５Ｖ＝４．５Ｖ）以下に下がると、
ＭＯＳトランジスタ９のチャネルが導通し、バックゲー
ト−ドレイン接合が比較的低インピーダンスＲds-on の
チャネルで側路される。この場合にはソースｓは一層精
密にドレインｄの電圧に追従する。ドレイン電圧がバイ
アス電圧Ｖbiasを越えると、ＭＯＳトランジスタ９が飽
和状態になり、ソース電圧はドレイン電圧とほぼ無関係
になって、ほぼＶbiasの一定値に維持される。従って、
ドレイン電圧及び従って入力電圧ＶinはＭＯＳトランジ
スタ９が耐え得る値まで、ソース電圧及び従って比較器
１の第２入力端子６の電圧を増大することなく増大する
ことができる。こうして、比較器１の第２入力端子６
に、バイアス電圧Ｖbiasを越える電圧が現われないよう
にすることが達成される。Ｖ biasを比較器１に対し安全
な値、例えばＶＰ（それより低くても高くてもよい）に
選択することにより、信号端子８の入力電圧Ｖinが一時
的にしろ一時的でないにしろ、或いは故意にしろ、高い
値になっても比較器１が故障しないようにすることがで
きる。入力電圧Ｖinの最大許容値はＭＯＳトランジスタ
９のブレークダウン電圧により決まる。ラテラルＤＭＯ
Ｓトランジスタ（２重拡散金属酸化物半導体トランジス
タ）ではブレークダウン電圧を数百ボルトにすることが
できる。
【０００９】図２はＮ型エピタキシャル層２１及びＰ型
材料の分離領域２３を有するＰ型基板上に形成されたラ
テラルＤＭＯＳトランジスタの構造を示すエピタキシャ
ル層２１内に、Ｐ型材料の本体領域（バックゲート）２
４が存在し、その中にＮ型材料のソース２５が含まれて
いる。本体領域２４とソース２５をソース接点ｓにより
相互接続する。本体領域２４から若干離れた位置に、ソ
ース２５と同様にＮ型材料から成るドレイン２６が存在
し、ドレイン接点ｄを具える。ゲートｇは本体領域２４
とソース２５の上方に配置され、これら領域から絶縁さ
れている。
材料の分離領域２３を有するＰ型基板上に形成されたラ
テラルＤＭＯＳトランジスタの構造を示すエピタキシャ
ル層２１内に、Ｐ型材料の本体領域（バックゲート）２
４が存在し、その中にＮ型材料のソース２５が含まれて
いる。本体領域２４とソース２５をソース接点ｓにより
相互接続する。本体領域２４から若干離れた位置に、ソ
ース２５と同様にＮ型材料から成るドレイン２６が存在
し、ドレイン接点ｄを具える。ゲートｇは本体領域２４
とソース２５の上方に配置され、これら領域から絶縁さ
れている。
【００１０】ドレイン２６と基板２０との間の接合は基
板電圧（０ボルト）以下になる入力電圧が信号端子８に
加わるのを阻止する。ラテラルＤＭＯＳトランジスタ
を、図３に示すようにＮ型タブ３１及びＮ型埋込層３２
によりＰ型基板２０から分離されたＰ型タブで取り囲む
ことにより、基板に対し負の入力電圧も許容し得るよう
にすることができる。この目的のために、Ｎ型タブ３１
の接点３３をゲートｇに接続すると共にＰ型タブ３０の
接点３４をラテラルＤＭＯＳトランジスタのソースｓに
接続する。このようにすると、Ｐ型基板２０に対し例え
ば−１０ボルトの電圧がドレインｄに供給されると、Ｐ
型タブ３０の電圧も約−１０ボルトになり、Ｐ型タブ３
０とＮ型タブ埋込層３２との間の接合が１７ボルトの逆
方向電圧により非導通になる。また、ドレイン電圧が高
い値、例えば２００ボルトになると、ソース電圧はＶ
bias（７ボルト）を越えず、この場合もＰ型タブとＮ型
埋込層３２との間の接合が非導通になる。
板電圧（０ボルト）以下になる入力電圧が信号端子８に
加わるのを阻止する。ラテラルＤＭＯＳトランジスタ
を、図３に示すようにＮ型タブ３１及びＮ型埋込層３２
によりＰ型基板２０から分離されたＰ型タブで取り囲む
ことにより、基板に対し負の入力電圧も許容し得るよう
にすることができる。この目的のために、Ｎ型タブ３１
の接点３３をゲートｇに接続すると共にＰ型タブ３０の
接点３４をラテラルＤＭＯＳトランジスタのソースｓに
接続する。このようにすると、Ｐ型基板２０に対し例え
ば−１０ボルトの電圧がドレインｄに供給されると、Ｐ
型タブ３０の電圧も約−１０ボルトになり、Ｐ型タブ３
０とＮ型タブ埋込層３２との間の接合が１７ボルトの逆
方向電圧により非導通になる。また、ドレイン電圧が高
い値、例えば２００ボルトになると、ソース電圧はＶ
bias（７ボルト）を越えず、この場合もＰ型タブとＮ型
埋込層３２との間の接合が非導通になる。
【００１１】図示の材料の導電型は反対の導電型に選択
することもできる。この場合には全ての電圧の極性も逆
にする必要がある。図１の比較器回路は個別素子で構成
することもできる。この場合にはＭＯＳトランジスタ９
を例えば通常の個別バーチカルＤＭＯＳと置き換えるこ
とができる。
することもできる。この場合には全ての電圧の極性も逆
にする必要がある。図１の比較器回路は個別素子で構成
することもできる。この場合にはＭＯＳトランジスタ９
を例えば通常の個別バーチカルＤＭＯＳと置き換えるこ
とができる。
【図１】本発明比較器回路の構成を示す図である。
【図２】本発明比較器回路に使用するラテラルＤＭＯＳ
トランジスタの一例を示すである。
トランジスタの一例を示すである。
【図３】本発明比較器回路に用いるラテラルＤＭＯＳト
ランジスタの他の例を示す図である。
ランジスタの他の例を示す図である。
１ 比較器 ２，３ 電源端子 ４ 第１入力端子 ５ 基準電圧源 ６ 第２入力端子 ７ 減衰手段 ８ 信号端子 ９ ＭＯＳトランジスタ １０ バイアス電圧端子 １１ バイアス電圧源 １２ 抵抗
Claims (2)
- 【請求項１】 電源電圧（ＶＰ，ＶＮ）接続用の第１及
び第２電源端子（２，３）と、基準電圧（Ｖref ) 接続
用の第１入力端子（４）と、入力電圧（Ｖin) 接続用の
信号端子（８）に減衰手段（７）を経て接続された第２
入力端子（６）とを有する比較器（１）を具えた比較器
回路において、前記減衰手段（７）は抵抗（１２）と、
バイアス電圧（Ｖbias) 接続用のバイアス電圧端子（１
０）と、ゲート（ｇ）、バックゲート（ｂｇ）、ソース
（ｓ）及びドレイン（ｄ）を有するＭＯＳトランジスタ
（９）とを具え、該トランジスタのドレイン（ｄ）を前
記信号端子（８）に、ソース（ｓ）及びバックゲート
（ｂｇ）を前記第２入力端子（６）に、ゲート（ｇ）を
前記バイアス電圧端子（１０）にそれぞれ接続し、前記
抵抗（１０）をゲート（ｇ）とソース（ｓ）との間に挿
入したことを特徴とする比較器回路。 - 【請求項２】 前記ＭＯＳトランジスタ（９）を第２導
電型（Ｐ）の基板（２０）上の第１導電型、即ち第２導
電型と反対導電型（Ｎ）の島状領域（２１）内に設けら
れたＤＭＯＳトランジスタとし、該島状領域（２１）を
第２導電型（Ｐ）の第１タブ（３０）により包囲し、該
第１タブ（３０）をこれを取り囲む第１導電型（Ｎ）の
第２タブ（３１）と第１タブ（３０）及び基板（２０）
間に延在する第１導電型（Ｎ）の埋込層（３２）とによ
り基板（２０）から分離し、第１及び第２タブ（３０，
３１）の各々に端子（３４，３３）を設け、それぞれソ
ース（ｓ）及びゲート（ｇ）に接続したことを特徴とす
る請求項１記載の比較器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92200297 | 1992-02-03 | ||
| NL92200297:7 | 1992-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05312851A true JPH05312851A (ja) | 1993-11-26 |
Family
ID=8210400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5014700A Pending JPH05312851A (ja) | 1992-02-03 | 1993-02-01 | 比較器回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5304865A (ja) |
| JP (1) | JPH05312851A (ja) |
| DE (1) | DE69309337T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020120320A (ja) * | 2019-01-25 | 2020-08-06 | 株式会社東芝 | コンパレータ回路 |
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